KR20100074648A - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은, 활성영역 상에 게이트 절연패턴 및 제1 도전패턴이 형성되고, 트렌치의 내부에 소자 분리막이 형성된 반도체 기판이 제공되는 단계, 소자 분리막 및 상기 제1 도전패턴의 상부에 유전체막, 제2 도전막 및 게이트 마스크 패턴을 순차적으로 형성하는 단계, 게이트 마스크 패턴에 따라 제1 도전패턴 상부의 유전체막이 드러나도록 제1 식각 공정을 실시하는 단계, 노출된 유전체막을 제거하여 제1 도전패턴을 노출하기 위한 제2 식각 공정을 실시하는 단계, 노출된 제1 도전패턴 및 제2 도전막을 제거하기 위한 제3 식각 공정을 실시하여 소자 분리막의 높이를 균일하게 하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
소자 분리막, 식각, 유전체막, 플래시, 게이트 패턴

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing flash memory device}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 분리막의 높이를 균일하게 형성하기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 데이터가 저장되는 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 어레이는 다수개의 스트링(string)들을 포함하는데, 각각의 스트링에는 셀렉트 트렌지스터(select transistor) 및 메모리 셀(memory cell)들이 형성된다. 또한, 메모리 셀들의 게이트 단이 전기적으로 연결되어 워드라인(word line)들을 이루고, 셀렉트 트랜지스터들의 게이트 단이 전기적으로 연결되어 셀렉트 라인(select line)들을 이룬다. 이때, 전달하는 전압 차이로 인하여 워드라인과 셀렉트 라인 간의 간격은 워드라인들 간의 간격보다 넓게 형성한다.
이로 인해, 워드라인 및 셀렉트 라인 패턴을 형성하기 위한 패터닝 공정 시, 워드라인들 사이 영역보다 워드라인과 셀렉트 라인 사이 영역의 식각률이 더 많을 수가 있다. 이에 따라, 워드라인과 셀렉트 라인 사이로 노출되는 소자 분리막의 높이가 워드라인들 사이로 노출되는 소자 분리막의 높이보다 낮아질 수 있다. 특히, 소자 분리막의 상부면이 활성역역의 상부면보다 낮아지는 경우, 식각 공정에 의해 활성영역이 드러나면서 결함이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 게이트 패터닝 공정 시, 유전체막이 드러나면 패터닝 공정을 멈추고, 유전첸막의 일부를 제거하여 플로팅 게이트용 제1 도전막을 노출시킨다. 이어서, 제1 및 제2 도전막에 대한 식각 속도가 빠른 조건으로 패터닝 공정을 진행함으로써 소자 분리막의 높이를 균일하게 형성할 수 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법은, 활성영역 상에 게이트 절연패턴 및 제1 도전패턴이 형성되고, 트렌치의 내부에 소자 분리막이 형성된 반도체 기판이 제공된다. 소자 분리막 및 제1 도전패턴의 상부에 유전체막, 제2 도전막 및 게이트 마스크 패턴을 순차적으로 형성한다. 게이트 마스크 패턴에 따라 제1 도전패턴 상부의 유전체막이 드러나도록 제1 식각 공정을 실시한다. 노출된 유전체막을 제거하여 제1 도전패턴을 노출하기 위한 제2 식각 공정을 실시한다. 노출된 제1 도전패턴 및 제2 도전막을 제거하기 위한 제3 식각 공정을 실시하여 소자 분리막의 높이를 균일하게 하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
제3 식각 공정을 실시한 이후에, 노출된 유전체막을 제거하는 단계를 더 포함한다.
제1 식각 공정 및 제3 식각 공정은 건식 식각 공정으로 실시하며, 제1 식각 공정 및 제3 식각 공정은 HBr 가스 및 O2 가스를 혼합하여 실시한다.
제1 식각 공정은 유전체막보다 제2 도전막의 식각 속도가 더 빠른 조건으로 실시한다. 제2 식각 공정은 제1 도전패턴 및 제2 도전막보다 유전체막의 식각 속도가 더 빠른 조건으로 실시한다.
제3 식각 공정은 유전체막보다 제1 도전패턴 및 제2 도전막의 식각 속도가 더 빠른 조건으로 실시한다.
게이트 마스크 패턴은 워드라인 및 셀렉트 라인 패턴을 갖는다.
본 발명은, 게이트 패터닝 공정 시, 유전체막이 드러나면 패터닝 공정을 멈추고, 유전첸막의 일부를 제거하여 플로팅 게이트용 제1 도전막을 노출시킨다. 이어서, 제1 및 제2 도전막에 대한 식각 속도가 빠른 조건으로 패터닝 공정을 진행함으로써 소자 분리막의 높이를 균일하게 형성할 수 있다. 이로써, 활성영역의 결함을 억제할 수 있고, 플래시 메모리 소자의 전기적 특성 열화를 방지할 수 있으므로 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 A-A' 방향의 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 상부에 전자의 터널링(tunneling)을 위한 게이트 절연막(102)을 형성하고, 게이트 절연막(102)의 상부에 플로팅 게이트(floating gate)용 제1 도전막(104)을 형성한다. 게이트 절연막(102)은 산화막으로 형성할 수 있으며, 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있다.
도 1b 및 도 2를 참조하면, 제1 도전막(도 1a의 104)의 상부에 소자 분리용 트렌치(TC)를 형성하기 위한 소자분리 마스크 패턴(106)을 형성한다. 소자분리 마스크 패턴(106)은 질화막으로 형성할 수 있다.
소자분리 마스크 패턴(106)에 따라 식각 공정을 실시하여 제1 도전막(도 1a의 104) 및 게이트 절연막(도 1a의 102)을 순차적으로 패터닝하여 제1 도전패턴(104a) 및 게이트 절연패턴(102a)을 형성하고, 노출된 반도체 기판(100)을 식각하여 트렌치(TC)를 형성한다. 이로써, 스트링(도 2의 ST)을 형성할 수 있으며, 스트링(ST)들의 사이는 트렌치(TC)가 형성된다.
도 1c를 참조하면, 트렌치(TC)의 내부에 소자 분리막(108)을 형성한다. 소자 분리막(108)은 산화막으로 형성할 수 있다. 예를 들면, 소자 분리막(108)은 HDP(high density plasma)막 또는 SOD(spin on dielectric)막으로 형성할 수 있으 며, HDP막 및 SOD막을 적층하여 형성할 수도 있다.
바람직하게는, 트렌치(TC)의 내부를 충분히 채우기 위하여 소자 분리막(108)은 소자분리 마스크 패턴(도 1b의 106)이 모두 덮이도록 형성한다. 이어서, 소자분리 마스크 패턴(도 1b의 106)이 드러나도록 평탄화 공정을 실시한 후, EFH(effective field height)를 조절하기 위하여 소자 분리막의 높이를 낮춘다. 또는, 소자 분리막(108)의 높이를 낮춘 후, 소자분리 마스크 패턴(도 1b의 106)을 제거할 수도 있다.
도 1d를 참조하면, 소자 분리막(108) 및 제1 도전패턴(104a)의 표면을 따라 유전체막(110)을 형성한다. 유전체막(110)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 이어서, 유전체막(110)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(112)을 형성한다. 제2 도전막(112)은 폴리실리콘막 및 금속막을 적층하여 형성할 수 있다. 이때, 금속막은 텅스텐(tungsten; W) 또는 텅스텐실리사이드(WSix; x는 정수)로 형성할 수 있다.
도 1e, 도 3 및 도 5를 참조하면, 제2 도전막(도 1d의 112)의 상부에 워드라인(word line) 및 셀렉트 라인(select line) 패턴을 형성하기 위한 게이트 마스크 패턴(도 3의 114)을 형성한다. 워드라인(WL) 및 셀렉트 라인(SL) 패턴의 게이트 마스크 패턴(도 3의 114)에 따라 식각 공정을 실시하여 제2 도전패턴(112a)을 형성한다. 구체적으로 설명하면, 식각 공정은 유전체막(110)이 드러나도록 제1 식각 공정으로 실시한다. 제1 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다.
특히, 제1 식각 공정은 워드라인(WL) 사이의 제2 도전패턴(112a)이 모두 제 거되기 이전에 멈춘다. 바람직하게는, 워드라인(WL) 사이(B-B')의 유전체막(110)이 노출되면 제1 식각 공정을 멈춘다(도 5 참조). 이때, 워드라인(WL)과 셀렉트 라인(SL) 사이에서는 도 1e와 같이 제2 도전패턴(112a)이 잔류하거나, 또는 모두 제거될 수 있다. 이를 위하여, 제1 식각 공정은 유전체막(110)보다 제2 도전패턴(112a)의 식각 속도가 더 빠른 조건으로 실시하는 것이 바람직하다. 제1 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하며, HBr 가스 및 O2 가스를 혼합하여 실시할 수 있다.
도 1f를 참조하면, 워드라인(WL)들 및 셀렉트 라인(SL) 영역 사이의 제1 도전패턴(104a)이 드러나도록 유전체막(도 1e의 110)에 제2 식각 공정을 실시하여 유전체패턴(110a)을 형성한다. 제2 식각 공정은 제1 및 제2 도전패턴(104a 및 112a)보다 유전체막(도 1e의 110)의 식각 속도가 더 빠른 조건으로 실시한다.
도 1g 및 도 6을 참조하면, 워드라인(WL)들 및 셀렉트 라인(SL) 영역 사이로 노출된 제1 도전패턴(도 1f의 104a) 및 제2 도전패턴(도 1f의 112a)을 제거하기 위한 제3 식각 공정을 실시한다. 제3 식각 공정은 제1 및 제2 도전패턴(104a 및 112a)과 유전체패턴(도 1f의 110a)의 식각 속도가 같거나, 제1 및 제2 도전패턴(104a 및 112a)의 식각 속도가 더 빠른 조건으로 실시할 수 있다. 바람직하게는, 제3 식각 공정은 유전체패턴(110a)보다 제1 및 제2 도전패턴(104a 및 112a)의 식각 속도가 더 빠른 조건으로 실시한다. 예를 들면, 제3 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하며, HBr 가스 및 O2 가스를 혼합하여 실시할 수 있다.
이어서, 워드라인(WL)들 및 셀렉트 라인(SL) 영역 사이로 유전체패턴(110a)을 제거하여 소자 분리막(108)을 노출시킨다. 이때, 워드라인(WL)들 사이(A-A')와 워드라인(WL) 및 셀렉트 라인(SL) 사이(B-B') 영역의 소자 분리막(108)이 노출되는 시간 차이를 감소시킬 수 있으므로, 소자 분리막(108)의 식각 량이 균일해 지므로, 노출되는 소자 분리막(108)의 높이를 균일하게 할 수 있다.
소자 분리막(108)의 높이를 균일하게 형성할 수 있으므로 플래시 메모리 소자 간의 전기적 특성을 향상시킬 수 있고, 특히, 워드라인(WL) 및 셀렉트 라인(SL) 사이의 활성영역을 보호할 수 있다. 또한, 활성영역의 노출을 억제함으로써 활성영역 내의 불순물(예컨대, 이온주입된 불순물)들이 빠져나가는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 A-A' 방향의 단면도이다.
도 2는 도 1b에 대한 평면도이다.
도 3은 도 1e에 대한 평면도이다.
도 4는 도 1g에 대한 평면도이다.
도 5 및 도 6은 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 B-B' 방향의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
102a : 게이트 절연패턴 104 : 제1 도전막
104a : 제1 도전패턴 106 : 소자분리 마스크 패턴
108 : 소자 분리막 110 : 유전체막
110a : 유전체패턴 112 : 제2 도전막
112a : 제2 도전패턴 114 : 게이트 마스크 패턴
ST : 스트링 WL : 워드라인
SL : 셀렉트 라인

Claims (8)

  1. 활성영역 상에 게이트 절연패턴 및 제1 도전패턴이 형성되고, 트렌치의 내부에 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 소자 분리막 및 상기 제1 도전패턴의 상부에 유전체막, 제2 도전막 및 게이트 마스크 패턴을 순차적으로 형성하는 단계;
    상기 게이트 마스크 패턴에 따라 상기 제1 도전패턴 상부의 상기 유전체막이 드러나도록 제1 식각 공정을 실시하는 단계;
    상기 노출된 유전체막을 제거하여 상기 제1 도전패턴을 노출하기 위한 제2 식각 공정을 실시하는 단계; 및
    상기 노출된 제1 도전패턴 및 상기 제2 도전막을 제거하기 위한 제3 식각 공정을 실시하여 상기 소자 분리막의 높이를 균일하게 하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제3 식각 공정을 실시한 이후에,
    노출된 상기 유전체막을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 식각 공정 및 상기 제3 식각 공정은 건식 식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1 식각 공정 및 상기 제3 식각 공정은 HBr 가스 및 O2 가스를 혼합하여 실시하는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1 식각 공정은 상기 유전체막보다 상기 제2 도전막의 식각 속도가 더 빠른 조건으로 실시하는 플래시 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제2 식각 공정은 제1 도전패턴 및 상기 제2 도전막보다 상기 유전체막의 식각 속도가 더 빠른 조건으로 실시하는 플래시 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제3 식각 공정은 상기 유전체막보다 상기 제1 도전패턴 및 상기 제2 도전막의 식각 속도가 더 빠른 조건으로 실시하는 플래시 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 게이트 마스크 패턴은 워드라인 및 셀렉트 라인 패턴을 갖는 플래시 메모리 소자의 제조 방법.
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