KR20090085294A - 비휘발성 메모리 소자 및 그의 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20090085294A
KR20090085294A KR1020080011107A KR20080011107A KR20090085294A KR 20090085294 A KR20090085294 A KR 20090085294A KR 1020080011107 A KR1020080011107 A KR 1020080011107A KR 20080011107 A KR20080011107 A KR 20080011107A KR 20090085294 A KR20090085294 A KR 20090085294A
Authority
KR
South Korea
Prior art keywords
film
trench
layer
tunnel insulating
semiconductor substrate
Prior art date
Application number
KR1020080011107A
Other languages
English (en)
Inventor
김정근
정철모
조휘원
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080011107A priority Critical patent/KR20090085294A/ko
Publication of KR20090085294A publication Critical patent/KR20090085294A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02277—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition the reactions being activated by other means than plasma or thermal, e.g. photo-CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 반도체 기판의 소자 분리 영역 상에 형성된 트렌치와, 상기 반도체 기판의 상기 트렌치 양측에 형성된 활성 영역 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 제1 도전막 패턴과, 상기 반도체 트렌치의 측벽, 상기 터널 절연막의 측벽 및 상기 제1 도전막 패턴의 상부와 측벽에 형성된 유전체막과, 상기 트렌치에 형성된 소자 분리막 및 상기 유전체막 및 상기 소자 분리막 상에 형성된 제2 도전막을 포함하기 때문에, 월 산화막을 형성하는 공정을 생략할 수 있고 후속하는 트렌치 갭필 공정에서 트렌치를 절연막으로 더욱 용이하게 갭필할 수 있으며 트렌치를 갭필하는 공정에서 플라즈마로부터 트렌치 측벽을 보호할 수 있다.
유전체막, 트렌치, 소자 분리막, 게이트 절연막

Description

비휘발성 메모리 소자 및 그의 제조 방법{Nonvolatile memory device and manufacturing the same}
본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 게이트 절연막의 손상을 방지할 수 있는 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거할 수 있는 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 메모리 셀에 데이터를 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 반도체 기판상에 터널 절연막과 플로팅 게이트용 도전막을 형성하고 플로팅 게이트용 도전막과 터널 절연막 및 반도체 기판을 한꺼번에 식각하여 반도체 기판의 소자 분리 영역 상부에 트렌치를 형성하는 단계를 포함할 수 있다. 이러한 경우 소자 분리막이 형성될 트렌치와 트렌치 양측의 플로팅 게이트를 한꺼번에 형성할 수 있어 소자 분리막을 형성한 뒤 플로팅 게이트를 형성하는 공정에 비해 정렬 오차의 발생이 줄어들어 더욱 미세한 메모리 소자를 형성하는데 적합하다.
하지만, 이 경우 트렌치를 형성하고 트렌치에 플라즈마를 이용한 산화막으로 갭필할 때 노출된 트렌치 측벽이 플라즈마로 인하여 손상될 수 있다. 또한, 트렌치식각 공정중에 트렌치 측벽에 발생한 손상을 치유하기 위하여 트렌치 측벽에 별도의 산화막을 형성해야 한다. 그리고 트렌치의 폭이 점차 좁아짐에 따라 트렌치에 산화막을 갭필하는 공정이 점차 어려워지고 있다.
본 발명은 반도체 기판상에 터널 절연막과 플로팅 게이트용 도전막을 형성하고 플로팅 게이트용 도전막과 터널 절연막 및 반도체 기판을 식각하여 트렌치를 형성한 뒤 트렌치 측벽에 산화막, 질화막 및 산화막 구조의 유전체막을 형성하고 트렌치에 절연막을 갭필하는 공정을 실시한다.
본 발명에 따른 비휘발성 메모리 소자는, 반도체 기판의 소자 분리 영역 상에 형성된 트렌치와, 상기 반도체 기판의 상기 트렌치 양측에 형성된 활성 영역 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 제1 도전막 패턴과, 상기 트렌치의 표면, 상기 터널 절연막의 측벽 및 상기 제1 도전막 패턴의 상부와 측벽에 형성된 유전체막과, 상기 트렌치에 형성된 소자 분리막 및 상기 유전체막 및 상기 소자 분리막 상에 형성된 제2 도전막을 포함하는 것을 특징으로 한다.
상기 유전체막은 산화막, 질화막 및 산화막의 적층막으로 형성할 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판의 활성 영역에는 터널 절연막 및 제1 도전막 패턴이 형성되고 소자 분리 영역에는 트렌치가 형성되는 단계와, 상기 트렌치의 표면, 상기 터널 절연막 측벽 및 상기 제1 도전막 패턴의 상부와 측벽에 유전체막을 형성하는 단계와, 상기 트렌치의 상기 유전체막 상에 절연막을 갭필하여 소자 분리막을 형성하는 단계 및 상기 유전체막 및 상기 소자 분리막 상에 제2 도전막을 형성하는 단계를 포함하는 것을 특징으로 한 다.
상기 유전체막은 산화막, 질화막 및 산화막의 적층막으로 형성할 수 있다. 상기 트렌치를 형성하는 단계는, 상기 반도체 기판 상에 터널 절연막, 제1 도전막 및 하드 마스크막을 형성하는 단계 및 상기 반도체 기판의 소자 분리 영역 상부가 오픈되도록 상기 하드 마스크막, 상기 제1 도전막 및 상기 터널 절연막을 식각하여 상기 소자 분리 영역에 상기 트렌치가 형성되는 단계를 포함할 수 있다. 상기 트렌치 형성 후 상기 하드 마스크막을 제거하는 단계를 더욱 포함할 수 있다. 상기 절연막은 플라즈마 화학 기상 증착 방법으로 형성될 수 있다.
본 발명의 비휘발성 메모리 소자 및 그의 제조 방법에 따르면 트렌치의 측벽에 유전체막을 형성하여 월 산화막을 형성하는 공정을 생략할 수 있고 후속하는 트렌치 갭필 공정에서 트렌치를 절연막으로 더욱 용이하게 갭필할 수 있다. 또한, 트렌치를 갭필하는 공정에서 플라즈마로부터 트렌치 측벽을 보호할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 비휘발성 메모리 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 그리고, 반도체 기판(102)에 대해 웰 이온 주입 공정과 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되는데, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
이어서, 스크린 산화막(도시하지 않음)을 제거한 후 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 터널 절연막(104) 하단의 반도체 기판(102)에서 터널 절연막(104) 상부에 형성되는 플로팅 게이트로 전자가 이동하거나, 반대로 플로팅 게이트에서 터널 절연막 하단의 반도체 기판(102)으로 전자가 이동할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.
터널 절연막(104) 상에는 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 전자가 터널 절연막(104)을 통과하여 제1 도전막(106)으로 축적되거나, 소거 동작시 제1 도전막(106)에 저장된 전하가 터널 절연막(104)을 통해 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 도전 물질, 예를 들면 폴리 실리콘으로 형성하는 것이 바람직하다. 제1 도전막(106) 상에는 하드 마스크막(108)을 형성한다. 하드 마스크막(108)은 질화막으로 형성할 수 있다.
도 1b를 참조하면, 하드 마스크막(108) 상에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 포토 레지스트 패턴(도시하지 않음)은 반도체 기판(102)의 소자 분리 영역 상부가 오픈(open)되도록 형성하는 것이 바람직하다. 그리고, 포토 레지스트 패턴(도시하지 않음)을 식각 마스크 패턴으로 하는 식각 공정으로 하드 마스크막(108), 제2 도전막(106), 터널 절연막(104) 및 반도체 기판(102)을 식각하여 트렌치(trench)를 형성한다. 이로써, 반도체 기판(102)의 소자 분리 영역에는 트렌치가 형성되고, 트렌치 양측의 활성 영역 상에는 터널 절연막(104), 제1 도전막 패턴(106a) 및 하드 마스크 패턴(108a)이 형성된다. 이후에 포토 레지스트 패턴(도시하지 않음)을 제거한다.
도 1c를 참조하면, 하드 마스크 패턴(108a)을 제거한다. 그리고 트렌치를 포함하는 반도체 기판(102) 상에 제1 도전막 패턴(106a)의 단차를 유지할 수 있는 두께로 유전체막(110)을 형성한다. 즉, 유전체막(110)은 트렌치의 표면, 터널 절연막(104)의 측벽 및 제1 도전막 패턴(106a)의 상부 및 측벽을 따라 형성될 수 있다. 유전체막(110)은 산화막, 질화막 및 산화막의 적층막인 ONO(Oxide/Nitride/Oxide) 막으로 형성할 수 있다.
이때 형성되는 유전체막(110)의 최하층은 산화막이기 때문에, 트렌치의 측벽 식각 공정시 트렌치의 측벽에 발생된 결함을 치유하기 위하여 형성하는 월 산화막(wall oxide)을 별도로 형성할 필요가 없다. 그리고, 후속하는 세정 공정시 습식 식각으로부터 트렌치의 측벽을 보호할 수도 있다.
도 1d를 참조하면, 트렌치를 포함하는 유전체막(110) 상에 절연막(112)을 형성하여 트렌치를 갭필한다. 절연막(112)은 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법을 이용하여 막질이 치밀한 HDP(High Density Plasma) 산화막으로 형성할 수 있다.
전술한 공정에서, 유전체막(110)은 트렌치의 측벽을 따라 활성 영역의 측벽, 터널 절연막(104)의 측벽 및 제1 도전막 패턴(106a)의 측벽에 형성된다. 이에 따라, 절연막(112)을 트렌치에 갭필(gap fill)하는 공정 중에 활성 영역의 측벽, 터널 절연막(104)의 측벽 및 제1 도전막 패턴(106a)의 측벽은 유전체막(110)을 통해 플라즈마로부터 보호될 수 있다. 그리고, 유전체막(110)의 최상층은 산화막으로 형성되기 때문에, 절연막(112)을 형성하는 과정에서 유전체막(110)의 최상층의 일부 가 추가로 산화될 수도 있지만, 유전체막(110)의 하부에 형성된 활성 영역의 측벽, 터널 절연막(104)의 측벽 및 제1 도전막 패턴(106a)의 측벽이 추가로 산화되는 것을 방지할 수 있다. 또한, 트렌치를 따라 형성된 유전체막(110)의 최상층은 산화막이기 때문에 후속하는 공정에서 트렌치를 산화막으로 갭필할 때 더욱 용이하게 갭필할 수 있다.
도 1e를 참조하면, 유전체막(110)이 노출될 때까지 절연막(112)에 대해 평탄화 공정 또는 에치백 공정을 실시하여 트렌치에 소자 분리막(112a)을 형성한다. 그리고, 소자 분리막(112a) 상부의 일부를 제거하여 소자 분리막(112a)의 높이를 터널 절연막(104) 보다는 높고 제1 도전막 패턴(106a) 보다는 낮게 조절하는 유효 소자 분리막 높이(Effective Fox Height) 조절 공정을 실시한다.
도 1f를 참조하면, 유전체막(110) 상에 콘트롤 게이트용 제2 도전막(114)을 형성한다. 제2 도전막(114)은 폴리 실리콘으로 형성할 수 있다.
이때, 전술한 유효 소자 분리막 높이 조절 공정을 통해 제1 도전막 패턴(106a)과 제2 도전막(114)이 접하는 영역의 유전체막(110)의 면적은 소자 분리막(112a) 상부의 제1 도전막 패턴(106a)의 측벽만큼 넓어지기 때문에, 커플링 비가 더욱 증가할 수 있다. 즉, 커플링 비는 터널 절연막(104)과 유전체막(110) 사이의 캐패시턴스(capacitance) 비인데, 캐패시턴스는 면적에 비례하고 이격된 거리에 반비례하기 때문에 유전체막(110)의 면적이 넓을수록 커플링 비는 증가하게 된다. 커플링 비를 증가시키기 위하여 유전체막(110)의 두께를 낮추게 되면 누설 전류 특성이 열화되며 터널 절연막(104)의 두께를 증가시키게 되면 사이클링(cycling) 특성 및 신뢰성이 열화될 수 있다. 또한, 본 발명은 소자 분리막(112a)을 형성하기 전 트렌치의 측벽에 유전체막(110)을 형성하기 때문에 소자 분리막(112a) 양단 상부에 소정의 돌출부를 갖도록 윙 스페이서(wing spacer; 도시하지 않음) 등을 형성하더라도 충분한 커플링 비를 확보할 수 있다.
이와 같이 커플링 비가 증가하면 프로그램 문턱 전압(Vt)이 향상되고 셀 전류가 증가하여 비휘발성 메모리 소자의 속도가 향상될 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 비휘발성 메모리 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 제1 도전막 106a : 제1 도전막 패턴
108 : 하드 마스크막 108a : 하드 마스크 패턴
110 : 유전체막 112 : 절연막
114 : 제2 도전막

Claims (7)

  1. 반도체 기판의 소자 분리 영역 상에 형성된 트렌치;
    상기 반도체 기판의 상기 트렌치 양측에 형성된 활성 영역 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 제1 도전막 패턴;
    상기 트렌치의 표면, 상기 터널 절연막의 측벽 및 상기 제1 도전막 패턴의 상부와 측벽에 형성된 유전체막;
    상기 트렌치의 상기 유전체막 상에 형성된 소자 분리막; 및
    상기 제1 도전막 패턴 및 상기 소자 분리막 상에 형성된 제2 도전막을 포함하는 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 유전체막은 산화막, 질화막 및 산화막의 적층막인 비휘발성 메모리 소자.
  3. 반도체 기판의 활성 영역에는 터널 절연막 및 제1 도전막 패턴이 형성되고 소자 분리 영역에는 트렌치가 형성되는 단계;
    상기 트렌치의 표면, 상기 터널 절연막 측벽 및 상기 제1 도전막 패턴의 상부와 측벽에 유전체막을 형성하는 단계;
    상기 트렌치의 상기 유전체막 상에 절연막을 갭필하여 소자 분리막을 형성하는 단계; 및
    상기 유전체막 및 상기 소자 분리막 상에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 유전체막은 산화막, 질화막 및 산화막의 적층막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  5. 제3항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 반도체 기판상에 터널 절연막, 제1 도전막 및 하드 마스크막을 형성하는 단계; 및
    상기 반도체 기판의 소자 분리 영역 상부가 오픈되도록 상기 하드 마스크막, 상기 제1 도전막 및 상기 터널 절연막을 식각하여 상기 소자 분리 영역에 상기 트렌치가 형성되는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 트렌치 형성 후 상기 하드 마스크막을 제거하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  7. 제3항에 있어서,
    상기 절연막은 플라즈마 화학 기상 증착 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
KR1020080011107A 2008-02-04 2008-02-04 비휘발성 메모리 소자 및 그의 제조 방법 KR20090085294A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080011107A KR20090085294A (ko) 2008-02-04 2008-02-04 비휘발성 메모리 소자 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080011107A KR20090085294A (ko) 2008-02-04 2008-02-04 비휘발성 메모리 소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20090085294A true KR20090085294A (ko) 2009-08-07

Family

ID=41205339

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080011107A KR20090085294A (ko) 2008-02-04 2008-02-04 비휘발성 메모리 소자 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR20090085294A (ko)

Similar Documents

Publication Publication Date Title
US9536889B2 (en) Split gate memory device, semiconductor device and forming method thereof
KR100894772B1 (ko) 반도체 메모리 소자 및 그것의 제조 방법
US20090311856A1 (en) Flash memory device having recessed floating gate and method for fabricating the same
US10115809B2 (en) Semiconductor memory device and method of manufacturing the same
US7049189B2 (en) Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations
JP2006093327A (ja) 半導体装置およびその製造方法
US8906765B2 (en) Method of making a non-volatile double gate memory cell
KR100953050B1 (ko) 비휘발성 메모리 소자 및 그의 제조 방법
KR20150065614A (ko) 플래시 메모리 반도체 소자 및 그 제조 방법
US20040183124A1 (en) Flash memory device with selective gate within a substrate and method of fabricating the same
JP2019117913A (ja) 半導体装置およびその製造方法
KR100732629B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법
US7279384B2 (en) Semiconductor memory and method for manufacturing the same
US20080203458A1 (en) Semiconductor Memory Device and Method of Fabricating the Same
US8952484B2 (en) Non-volatile memory having isolation structures in and above a substrate and manufacturing method thereof
JP2007142358A (ja) 半導体素子及びその製造方法
US20110180864A1 (en) Memory device and method for fabricating the same
KR20090085294A (ko) 비휘발성 메모리 소자 및 그의 제조 방법
KR100600955B1 (ko) 비휘발성 메모리 소자의 셀 및 그 제조방법
KR100958627B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR100799860B1 (ko) 플래쉬 메모리 소자 및 그의 제조방법
KR20080001272A (ko) 플래시 메모리 소자의 제조 방법
JP2010212454A (ja) 不揮発性半導体記憶装置
KR100811280B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
KR100798767B1 (ko) 플래시 메모리 소자의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid