DE102012104427A1 - Dreidimensionale Halbleiter-Speichervorrichtungen mit einem Zweifachkreuzungsstellen-Array und Verfahren zum Herstellen derselben - Google Patents

Dreidimensionale Halbleiter-Speichervorrichtungen mit einem Zweifachkreuzungsstellen-Array und Verfahren zum Herstellen derselben Download PDF

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Abstract

Dreidimensionale Halbleiter-Speichervorrichtungen (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) und Verfahren zum Herstellen derselben. Die Vorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) kann erste, zweite und dritte Leiterbahnen (100, 200, 500) aufweisen, die auf verschiedenen vertikalen Ebenen angeordnet sind, um zwei Kreuzungsstellen zu definieren, und, um zwei Speicherzellen (1a, 1b; 2a, 2b; 3a, 3b) zu definieren, die jeweils an den beiden Kreuzungsstellen angeordnet sind. Die ersten und zweiten Leiterbahnen (100, 200) können parallel zueinander verlaufen und die dritte Leiterbahn (500) kann sich derart erstrecken, dass sie die ersten und zweiten Leiterbahnen (100, 200) kreuzt. Die ersten und zweiten Leiterbahnen (100, 200) können abwechselnd entlang der Länge der dritten Leiterbahn (500) in einer vertikalen Schnittansicht angeordnet sein und die dritte Leiterbahn (500) kann vertikal von den ersten und zweiten Leiterbahnen (100, 200) räumlich getrennt sein.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese nicht vorläufige US-Patentanmeldung beansprucht die Priorität unter 35 U.S.C. §119 der koreanischen Patentanmeldung Nr. 10-2011-0056994 , eingereicht am 13. Juni 2011 bei dem koreanischen Patentamt, deren Offenlegung durch Bezugnahme hiermit in vollem Umfang mit aufgenommen wird.
  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Ausführungsformen der erfinderischen Idee beziehen sich allgemein auf eine Halbleitervorrichtung. Insbesondere beziehen sich die Ausführungsformen der erfinderischen Idee auf dreidimensionale Halbleiter-Speichervorrichtungen mit Zweifachkreuzungsstellen-Arrays und Verfahren zum Herstellen derselben.
  • 2. Standes der Technik
  • Um die Anforderungen an hochkapazitive und hochdichte Halbleiter-Speichervorrichtungen zu erfüllen, ist eine Speichervorrichtung mit einer dreidimensionalen Kreuzungsstellen-Array-Struktur so wie es in dem US-Patent Nr. 6,185,122 von Johnson et al. beschrieben ist vorgeschlagen worden. Die von Johnson vorgeschlagene Speichervorrichtung weist zwei oder mehr Speicherschichten vom Kreuzungsstellen-Array-Typ auf, aber die auf verschiedenen Ebenen angeordneten Speicherschichten sind derart festgelegt, dass sie sich eine dazwischen liegende Bit-Leiterbahn teilen. Darüber hinaus werden drei Leiterbahnen benötigt, um zwei Speicherschichten auf verschiedenen Ebenen zu bilden, aber mindestens zwei davon sollten derart ausgebildet sein, dass sie orthogonal zueinander sind. Gemäß dieser Struktur sollten Herstellungsverfahren von Speicherzellen oder Auswahleinrichtungen für jede Speicherschicht wiederholt werden. Darüber hinaus kann für den Fall, dass drei oder mehrere Speicherschichten vertikal gestapelt sind, die Speichervorrichtung unter einer Erhöhung des Störeinflusses zwischen den Speicherschichten und unter einer Abnahme der Funktionsbandbreite leiden.
  • KURZFASSUNG
  • Ausführungsformen der erfinderischen Idee sehen ein Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung in einer vereinfachten Art und Weise und eine damit hergestellte Halbleiter-Speichervorrichtung vor.
  • Andere Ausführungsformen der erfinderischen Idee sehen eine Halbleiter-Speichervorrichtung mit einer erhöhten Integrationsdichte und ein Verfahren zum Herstellen derselben vor.
  • Weitere Ausführungsformen der erfinderischen Idee stellen eine Halbleiter-Speichervorrichtung mit verbesserten elektrischen Eigenschaften und ein Verfahren zum Herstellen derselben bereit.
  • Zusätzliche Merkmale und Nutzen der vorliegenden allgemeinen erfinderischen Idee werden zum Teil in der folgenden Beschreibung dargelegt werden und zum Teil aus der Beschreibung ersichtlich werden oder können bei der Umsetzung der allgemeinen erfinderischen Idee erlernt werden.
  • Gemäß beispielhaften Ausführungsformen der erfinderischen Idee werden zwei Speicherschichten auf verschiedenen Ebenen unter Verwendung von im Wesentlichen des gleichen Verfahrens hergestellt. Dies ermöglicht es, das Herstellungsverfahren der Speichervorrichtung zu vereinfachen und eine Integrationsdichte der Speichervorrichtung zu erhöhen. Bei einigen Ausführungsformen sind zwei parallele Leiterbahnen auf unterschiedlichen Ebenen angeordnet ist, um eine Leiterbahn zu kreuzen und dabei zwei Kreuzungsstellen zu definieren, an denen zwei Speicherzellen angeordnet sind. Gemäß einigen Aspekten der erfinderischen Idee ist es möglich, eine zweimal höhere Speicherzellendichte zu realisieren.
  • Beispielhafte Ausführungsformen der allgemeinen erfinderischen Idee stellen eine Halbleiter-Speichervorrichtung bereit, die aufweist: erste Leiterbahnen, die sich entlang einer ersten Richtung erstrecken; zweite Leiterbahnen, die sich entlang der ersten Richtung parallel zu den ersten Leiterbahnen erstrecken und vertikal höher als die ersten Leiterbahnen angeordnet sind; dritte Leiterbahnen, die sich entlang einer zweiten Richtung erstrecken, um die ersten und zweiten Leiterbahnen zu kreuzen, um damit Kreuzungsstellen zu bilden und die vertikal höher als die zweiten Leiterbahnen angeordnet sind; und erste und zweite Speicherzellen, die jeweils an den Kreuzungsstellen der ersten Leiterbahnen und dritten Leiterbahnen bereitgestellt werden und an den Kreuzungsstellen der zweiten Leiterbahnen und dritten Leiterbahnen bereitgestellt werden.
  • Beispielhafte Ausführungsformen der allgemeinen erfinderischen Idee stellen auch einen Halbleiter-Speicherzellen-Array mit einer Mehrzahl von ersten Leiterbahnen bereit, die sich in einer ersten Richtung auf einem Halbleiter-Substrat erstrecken; eine Mehrzahl von zweiten Leiterbahnen, die senkrecht über den ersten Leiterbahnen angeordnet sind und sich in der ersten Richtung erstrecken; eine Mehrzahl von dritten Leiterbahnen, die vertikal oberhalb der zweiten Leiterbahnen angeordnet sind und Bilden einer Mehrzahl von ersten und zweiten Kreuzungsstellen, die jeweils die ersten und zweiten Leiterbahnen überschreiten; und einer Mehrzahl von Speicherzellen, die an der Mehrzahl der ersten und zweiten Kreuzungsstellen angeordnet sind.
  • Beispielhafte Ausführungsformen der allgemeinen erfinderischen Idee stellen auch ein Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung bereit, das Verfahren weist auf: Bilden einer Mehrzahl von ersten Leiterbahnen auf einem Substrat auf einer ersten vertikalen Ebene, die sich in einer ersten Richtung erstreckt und sich räumlich getrennt in einer zweiten Richtung senkrecht zu der ersten Richtung erstreckt; Bilden einer Mehrzahl von zweiten Leiterbahnen auf einer zweiten vertikalen Ebene auf einem Substrat, die sich in der ersten Richtung und räumlich getrennt in der zweiten Richtung derart erstreckt, dass die jeweiligen der ersten Leiterbahnen und der zweiten Leiterbahnen abwechselnd in Bezug zueinander in der zweiten Richtung angeordnet sind; Bilden einer Mehrzahl von ersten und zweiten unteren Elektroden, die sich jeweils entlang der ersten und zweiten Leiterbahnen ausdehnen; Bilden einer Daten-Speicherschicht und einer oberen Elektrode, die sich entlang der zweiten Richtung ausdehnt, um Kreuzungsstellen mit die ersten und zweiten unteren Elektroden zu bilden; und Bilden einer Mehrzahl von dritten Leiterbahnen, die sich in der zweiten Richtung auf einer dritten vertikalen Ebene höher als die zweite vertikale Ebene ausdehnt, um sich mit den ersten und zweiten Leiterbahnen zu kreuzen, um Speicherzellen an den Kreuzungsstellen davon zu bilden.
  • Beispielhafte Ausführungsformen der allgemeinen erfinderischen Idee stellen auch eine Halbleiter-Speichervorrichtung dar, die aufweist: erste Leiterbahnen, die sich entlang einer ersten Richtung erstrecken; zweite Leiterbahnen, die sich entlang einer zweiten Richtung erstrecken, um die ersten Leiterbahnen zu kreuzen und die vertikal höher angeordnet sind als die ersten Leiterbahnen; unteren entlang den ersten Leiterbahnen angeordnete Elektroden, die der zweiten Leiterbahnen gegenüber angeordnet sind; oberen entlang den zweiten Leiterbahnen angeordnete Elektroden, die den ersten Leiterbahnengegenüber angeordnet sind; und Daten-Speicherschichten, die zwischen den oberen und unteren Elektroden an den Kreuzungsstellen angeordnet sind, um Speicherzellen zu bilden.
  • Beispielhafte Ausführungsformen der allgemeinen erfinderischen Idee stellen auch ein Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung dar, wobei das Verfahren aufweist: Bilden erster Leiterbahnen auf einem Substrat, die um einen vorbestimmten Abstand räumlich voneinander getrennt sind; Bilden einer ersten dielektrischen Zwischenschicht über den ersten Leiterbahnen; Bilden zweiter Leiterbahnen auf der ersten dielektrischen Zwischenschicht, die vertikal von den ersten Leiterbahnen verschoben sind; Bilden von Seitenwandabstandshaltern, um die Seitenwände der zweiten Leiterbahnen abzudecken; Bilden einer zweiten dielektrischen Zwischenschicht über den zweiten Leiterbahnen und den Abstandshaltern; Bilden von Gräben, um Bereiche der ersten und zweiten einander benachbarter Leiterbahnen freizulegen; Aufbringen einer leitfähigen Schicht auf die zweite dielektrische Zwischenschicht und in die Gräben; Ätzen der leitfähigen Schicht, um erste und zweite untere Elektroden zu bilden, die sich jeweils entlang der oberen Bereiche der ersten und zweiten Leiterbahnen erstrecken; Bilden von Isolationsschichten in den Gräben, um die selbe Höhe wie die zweite dielektrische Zwischenschicht zu erreichen; Bilden aufeinander folgend einer Daten-Speicherschicht, einer oberen Elektrodenschicht und einer dritten Leiterbahn oberhalb der Isolationsschichten und der zweite dielektrische Zwischenschicht; und Strukturieren der dritten Leiterbahn, um dritte Leiterbahnen auszubilden, die die ersten und zweiten Leiterbahnen kreuzen.
  • Beispielhafte Ausführungsformen der allgemeinen erfinderischen Idee stellen auch eine Halbleiter-Speichervorrichtung bereit, die aufweist: erste sich in einer ersten Richtung erstreckende Leiterbahnen; zweite Leiterbahnen, die sich in der ersten Richtung erstrecken und die von den ersten Leiterbahnen vertikal versetzt sind, um einen Teil der ersten Leiterbahnen zu überlappen; erste untere Elektroden, die sich entlang einer Mittellinie der ersten Leiterbahnen erstrecken; zweite untere Elektroden, die sich entlang einer Mittellinie der zweiten Leiterbahnen erstrecken, so dass ein Abstand zwischen den ersten unteren Elektroden und den zweiten unteren Elektroden im Wesentlichen äquivalent zu einer Breite der ersten und zweiten Leiterbahnen ist; dritte Leiterbahnen, die sich in einer zweiten Richtung erstrecken, um die ersten und zweiten unteren Elektroden zukreuzen; und erste und zweite Speicherzellen, die jeweils zwischen den dritten Leiterbahnen und den ersten unteren Elektroden und zwischen den dritten Leiterbahnen und den zweiten unteren Elektroden angeordnet sind.
  • KURZBESCHREIBUNG DER FIGUREN
  • Diese und/oder andere Merkmale und Nutzen der vorliegenden allgemeinen erfinderischen Idee werden angesichts der folgenden Beschreibung der Ausführungsformen in Verbindung mit den beigefügten Figuren anschaulicher und klarer werden:
  • 1A ist eine perspektivische Ansicht einer Speicherzellen-Struktur gemäß beispielhaften Ausführungsformen der allgemeinen erfinderischen Idee;
  • Die 1B und 1C sind perspektivische Ansichten von Speicherzellen-Strukturen gemäß Ausführungsformen, die modifizierte Ausführungsformen der in Bezug auf die in 1A beschriebenen beispielhaften Ausführungsformen sind;
  • 2A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen der erfindungsgemäßen Idee;
  • 2B ist eine Draufsicht von 2A;
  • 2C ist ein Ersatzschaltbild der 2A;
  • 2D ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen, die modifizierte Ausführungsformen der in Bezug auf die 2A beschriebenen beispielhaften Ausführungsformen sind;
  • 3A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß anderen beispielhaften Ausführungsformen der erfinderischen Idee;
  • 3B ist eine Draufsicht von 3A;
  • 3C ist ein Ersatzschaltbild der 3A;
  • 3D ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen, die modifizierte beispielhafte Ausführungsformen der in Bezug auf die in 3A beschriebenen beispielhaften Ausführungsformen sind;
  • 4A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß einer weiteren beispielhaften Ausführungsform der erfinderischen Idee;
  • 4B ist eine Draufsicht der 4A;
  • 4C ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen, die modifizierte beispielhafte Ausführungsformen der in Bezug auf die 4A beschriebenen beispielhaften Ausführungsformen sind;
  • 5A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß noch weiteren beispielhaften Ausführungsformen der erfinderischen Idee;
  • 5B ist eine Draufsicht von 5A;
  • 5C ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen, die modifizierte beispielhafte Ausführungsformen der in Bezug auf die in 5A beschriebenen beispielhaften Ausführungsformen sind;
  • 6A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß noch weiteren beispielhaften Ausführungsformen der beispielhaften Ausführungsformen der erfinderischen Idee sind;
  • 6B und 6C sind perspektivische Ansichten von Halbleiter-Speichervorrichtungen gemäß Ausführungsformen, die modifizierte beispielhafte Ausführungsformen der in Bezug auf die in 6A beschriebenen beispielhaften Ausführungsformen sind;
  • 7A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß noch weiteren beispielhaften Ausführungsformen der erfinderischen Idee;
  • 7B und 7C sind perspektivische Ansichten der Halbleiter-Speichervorrichtungen gemäß Ausführungsformen, die modifizierte beispielhafte Ausführungsformen der in Bezug auf die in 7A beschriebenen beispielhaften Ausführungsformen sind;
  • 8A bis 8E sind Schnittansichten zur Verdeutlichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee;
  • 9A bis 9C sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß weiteren beispielhaften Ausführungsformen der erfinderischen Idee;
  • 10A bis 10D sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Auswahl-Vorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee;
  • 11A bis 11C sind Schnittansichten, die Verfahren zum Bilden einer Auswahl-Vorrichtung gemäß modifizierten Ausführungsformen der erfinderischen Idee;
  • 12A bis 12D sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß noch weiteren beispielhaften Ausführungsformen der erfinderischen Idee;
  • 13A bis 13C sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß noch weiteren Beispielhaften Ausführungsformen der erfinderischen Idee;
  • 14A bis 14C sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß noch weiteren beispielhaften Ausführungsformen der erfinderischen Idee;
  • 15A bis 15C sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß weiteren Ausführungsformen der erfinderischen Idee;
  • 16A ist ein Blockdiagramm, das eine Speicherkarte mit einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee darstellt; und
  • 16B ist ein Blockdiagramm, das ein Informationsverarbeitungssystem mit einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee darstellt.
  • Es sei darauf hingewiesen, dass diese Figuren dazu bestimmt sind, die allgemeinen Merkmale von Verfahren, Struktur und/oder Materialien, die in bestimmten beispielhaften Ausführungsformen verwendet werden, zu illustrieren und um die folgende schriftliche bereitgestellte Beschreibung zu ergänzen. Diese Figuren sind jedoch nicht maßstäblich und können die exakten Struktur- oder Leistungsmerkmale jeder bestimmten Ausführungsform nicht widerspiegeln und sollte nicht als den Wertebereich und die Eigenschaften festlegend oder begrenzend ausgelegt werden, die von beispielhaften Ausführungsformen umfasst werden. Die relative Dicke und Anordnung von Molekülen, Schichten, Bereiche und/oder strukturellen Elementen können zum Beispiel reduziert oder zur Verdeutlichung übertrieben dargestellt werden. Die Verwendung von ähnlichen oder identischen Bezugszeichen in den verschiedenen Figuren hat die Absicht, die Gegenwart eines ähnlichen oder identischen Elements oder Merkmals anzugeben.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Verschiedene beispielhafte Ausführungsformen der vorliegenden erfinderischen Idee werden nun ausführlicher unter Bezugnahme auf die beigefügten Figuren beschrieben werden, in denen die gezeigten beispielhaften Ausführungsformen dargestellt sind. Beispielhafte Ausführungsformen der erfinderischen Idee können jedoch in vielen verschiedenen Formen ausgeführt werden und sollten nicht als auf die hier dargelegten Ausführungsformen beschränkt ausgelegt werden; eher werden diese Ausführungsformen derart bereitgestellt, dass diese Offenbarung gründlich und vollständig ist und dass sie dem Durchschnittsfachmann die Idee der beispielhaften Ausführungsformen vollständig vermitteln. In den Figuren sind die Schichtdicken und Bereichsstärken der Klarheit halber übertrieben. Gleiche Bezugszeichen in den Figuren bezeichnen gleiche Elemente und somit wird ihre Beschreibung weggelassen.
  • Es ist selbstverständlich, dass, wenn ein Element als ”verbunden” oder ”gekoppelt” an ein anderes Element bezeichnet wird, kann es mit dem anderen Element direkt verbunden oder verbunden sein oder es können dazwischen liegenden Elemente vorhanden sein. Im Gegensatz dazu, wenn ein Element als ”direkt verbunden” oder ”direkt gekoppelt” mit einem anderen Element beschrieben wird, sind keine dazwischen liegende Elemente vorhanden. Gleiche Zahlen kennzeichnen durchgängig gleiche Elemente. Der hier verwendete Begriff ”und/oder” umfasst jedes und alle Kombinationen von einem oder mehreren der zugeordneten aufgeführten Elemente. Andere Wörter, die werden verwendet, um die Beziehung zwischen Elementen oder Schichten zu beschreiben, sollten wie in einer gleichen Art und Weise interpretiert werden (zum Beispiel, ”zwischen” versus ”direkt zwischen”, ”angrenzend” versus ”unmittelbar angrenzend”, ”auf” versus ”direkt auf”).
  • Es ist selbstverständlich, dass, obwohl die Begriffe ”erste”, ”zweite” etc. hier verwendet werden können, um verschiedene Elemente, Komponenten, Regionen, Schichten und/oder Bereiche zu beschreiben, diese Elemente, Komponenten, Regionen, Schichten und/oder Bereiche nicht durch diese Begriffe begrenzt werden sollen. Diese Begriffe werden nur verwendet, um ein Element, Komponente, Region, Schicht oder Bereich von einem anderen Element, Komponente, Region, Schicht oder Bereich zu unterscheiden. Folglich könnte ein erstes Element, Komponente, Region, Schicht oder Bereich, die in Folgenden diskutiert werden ein zweites Element, Komponente, Region, Schicht oder Bereich bezeichnet werden, ohne von der Lehre von beispielhaften Ausführungsformen abzuweichen.
  • Räumlich relative Begriffe wie ”unter” ”unten”, ”untere”, ”oben”, ”obere” und dergleichen, können hierin zur Vereinfachung der Beschreibung verwendet werden, um ein Element oder die Beziehung eines Merkmals zu einem anderen Element(en) oder Funktion(en), wie sie in den Figuren dargestellt werden, zu beschreiben. Es ist selbstverständlich, dass die räumlich relativen Begriffe dazu bestimmt sind, unterschiedliche Orientierungen der Vorrichtung im Gebrauch oder im Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung zu umfassen. Wenn die Vorrichtung zum Beispiel in den Figuren umgedreht wird, würden Elemente, die mit ”unter” oder ”unter” anderen Elementen oder Merkmalen beschrieben wurden, dann als ”oberhalb” der anderen Elemente oder Merkmale orientiert sein. Somit kann der beispielhafte Begriff ”unter” sowohl eine Orientierung von oben und unten umfassen. Die Vorrichtung kann auch anders orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen) und die räumlich relativen beschreibenden Zusätze können hierin als entsprechend interpretiert werden.
  • Die hierin verwendete Fachsprache hat nur das Ziel bestimmte Ausführungsformen zu beschreiben und beabsichtigt nicht, begrenzend auf beispielhafte Ausführungsformen zu wirken. Wie hier verwendet, sollen die Singularformen ”ein/eine/eines” und ”der/die/das” auch die Pluralformen mit einbeziehen, wenn der Zusammenhang nicht eindeutig auf Anderes hinweist. Außerdem ist selbstverständlich, dass die Begriffe ”er/sie/es weist auf” und/oder „aufweisend”, wenn sie hier verwendet werden, das Vorhandensein von bestimmten Eigenschaften, Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder das Hinzufügung von einem oder mehrerer anderen Eigenschaften, Ganzzahlen, Schritte, Operationen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
  • Beispielhafte Ausführungsformen der vorliegenden erfinderischen Idee werden hier in Bezug auf Querschnittsdarstellungen beschrieben, die schematische Darstellungen von idealisierten Ausführungsformen (und Zwischenstrukturen) von beispielhaften Ausführungsformen darstellen. Infolgedessen sind Abweichungen von den Formen der Abbildungen auf Grund von zum Beispiel Herstellungstechniken und/oder Toleranzen zu erwarten. Somit sollten beispielhafte Ausführungsformen der erfinderischen Idee nicht als auf die speziellen Formen der dargestellten Bereiche beschränkt ausgelegt werden, sondern sollen Formabweichungen, die sich beispielsweise bei der Herstellung ergeben, mit einbeziehen. Zum Beispiel kann ein als Rechteck dargestellter Implantationsbereich abgerundete oder gekrümmte Eigenschaften und/oder einen Implantation s-Konzentrationsgradienten an seinen Kanten eher aufweisen als ein binäres Wechsel von einem implantierten zu einem nicht implantierten Bereich. Ebenso kann ein durch Implantation geformter gegrabener Bereich zu einiger Implantation in dem Bereich zwischen dem gegrabenen Bereich und bis zu der durch die Implantation erfolgten Oberfläche führen. Somit sind die in den Figuren dargestellten Bereiche in ihren Eigenschaften schematisch und ihre Formen sind nicht dazu gedacht, die tatsächliche Form eines Bereiches einer Vorrichtung darzustellen und sie beabsichtigen nicht, den Schutzumfang der beispielhaften Ausführungsformen zu beschränken.
  • Wenn nicht anders definiert, haben alle hier verwendeten Begriffe (einschließlich technische und wissenschaftliche Begriffe) die gleiche Bedeutung wie gewöhnlich von einem Durchschnittsfachmann verstanden, auf den sich diese Ausführungsformen beziehen. Weiterhin ist selbstverständlich, dass Begriffe wie zum Beispiel die in üblichen Wörterbüchern definierten, als eine Bedeutung habend interpretiert werden sollten, die einheitlich mit ihrer Bedeutung in Zusammenhang mit der relevanten Technik ist und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden, wenn es hier nicht ausdrücklich so definiert wird.
  • [Beispielhafte Ausführungsform 1 des dreidimensionalen Zweifachkreuzungsstellen-Arrays]
  • 1A ist eine perspektivische Ansicht einer Speicherzelle gemäß beispielhaften Ausführungsformen der vorliegenden erfinderischen Idee.
  • Bezug nehmend auf 1A kann eine Speicherzellen-Struktur 1 eine dreidimensionale (3D) Zweifachkreuzungsstellen-Array-Struktur mit drei Leiterbahnen 100, 200 und 500 und zwei Speicherzellen 1a und 1b darstellen.
  • Die erste Speicherzelle 1a kann an einer Kreuzungsstelle der ersten Leiterbahn 100 und der dritten Leiterbahn 500 vorgesehen sein. Die erste Speicherzelle 1a kann eine erste untere Elektrode 151, eine Daten-Speicherschicht 300 und eine obere Elektrode 400 aufweisen, die in Reihe miteinander verbunden sind. Bei einigen Ausführungsformen kann die erste Speicherzelle 1a ferner eine erste Auswahl-Vorrichtung 161 aufweisen, die zwischen der ersten unteren Elektrode 151 und der ersten Daten-Speicherschicht 300 angeordnet ist. Die erste Leiterbahn 100, die dritte Leiterbahn 500 und die erste Speicherzelle 1a kann eine 3-dimensionale Struktur aufweisen.
  • Die erste untere Elektrode 151 kann derart konfiguriert sein, dass sie eine bestimmte Spannung oder einen elektrischen Strom auf die Daten-Speicherschicht 300 appliziert. Der Widerstand der Daten-Speicherschicht 300 kann in Abhängigkeit von einer Spannung oder einem elektrischen Strom, der auf die Daten-Speicherschicht 300 appliziert wird, variieren und, daher als nicht-flüchtige Information verwendet werden. Die Daten-Speicherschicht 300 kann zum Beispiel in Abhängigkeit einer darauf applizierten Spannung oder eines elektrischen Stroms, einen höheren oder niedrigeren Widerstand aufweisen und die beiden Widerstandslevel können eine in der ersten Speicherzelle 1a gespeicherte 1-Bit-Datenmenge bilden. Bei einigen Ausführungsformen kann die Daten-Speicherschicht 300 drei oder mehrere stabile Widerstandlevel aufweisen, was das Speichern einer Multi-Bit-Datenmenge in der ersten Speicherzelle 1a ermöglichen kann.
  • Die Daten-Speicherschicht 300 und die obere Elektrode 400 können derart ausgebildet sein, dass sie eine Eigenschaft eines ohmschen Kontakts an einer Grenzfläche dazwischen aufweisen. Die erste untere Elektrode 151 und Daten-Speicherschicht 300 können derart ausgebildet sein, dass sie eine Eigenschaft eines nicht-linearen Verbindungswiderstands aufweisen. Ein durch die erste Speicherzelle fließender elektrischer Strom 1a kann mit einer Erniedrigung oder Erhöhung einer an der ersten Speicherzelle 1a applizierten Spannung erhöht oder erniedrigt werden. Wie im Folgenden beschrieben wird kann zum Beispiel die Daten-Speicherschicht 300 eine Übergangs-Metalloxidschicht oder einer Perowskit-Oxidschicht mit Halbleitereigenschaften aufweisen. In diesem Fall können die erste untere Elektrode 151 und die Daten-Speicherschicht 300 einen Metall-Halbleiter-Übergang wie zum Beispiel einen Schottky-Kontakt mit einer Gleichrichterfunktion bilden. Die erste untere Elektrode 151 und die Daten-Speicherschicht 300 können vertikal gestapelt sein. Folglich kann der elektrische Strom vertikal an der ersten Speicherzelle 1a fließt. Ein dominanter Fließweg des elektrischen Stroms kann nach oben verlaufen (von der ersten Leiterbahn 100 zu der dritten Leiterbahn 500) oder nach unten verlaufen (von der dritten Leiterbahn 500 zu der erste Leiterbahn 100), abhängig von den Eigenschaften der durch die erste untere Elektrode 151 und die Daten-Speicherschicht 300 gebildeten Verbindung.
  • Die erste Auswahl-Vorrichtung 161 kann derart konfiguriert sein, dass sie eine asymmetrische I–V oder Gleichrichterfunktionen aufweist. Aufgrund des Vorhandenseins der ersten Auswahl-Vorrichtung 161 kann der elektrische Strom durch die erste Speicherzelle 1a derart geregelt werden, dass sie eine gleichgerichtete Eigenschaft aufweist. Selbst in dem Fall, dass die erste untere Elektrode 151 und die Daten-Speicherschicht 300 nicht die Gleichrichterfunktion aufweisen können, kann die erste Auswahl-Vorrichtung 161 dazu verwendet werden, eine gerichtete Asymmetrie des durch die erste Speicherzelle 1a fließenden elektrischen Stroms zu realisieren.
  • In weiteren Ausführungsformen kann die erste Auswahl-Vorrichtung 161 einen nicht-linearen Widerstand aufweisen, der eine Widerstandseigenschaft aufweist, die in Abhängigkeit von einer angelegten Spannung variiert. In dem Fall, dass zum Beispiel der Widerstandswert des Widerstands umgekehrt proportional zu einer angelegten Spannung ist, kann sich eine Zelle (zum Beispiel eine ausgewählte Zelle) unter einer hohen Spannungsdifferenz in einem Zustand mit niedrigem Widerstand befinden, so dass ein durch die ausgewählte Zelle fließender elektrischer Strom ermöglicht wird, während weitere Zellen (zum Beispiel nicht ausgewählte Zellen) unter einer niedrigen Spannungsdifferenz in einem Zustand mit hohem Widerstand befinden, um zu verhindern, dass elektrische Ströme durch die nicht ausgewählten Zellen fließen.
  • Die zweite Leiterbahn 200 kann senkrecht auf der ersten Leiterbahn 100 angeordnet sein, während in der Draufsicht die ersten und zweiten Leiterbahnen 100 und 200 zueinander in der X-Richtung verschoben sein können und sich nicht vollständig überlappen können. Die zweite Speicherzelle 1b kann an einer Kreuzungsstelle der zweiten Leiterbahn 200 und der dritten Leiterbahn 500 vorgesehen sein. Die zweite Speicherzelle 1b kann eine zweite untere Elektrode 152, die Daten-Speicherschicht 300 und die obere Elektrode 400 aufweisen, die nacheinander in Reihe geschaltet sind. Die zweite Speicherzelle 1b kann eine zweite Auswahl-Vorrichtung 162 aufweisen, die zwischen der zweiten unteren Elektrode 152 und der Daten-Speicherschicht 300 bereitgestellt wird. Die zweite Leiterbahn 200, die dritte Leiterbahn 500 und die zweite Speicherzelle 1b können derart angeordnet sein, dass sie eine dreidimensionale Struktur bilden.
  • Die zweite Speicherzelle 1b kann derart konfiguriert sein, dass sie die gleichen oder ähnliche Eigenschaften wie die erste Speicherzelle 1a aufweist. Ein durch die zweite Speicherzelle 1b fließender elektrischer Strom kann zum Beispiel unidirektional oder dominant in einer Richtung abhängig von Übergangseigenschaften zwischen der zweiten unteren Elektrode 152 und der Daten-Speicherschicht 300 und/oder einer Gleichricht- oder Widerstandseigenschaft der zweiten Auswahl-Vorrichtung 162 sein.
  • Jede der ersten und zweiten Leiterbahnen 100 und 200 kann als eine Eingangs-Leitung oder eine Wort-Leitung verwendet werden und die dritte Leiterbahn 500 kann als eine Ausgangsleitung oder eine Bit-Leitung verwendet werden. Bei weiteren Ausführungsformen kann jede der ersten und zweiten Leiterbahnen 100 und 200 als die Ausgangsleitung oder die Bit-Leitung verwendet werden und die dritte Leiterbahn 500 kann als die Eingangsleitung oder die Wort-Leitung verwendet werden. Bei der ersten Speicherzelle 1a, der ersten untere Elektrode 151 und der ersten Auswahl-Vorrichtung 161 können die Daten-Speicherschicht 300 und die obere Elektrode 400 vertikal in einer sequentiellen Reihenfolge oder in umgekehrter Reihenfolge gestapelt sein. Bei der zweiten Speicherzelle 1b, der zweiten unteren Elektrode 152 und der zweiten Auswahl-Vorrichtung 162 können die Daten-Speicherschicht 300 und die obere Elektrode 400 vertikal in einer sequentiellen Reihenfolge oder in umgekehrter Reihenfolge gestapelt sein.
  • Die ersten und zweiten Speicherzellen 1a und 1b können mit Treiberschaltungen (101 und 201 von 2B) verbunden sein. Die Treiberschaltungen 101 und 201 können derart konfiguriert sein, dass sie unabhängig voneinander eine bestimmte Spannung oder einen elektrischen Strom jeweils auf die ersten und zweiten Speicherzellen 1a und 1b aufbringen. Dies ermöglicht es, unabhängig auf eine der ersten und zweiten Speicherzellen 1a und 1b zuzugreifen, um eine Lese- oder Schreiboperation ohne Rücksicht auf einen Zustand der anderen auszuführen.
  • Die erste Leiterbahn 100 kann ein linienförmiges leitfähiges Element aufweisen, das sich entlang einer Richtung, zum Beispiel der Y-Richtung, erstreckt. Die zweite Leiterbahn 200 kann ein linienförmiges leitfähiges Element aufweisen, das sich parallel zu der ersten Leiterbahn 100 erstreckt. Die dritte Leiterbahn 500 kann ein linienförmiges leitfähiges Element aufweisen, das sich entlang einer Richtung (zum Beispiel der X-Richtung) erstreckt, die die erste Leiterbahn 100 kreuzt. Bei einigen Ausführungsformen können die ersten und zweiten Leiterbahnen 100 und 200 parallel zueinander liegen und die dritte Leiterbahn 500 kann die ersten und zweiten Leiterbahnen 100 und 200 senkrecht kreuzen. Folglich können die ersten und zweiten Leiterbahnen 100 und 200 und die dritte Leiterbahn 500 zwei voneinander räumlich in der X-Richtung getrennte Kreuzungsstellen festlegten und mit der ersten und zweiten Speicherzellen 1a und 1b bereitstellen.
  • Die ersten, zweiten und dritten Leiterbahnen 100, 200 und 500 können auf verschiedenen vertikalen Ebenen (zum Beispiel entlang der Z-Richtung) angeordnet sein. Bei einigen Ausführungsformen kann die zweite Leiterbahn 200 auf einem höheren vertikalen Level als die erste Leiterbahn 100 angeordnet sein und die dritte Leiterbahn 500 kann auf einem höheren vertikalen Level als die zweite Leiterbahn 200 angeordnet sein. Die erste Leiterbahn 100 kann derart ausgebildet sein, dass sie eine Breite W1a im Wesentlichen gleich einer minimalen Strukturgröße (im Folgenden beziehen als ”F”) und die zweiten und dritten Leiterbahnen 200 und 500 können ebenso derart ausgebildet sein, dass sie die Breiten W2a und W3a aufweisen, die jeweils im Wesentlichen gleich der minimalen Strukturgröße F sind. Die ”minimale Strukturgröße” (F) bezieht sich auf die kleinste Größe einer unabhängigen Einheitsfunktionsdimension, die unter Verwendung eines fotolithografischen Prozesses hergestellt werden kann.
  • Bei einigen Ausführungsformen können bei einer Draufsicht die erste Leiterbahn 100 und die zweite Leiterbahn 200 nicht voneinander in der X-Richtung räumlich getrennt sein. Die ersten und zweiten Leiterbahnen 100 und 200 können zum Beispiel derart angeordnet sein, dass bei einer Draufsicht kein horizontaler Abstand zwischen den ersten und zweiten Leiterbahnen 100 und 200 in der X-Richtung besteht, während sie vertikal räumlich voneinander getrennt sein können. Dies ermöglicht es, den horizontalen Abstand zwischen den ersten und zweiten Leiterbahnen 100 und 200 maximal zu reduzieren und eine Integrationsdichte der Halbleitervorrichtung mindestens in der horizontalen X-Richtung zu erhöhen. Jedoch können beispielhafte Ausführungsformen der erfinderischen Idee nicht darauf beschränkt sein; Die erste Leiterbahn 100 und die zweite Leiterbahn 200 können zum Beispiel in der X-Richtung voneinander räumlich getrennt sein.
  • Die erste untere Elektrode 151 kann ein auf einer oberen Oberfläche der ersten Leiterbahn 100 angeordnetes leitfähiges Element sein. Bei einer Draufsicht kann die erste untere Elektrode 151 wie eine Linie entlang der Ausbreitungsrichtung der ersten Leiterbahn 100 oder wie eine Insel geformt sein, die innerhalb der Kreuzungsstelle der ersten und dritten Leiterbahnen 100 und 500 beschränkt ist. In ähnlicher Weise kann die zweite untere Elektrode 152 ein auf einer Oberseite der zweiten Leiterbahn 200 angeordnetes leitfähiges Element sein. Bei einer Draufsicht kann die zweite untere Elektrode 152 wie eine sich entlang der Ausbreitungsrichtung der zweiter Leiterbahn 200 erstreckende Linie oder wie eine durch die Kreuzungsstelle der zweiten und dritten Leiterbahnen 200 und 500 beschränkte Insel geformt sein. Jede der ersten und zweiten unteren Elektroden 151 und 152 kann eine Breite kleiner als die minimale Strukturgröße F aufweisen. Die zweite untere Elektrode 152 kann eine vertikale Länge aufweisen, die kleiner als die der ersten unteren Elektrode 151 ist. Ein Abstand La zwischen der ersten unteren Elektrode 151 und der zweiten unteren Elektrode 152 kann im Wesentlichen gleich der minimalen Strukturgröße F sein, wobei der Abstand La als eine Summe aus einer horizontalen Dicke der ersten unteren Elektrode 151 (oder der zweiten unteren Elektrode 152) und einem Abstand zwischen den ersten und zweiten unteren Elektroden 151 und 152 festgelegt werden kann. Jedoch können beispielhafte Ausführungsformen der erfinderischen Idee nicht darauf beschränkt sein. Bei weiteren Ausführungsformen kann zum Beispiel der Abstand La kleiner oder größer als die minimale Strukturgröße F sein.
  • Die erste Auswahl-Vorrichtung 161 kann auf der ersten Leiterbahn 100 angeordnet sein und wie eine innerhalb der Kreuzungsstelle zwischen den ersten und dritten Leiterbahnen 100 und 500 beschränkte Insel geformt sein. Die erste Auswahl-Vorrichtung 161 kann eine Diode mit einer Gleichrichterfunktion aufweisen. Bei einigen Ausführungsformen kann die Diode der ersten Auswahl-Vorrichtung 161 aus Silizium oder Oxid ausgebildet sein. Die erste Auswahl-Vorrichtung 161 kann zum Beispiel aus einer durch Verbinden von sich in Kontakt miteinander befindenden p-Typ- und n-Typ-Silizium-Strukturen Silizium-Diode gebildet sein, oder aus einer Oxid-Diode, die durch Verbinden von p-NiOx- und n-TiOx-Strukturen oder durch Verbinden von p-CuOx und n-TiOx-Strukturen gebildet wird. Bei weiteren Ausführungsformen kann die erste Auswahl-Vorrichtung 161 mindestens aus einem von Oxidmaterialien, zum Beispiel ZnOx, MgOx und AlOx, bestehen, die einen ausreichend hohen Widerstand aufweisen, um einen bei einer bestimmten Spannung durchfließenden Strom zu unterdrücken oder einen niederen oder geringeren Widerstand aufweisen, der ein Fließen von elektrischem Strom bei der bestimmten oder höheren Spannung ermöglicht.
  • Die zweite Auswahl-Vorrichtung 162 kann auf der zweiten Leiterbahn 200 angeordnet sein und eine Inselform aufweisen, die durch die Kreuzungsstelle zwischen den zweiten und dritten Leiterbahnen 200 und 500 beschränkt ist. Bei einigen Ausführungsformen kann die zweite Auswahl-Vorrichtung 162 das gleiche Material wie die erste Auswahleinrichtung 161 aufweisen. Die ersten und zweiten Auswahl-Vorrichtungen 161 und 162 können eine Breite aufweisen, die kleiner als die minimale Strukturgröße F ist. Die zweite Auswahl-Vorrichtung 162 kann eine vertikale Länge aufweisen, die gleich oder ähnlich derjenigen der ersten Auswahl-Vorrichtung 161 ist. Ein Abstand Sa zwischen der ersten Auswahl-Vorrichtung 161 und die zweite Auswahl-Vorrichtung 162 kann im Wesentlichen gleich oder kleiner oder größer als die minimale Strukturgröße F sein. Hier kann der Abstand Sa als eine Summe aus einer horizontalen Dicke der ersten Auswahl-Vorrichtung 161 (oder der zweiten Auswahl-Vorrichtung 162) und einem Abstand zwischen den ersten und zweiten Auswahl-Vorrichtungen 161 und 162, so wie der Abstand La, festgelegt sein.
  • Die Daten-Speicherschicht 300 kann eine Linienform aufweisen, die sich entlang der Ausbreitungsrichtung der dritten Leiterbahn 500 oder der X-Richtung erstreckt und derart ausgebildet sein, dass sie eine Breite ähnlich oder gleich der minimalen Strukturgröße F aufweist. Die Daten-Speicherschicht 300 kann gemeinsam mit den ersten und zweiten unteren Elektroden 151 und 152 oder mit den ersten und zweiten Auswahl-Vorrichtungen 161 und 162 verbunden sein. Das Daten-Speicherschicht 300 kann ein Material mit mindestens zwei stabilen Widerstandszuständen aufweisen, die reversibel abhängig von einer darauf applizierten Spannung oder elektrischen Strom variieren und aufrechterhalten werden, bis ein externes Signal darauf angelegt wird.
  • Die Daten-Speicherschicht 300 kann zum Beispiel ein Material aufweisen, in dem durch Anlegen einer hohen Spannung ein Strompfad darin erzeugt werden kann. Der Strompfad in der Daten-Speicherschicht 300 kann zu einer Verringerung des Widerstands der Daten-Speicherschicht 300 führen. Bei einigen Ausführungsformen kann die Daten-Speicherschicht 300 mindestens zum Beispiel eines von Metalloxid (zum Beispiel TiOx, HfOx, TaOx, NiOx, ZrOX und WOx), Metall-Nitrid (zum Beispiel BNx und AlNx), Oxid mit Perovskit-Struktur (z. B. PrCaMnO und dotiertem SrTiO) und festen Elektrolyten (zum Beispiel GeTe und GeS) mit Metall-Ionen (zum Beispiel Cu und Ag) mit hohem Diffusionsvermögen aufweisen. Im Folgenden wird diese Art von Speicherzelle in Form einer resistiven Arbeitsspeicher-(RRAM)-Zelle beschrieben. Die Daten-Speicherschicht 300 kann mit denen aus einem metallischen Material gebildeten ersten und zweiten unteren Elektroden 151 und 152 in Kontakt stehen. In diesem Fall kann die Daten-Speicherschicht 300 eine Gleichrichterfunktion aufweisen. Wenn eine Soll-Spannung an die Daten-Speicherschicht 300 in einem Zustand mit hohem Widerstand oder in einem Aus-Zustand aufgebracht wird, kann die Daten-Speicherschicht 300 zu einem Zustand mit niedrigem Widerstand oder einem Ein-Zustand umgeschaltet werden. Dies wird als eine Setz-Vorgang bezeichnet. Wenn ein Reset-Spannung an die Daten-Speicherschicht 300 in dem Zustand mit niedrigem Widerstand oder in dem Ein-Zustand angelegt wird, kann die Daten-Speicherschicht 300 auf den hochohmigen Zustand oder in den AUS-Zustand geschaltet werden, während die Daten-Speicherschicht 300 im eingeschalteten Zustand einen geringen Widerstand aufweisen kann, bis ein Reset-Spannung angelegt wird. Dies wird als ein Reset-Vorgang bezeichnet. Eine in der Datenspeichereinheit 300 gespeicherte Datenmenge kann durch Anlegen einer Lese-Spannung, die kleiner als die Reset- und Set-Spannung ist, an der Daten-Speicherschicht 300 ausgelesen werden.
  • In weiteren Ausführungsformen kann die Daten-Speicherschicht 300 ein phasenveränderliches Material aufweisen, das in Abhängigkeit von Temperatur und Anwärmdauer vom einem hohen Widerstandszustand (amorph) zu einem niedrigen Widerstandszustand (kristallinen) und wieder zurück umgeschaltet werden kann. Die Temperatur und Heizzeit der Daten-Speicherschicht 300 kann durch Einstellen eines durch die Datenspeichereinschicht 300 fließenden elektrischen Stroms geregelt werden. Im Folgenden wird diese Art von Speicherzelle in Form eines phasenveränderlichen Arbeitsspeicher-(PRAM)-Zelle beschrieben. Das phasenveränderliche Material kann mindestens eine Chalkogenid-Verbindung aufweisen, dessen Kristallstruktur reversibel zwischen einem hochohmigen amorphen Zustand und einem niederohmigen kristallinen Zustand unter Verwendung des Joule-Erwärmungs-Effekt umgeschaltet werden kann. Wenn zum Beispiel die Daten-Speicherschicht 300 auf eine höhere Temperatur als ihr Schmelzpunkt in kurzer Zeit durch ein Reset-Strom erhitzt und schnell abgeschreckt wird, kann die Daten-Speicherschicht 300 einen amorphen oder Reset-Zustand mit einem hohen Widerstand einnehmen. Auch wenn die Daten-Speicherschicht 300 in dem Zustand mit einem hohen Widerstand auf eine Temperatur zwischen einer Kristallisationstemperatur und ihrem Schmelzpunkt durch einen Soll-Strom erhitzt und langsam abgekühlt wird, kann die Daten-Speicherschicht 300 einen kristallinen oder Soll-Zustand mit geringem Widerstand einnehmen. Das Erfassen eines durch die Daten-Speicherschicht 300 fließenden elektrischen Stroms kann es ermöglichen, Information, die in der ersten Speicherzelle 1a und/oder der zweiten Speicherzelle 1b gespeichert sind, auszulesen.
  • Bei noch weiteren Ausführungsformen kann die Daten-Speicherschicht 300 mindestens zwei ferromagnetische Schichten aufweisen. In diesem Fall kann der Widerstand der Daten-Speicherschicht 300 abhängig von den parallelen oder antiparallelen Magnetisierungen der ferromagnetischen Schichten festgelegt werden. Die Daten-Speicherschicht 300 kann zum Beispiel einen niedrigen Widerstand für eine parallele Magnetisierungskonfiguration aufweisen und einen hohen Widerstand für antiparallele Magnetisierungskonfiguration aufweisen. Die Daten-Speicherschicht 300 kann in einer Form einer GMR-Struktur konfiguriert sein, in der eine nicht-magnetische leitfähige Schicht zwischen den ferromagnetischen Schichten angeordnet ist, oder eine MTJ-Struktur, in der eine nicht-magnetische Isolationsschicht zwischen den ferromagnetischen Schichten angeordnet ist. Bei einigen Ausführungsformen kann in der Daten-Speicherschicht 300 die ferromagnetische Schicht mindestens eines aus CoFe, NiFe, NiFeCo und CoFeB aufweisen und die nicht-magnetische leitfähige Schicht kann mindestens eines der Elemente Cr oder Cu aufweisen und die nicht-magnetische Isolationsschicht kann mindestens eines aus MgOx und AlOx aufweisen. Wenn die erste oder zweite Speicherzelle 1a oder 1b derart konfiguriert ist, dass sie diese Daten-Speicherschicht 300 aufweist, kann sie als ”MRAM-Zelle” bezeichnet werden.
  • Die obere Elektrode 400 kann sich linieförmig entlang der Ausbreitungsrichtung des dritten Leiterbahn 500 oder der X-Richtung erstrecken und derart ausgebildet sein, dass sie die gleiche Breite wie die minimale Strukturgröße F aufweist. Die obere Elektrode 400 kann eine Metallschicht aufweisen, die nicht reaktiv mit der Daten-Speicherschicht 300 ist. Die obere Elektrode 400 kann mindestens eines der Edelmetalle (zum Beispiel Pt, Ru und Ir), TiN, TaN, WN, W und Al aufweisen.
  • Die 1B ist eine perspektivische Ansicht einer Speicherzelle gemäß modifizierten Ausführungsformen der in Bezug auf die 1A beschriebenen Ausführungsformen. Für eine knappe Beschreibung kann eine sich überschneidende Beschreibung von in Bezug auf die 1A zuvor beschriebenen Elementen weggelassen werden kann.
  • In Bezug auf die 1B, kann eine Speicherzellenstruktur 2 eine 3D-Zweifachkreuzungsstellen-Array-Struktur mit sich bei einer Draufsicht teilweise überlappenden ersten Leiterbahn 100 und zweiten Leiterbahn 200 aufweisen, die bei einer vertikalen Sicht voneinander räumlich getrennt sind. Eine Breite W1b der ersten Leiterbahn 100 und eine Breite W2b der zweiten Leiterbahn 200 kann sich zum Beispiel verglichen mit der Breite W1a der ersten Leiterbahn 100 und der Breite W2a der zweiten Leiterbahn 200 von 1A vergrößern, sodass sie größer als die minimale Strukturgröße F ist. In diesem Fall kann sich bei einer Draufsicht wie es in 1B dargestellt ist ein rechter Bereich der ersten Leiterbahn 100 teilweise mit einem linken Bereich der zweiten Leiterbahn 200 überlappen.
  • Gemäß den vorliegenden Ausführungsformen der 1B, wie bei den Ausführungsformen von 1A, können die ersten und zweiten Leiterbahnen 100 und 200 vergrößerte Querschnittsflächen und niedrigere Widerstände aufweisen. Die dritte Leiterbahn 500 kann eine Breite W3b aufweisen, die größer als die minimale Strukturgröße F ist, und daher kann der Widerstand der dritten Leiterbahn 500 im Vergleich zu den Ausführungsformen der 1A verkleinert sein. Bei weiteren Ausführungsformen kann die Breite W3b der dritten Leiterbahn 500 im Wesentlichen dieselbe wie die minimale Strukturgröße F sein. Die ersten und zweiten unteren Elektroden 151 und 152 können abwechselnd in einem Abstand Lb angeordnet sein, der im Wesentlichen gleich oder kleiner oder größer als die minimale Strukturgröße F ist. Die ersten und zweiten Auswahl-Vorrichtungen 161 und 162 können abwechselnd mit einem Abstand Sb angeordnet sein, der im Wesentlichen gleich oder kleiner oder größer als die minimale Strukturgröße F ist. Bei den vorliegenden Ausführungsformen können die Abstände derart angeordnet sein, dass sie das Verhältnis von La = Lb = Sa = Sb erfüllen.
  • Die 1C ist eine perspektivische Ansicht einer Speicherzelle gemäß modifizierten Ausführungsformen von in Bezug auf die 1A dargestellten Ausführungsformen. Für eine knappe Beschreibung können sich überschneidende Beschreibungen von Elementen, die zuvor in Bezug auf die 1A beschrieben wurden, weggelassen werden.
  • In Bezug auf die 1C kann eine Speicherzellen-Struktur 3 eine erste Speicherzelle 3a und eine zweite Speicherzelle 3b aufweisen, die an Kreuzungsstellen der ersten und zweiten Leiterbahnen 100 und 200 und der dritten Leiterbahn 500 bereitgestellt werden.
  • Es können Daten-Speicherschichten 301 und 302 entlang der Ausbreitungsrichtung der dritten Leiterbahn 500 bestehen, die räumlich voneinander getrennt in der X-Richtung angeordnet sind. Die Daten-Speicherschichten 301 und 302 können zum Beispiel eine erste Daten-Speicherschicht 301 aufweisen, die an einer Kreuzungsstelle der ersten Leiterbahn 100 und der dritten Leiterbahn 500 bereitgestellt wird und eine zweite Daten-Speicherschicht 302 aufweisen, die an einer Kreuzungsstelle der zweiten Leiterbahn 200 und die dritte Leiterbahn 500 bereitgestellt wird. Die erste Daten-Speicherschicht 301 kann linienförmig entlang der Ausbreitungsrichtung der ersten Leiterbahn 100 ausgebildet sein oder wie eine Insel ähnlich der ersten Auswahl-Vorrichtung 161 ausgebildet sein. Die zweite Daten-Speicherschicht 302 kann linienartig entlang der Ausbreitungsrichtung der zweiten Leiterbahn 200 ausgebildet sein oder wie eine Insel ähnlich der zweiten Auswahl-Vorrichtung 162 ausgebildet sein.
  • Eine Breite W1c der ersten Leiterbahn 100 und einer Breite W2c der zweiten Leiterbahn 200 kann im Wesentlichen gleich oder größer als die minimale Strukturgröße F sein. Die ersten und zweiten Leiterbahnen 100 und 200 können jeweils zum Beispiel die Breiten W1c und W2c aufweisen, die im Wesentlichen gleich der minimalen Strukturgröße F sind und vertikal voneinander räumlich getrennt sind und horizontal nebeneinander oder räumlich getrennt voneinander angeordnet sein so wie die in Bezug auf die 1A dargestellten Ausführungsformen. Bei weiteren den Ausführungsformen der 1B ähnlichen Ausführungsformen können die ersten und zweiten Leiterbahnen 100 und 200 jeweils die Breiten W1c und W2c aufweisen, die größer als die minimale Strukturgröße F sind, während die ersten und zweiten Leiterbahnen 100 und 200 bei der Draufsicht sich teilweise gegenseitig überlappen können und in vertikaler Sicht räumlich voneinander getrennt sein können. Die Breite W3c der dritten Leiterbahn 500 kann im Wesentlichen gleich oder größer als die minimale Strukturgröße F sein.
  • Die 2A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee. Die 2B ist eine Draufsicht von 2A und 2C ist ein Ersatzschaltbild der 2A. Die 2D ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß modifizierten Ausführungsformen der in Bezug auf die 2A beschriebenen Ausführungsformen.
  • In Bezug auf die 2A kann eine Halbleiter-Speichervorrichtung 10 ein 3D-Zweifachkreuzungsstellen-Array aufweisen, das derart konfiguriert ist, dass es die in 1A dargestellte Speicherzellen-Struktur 1 aufweist. Die Halbleiter-Speichervorrichtung 10 kann zum Beispiel eine Mehrzahl der ersten Leiterbahnen 100, eine Mehrzahl der zweiten Leiterbahnen 200 und eine Mehrzahl der dritten Leiterbahnen 500 aufweisen. Die ersten und zweiten Leiterbahnen 100 und 200 können sich entlang der Y-Richtung erstrecken, so dass sie parallel zueinander verlaufen und die dritten Leiterbahnen 500 können sich entlang der X-Richtung erstrecken, um die ersten und zweiten Leiterbahnen 100 und 200 zu kreuzen. Folglich kann die Halbleiter-Speichervorrichtung 10 eine Mehrzahl von Kreuzungsstellen der ersten und zweiten Leiterbahnen 100 und 200 und der dritten Leiterbahnen 500 aufweisen. Die ersten Leiterbahnen 100 können auf einer ersten Ebene angeordnet sein, um zueinander koplanar zu sein, die zweiten Leiterbahnen 200 können auf einer zweiten Ebene angeordnet sein, um auf einer höheren Ebene als die erste Ebene koplanar zueinander zu sein und die dritten Leiterbahnen 500 können in einer dritten Ebene angeordnet sein, um auf einer höheren Ebene als die zweite Ebene koplanar zueinander zu sein.
  • Die ersten Speicherzellen 1a können an Kreuzungsstellen der ersten Leiterbahnen 100 mit den dritten Leiterbahnen 500 vorgesehen sein und die zweiten Speicherzellen 1b können an Kreuzungsstellen der zweiten Leiterbahnen 200 mit dem dritten Leiterbahnen 500 vorgesehen sein. Obwohl es nicht in der 2A dargestellt ist, können die ersten Leiterbahnen 100 auf einem Halbleiter-Substrat 90 aufgebracht sein und eine Isolationsschicht 92 kann zwischen den ersten Leiterbahnen 100 und dem Halbleiter-Substrat 90 angeordnet sein so wie es in der 8A dargestellt ist.
  • Die ersten Leiterbahnen 100 können derart ausgebildet sein, dass sie die im Wesentlichen gleich der minimalen Strukturgröße F Breite W1a aufweisen. Die ersten Leiterbahnen 100 können in X-Richtung in einem Abstand von P1a von 2F angeordnet sein und ein Abstand der zueinander benachbarten ersten Leiterbahnen 100 kann der minimalen Strukturgröße F entsprechen. Die zweiten Leiterbahnen 200 können derart ausgebildet sein, dass sie die Breite W2a aufweisen, die im Wesentlichen der minimalen Strukturgröße F entspricht, und können in der X-Richtung in einem Abstand von P2a von 2F angeordnet sein. Ein Abstand zweier benachbarter Leiterbahnen 200 kann gleich der minimalen Strukturgröße F sein. Die zweiten Leiterbahnen 200 können vertikal auf einer höheren Ebene als die ersten Leiterbahnen 100 angeordnet sein und horizontal zwischen den ersten Leiterbahnen 100 angeordnet sein. Dies ermöglicht es, die ersten und zweiten Leiterbahnen 100 und 200 abwechselnd ohne einen in X-Richtung vorhandenen Raum zwischen den Leiterbahnen 100 und 200 anzuordnen. Die dritten Leiterbahnen 500 können derart ausgebildet sein, dass sie eine Breite W3a im Wesentlichen gleich der minimalen Strukturgröße F aufweisen. Die dritten Leiterbahnen 500 können in der Y-Richtung in einem Abstand von W3a von 2F angeordnet sein und ein Abstand der benachbarten dritten Leiterbahnen 500 kann der minimalen Strukturgröße F entsprechen. Bei einigen Ausführungsformen können die Daten-Speicherschichten 300 und die oberen Elektroden 400 derart konfiguriert sein, dass sie die gleiche Form und Anordnung wie die dritten Leiterbahnen 500 aufweisen.
  • Wie in 2B dargestellt ist, können die ersten Leiterbahnen 100 elektrisch mit einer ersten Treiberschaltung 101 verbunden sein und die zweiten Leiterbahnen 200 können elektrisch mit einer zweiten Treiberschaltung 201 verbunden sein. Die ersten und zweiten Treiberschaltungen 101 und 201 können voneinander räumlich getrennt angeordnet sein; Die ersten und zweiten Treiberschaltungen 101 und 201 können zum Beispiel derart angeordnet sein, dass sie an beiden Seiten des Speicherzellen-Arrays 1 einander zugewandt sind. Bei einigen Ausführungsformen können die erste Treiberschaltung 101 und die zweite Treiberschaltung 201 auf dem Halbleiter-Substrat integriert sein.
  • In dem Fall, dass die zweiten Leiterbahnen 200 auf der gleichen Ebene wie die ersten Leiterbahnen 100 angeordnet sind, kann es nötig sein, dass die ersten und zweiten Leiterbahnen 100 und 200 horizontal durch die minimale Strukturgröße F voneinander räumlich getrennt werden. In diesem Fall kann eine in Anspruch genommene Fläche einer Einheits-Speicherzelle 4F2 sein. Im Gegensatz dazu kann gemäß der vorliegenden Ausführungsformen kein Raum zwischen den ersten und zweiten Leiterbahnen 100 und 200 vorhanden sein, und somit wird die in Anspruch genommene Fläche 95 einer Einheits-Speicherzelle 2F2 sein, so wie es in der 2B dargestellt ist. Mit anderen Worten, können die ersten und zweiten Leiterbahnen 100 und 200 abwechselnd auf zwei vertikalen Ebenen angeordnet sein und somit können die ersten und zweiten Leiterbahnen 100 und 200 auf einer kleineren Fläche gebildet werden, zum Beispiel, auf einer um die Hälfte verringerten in Bezug auf den Fall, dass die ersten und zweiten Leiterbahnen 100 und 200 auf der gleichen Ebene angeordnet sind. Dies ermöglicht eine Erhöhung einer Speicherzellendichte.
  • Mit Rückbezug auf die 2A kann eine Mehrzahl der ersten unteren Elektroden 151 derart ausgebildet sein, dass sie sich linieförmig entlang der Ausbreitungsrichtung der ersten Leiterbahnen 100 (oder der Y-Richtung) erstrecken. In ähnlicher Weise kann eine Mehrzahl der zweiten unteren Elektroden 152 ausgebildet sein, die sich entlang einer linienförmigen Ausbreitungsrichtung der zweiten Leiterbahnen 200 (oder der Y-Richtung) erstrecken. Die ersten und zweiten unteren Elektroden 151 und 152 können unter Verwendung des gleichen (und einzigen) Verfahrens gebildet werden; zum Beispiel kann, wie in den 8B bis 8D dargestellt ist, die Anordnung der ersten und zweiten unteren Elektroden 151 und 152 das Bilden eines Grabens 111 mit einer Breite Ta, die im Wesentlichen identisch zu der minimalen Strukturgröße F ist, das Aufbringen einer Schicht in den Graben 111 und danach das Strukturieren der leitfähigen Schicht aufweisen. In diesem Fall können die ersten und zweiten unteren Elektroden 151 und 152 abwechselnd in einem Abstand La angeordnet sein, die kleiner als die minimale Strukturgröße F ist. Bei weiteren Ausführungsformen können die ersten und zweiten unteren Elektroden 151 und 152, in dem Fall, dass der Graben 111 derart ausgebildet ist, dass er die Breite Ta größer als die minimale Strukturgröße F aufweist, abwechselnd in dem Abstand La angeordnet sein, der im Wesentlichen gleich oder größer als die minimale Strukturgröße F ist. Seitenwandabstandshalter 202 können auf beiden Seitenwänden der jeweiligen zweiten Leiterbahnen 200 angeordnet sein. Eine Dummy-Elektrode 153 kann zwischen der ersten unteren Elektrode 151 und den Seitenwandabstandshalter 202 angeordnet werden. Die Dummy-Elektrode 153 kann sich linienförmig entlang der Y-Richtung erstrecken. Jeder der Dummy-Elektroden 153 kann mit der entsprechenden der ersten Leiterbahnen 100 verbunden sein und sich vertikal in Richtung der zweiten Leiterbahnen 200 erstrecken. Die Seitenwandabstandshalter 202 können verhindern, dass zwischen den ersten und zweiten Leiterbahnen 100 und 200 ein Kurzschluss erzeugt wird. Die Dummy-Elektroden 153 können unter Verwendung des Gestaltungsvorgangs der ersten und der zweiten unteren Elektroden 151 und 152 gebildet werden. Dies wird in weiterem Detail in Bezug auf die 8A bis 8E beschrieben.
  • Bei weiteren Ausführungsformen wie sie in 2D dargestellt sind, kann jede der ersten unteren Elektroden 151 eine Inselform aufweisen, die durch die entsprechenden Kreuzungsstellen der ersten und dritten Leiterbahnen 100 und 500 beschränkt ist. In ähnlicher Weise kann jede der zweiten unteren Elektroden 152 eine Inselform aufweisen, die durch die entsprechenden Kreuzungsstellen der zweiten und dritten Leiterbahnen 200 und 500 beschränkt ist. Jede der Dummy-Elektroden 153 kann eine Inselform aufweisen, die durch die entsprechende der Kreuzungsstellen der ersten und dritten Leiterbahnen 100 und 500 beschränkt ist. Eine Halbleiter-Speichervorrichtung 11 aus 2D kann derart konfiguriert sein, dass sie die gleichen technischen Eigenschaften wie die Halbleiter-Speichervorrichtung 10 aus 2A aufweist.
  • Mit Rückbezug auf 2A kann die Halbleiter-Speichervorrichtung 10 gemäß einem Material der Daten-Speicherschicht 300 klassifiziert werden. Zum Beispiel kann in dem Fall, in dem die Daten-Speicherschicht 300 ein phasenveränderliches Material aufweist (zum Beispiel Ge-Sb-Te oder Ge-Te), die Halbleiter-Speichervorrichtung 10 als eine PRAM-Vorrichtung klassifiziert werden. Alternativ kann in dem Fall, in dem die Daten-Speicherschicht 300 ein Übergangsmetalloxid (zum Beispiel TiOx oder HfOx) aufweist, kann die Halbleiter-Speichervorrichtung 10 als eine RRAM-Vorrichtung klassifiziert werden. Anders kann in dem Fall, in dem die Daten-Speicherschicht 300 ein magnetische Materialien aufweist (zum Beispiel CoFe/Cu/CoFe oder NiFe/MgOx/NiFe), kann die Halbleiter-Speichervorrichtung 10 als eine MRAM-Vorrichtung klassizziert werden.
  • In Bezug auf die 2C in Verbindung mit der 2A können die ersten Leiterbahnen 100 auf der ersten Ebene aufgebrachten Wort-Leitungen W10, W11 und W12 entsprechen, können die zweiten Leiterbahnen 200 den Wort-Leitungen W20, W21 und W22 auf der zweiten Ebene entsprechen und die dritten Leiterbahnen 500 können den auf der dritten Ebene angeordneten Bit-Leitungen BL0 und BL1 entsprechen.
  • Bei Betrieb ist eine der Bit-Leitungen (zum Beispiel BL0) an eine Spannung Vw angeschlossen, die ausreichend ist, um ausreichend elektrischen Strom zu erzeugen, um einen Widerstandszustand der Daten-Speicherschicht 300 zu wechseln und die andere der Bit-Leitungen (zum Beispiel BL1) ist an eine Spannung Vw/2 angeschlossen. Eine der Wort-Leitungen (zum Beispiel W22) ist mit einer Masse von 0 V verbunden, und die anderen der Wort-Leitungen (zum Beispiel W10–W21) sind an die Spannung Vw/2 angeschlossen. In diesem Fall, da eine Spannungsdifferenz von Vw zwischen den beiden Enden einer sich an der Kreuzungsstelle der Wort-Leitung W22 und der Bit-Leitung BL0 befindenden Speicherzelle M erzeugt wird, kann die Speicherzelle M zwischen den hohen und niedrigen Widerstandszuständen umgeschaltet werden. Diese kann dazu verwendet werden, um eine in der Speicherzelle M gespeicherte Datenmenge zu verändern. Im Gegensatz dazu können die verbleibenden Speicherzellen mit Ausnahme der Speicherzelle M eine Spannungsdifferenz von Vw/2 oder 0 aufweisen, die zu gering ist, um den Widerstandzustand zu wechseln und somit kann ein unbeabsichtigter Schreibvorgang verhindert werden.
  • Bei einigen Ausführungsformen kann die Halbleiter-Speichervorrichtung 10 ohne eine zusätzliche Auswahl-Vorrichtung bereitgestellt sein. Trotz alledem, kann auf jede Speicherzelle unter Verwendung der Gleichrichterfunktion von Kreuzungsstellen selektiv zugegriffen werden, die zwischen den ersten und zweiten unteren Elektroden 151 und 152 und der Daten-Speicherschicht 300 gebildet werden können. Genauer gesagt kann im Falle, dass ein erster durch die Speicherzelle M fließender elektrischer Strom Ia zum Auslesen von in der Speicherzelle M gespeicherten Daten gemessen wird, kann die Messung von Ia aufgrund der Anwesenheit eines zweiten durch nicht ausgewählten Speicherzellen fließenden elektrischen Stroms Ib gestört werden, der zum Beispiel an Kreuzungsstellen der Wort-Leitung W22 und der Bit-Leitungen BL1 und/oder der Wort-Leitung W12 und den Bit-Leiterungen BL0 und BL1 bereitgestellt wird. Jedoch können gemäß den vorliegenden Ausführungsformen die Gleichrichterfunktion der Verbindungen, die zwischen den ersten und zweiten unteren Elektroden 151 und 152 und der Daten-Speicherschicht 300 ausgebildet sind, den zweiten elektrischen Strom Ib von der Messung von Ia ausschließen. Dies ermöglicht es, einen während des Betriebs auftretenden Auslese-Fehler zu verhindern.
  • Die 3A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee. Die 3B ist eine Draufsicht von 3A und die 3C ist ein Ersatzschaltbild von 3A. Die 3D ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß modifizierten Ausführungsformen der in Bezug auf die 3A beschriebenen Ausführungsformen.
  • In Bezug auf die 3A kann eine Halbleiter-Speichervorrichtung 12 derart konfiguriert sein, dass sie die im Wesentlichen gleichen technischen Eigenschaften wie die Halbleiter-Speichervorrichtung 10 aus 2A aufweist. Die Halbleiter-Speichervorrichtung 12 kann zum Beispiel ein 3D-Zweifachkreuzungsstellen-Array aufweisen, das derart konfiguriert ist, dass es die in 1A dargestellte Speicherzellen-Struktur 1 aufweist. Bei einigen Ausführungsformen können die ersten und zweiten Leiterbahnen 100 und 200 vertikal räumlich voneinander getrennt und horizontal nebeneinander angeordnet oder voneinander räumlich getrennt sein und die dritten Leiterbahnen 500 können derart angeordnet sein, dass sie die ersten und zweiten Leiterbahnen 100 und 200 kreuzen und eine Mehrzahl von Kreuzungsstellen festlegen, an denen die ersten und zweiten Speicherzellen 1a und 1b angeordnet werden können. Wie in der 3B dargestellt können die ersten Leiterbahnen 100 elektrisch mit der ersten Treiberschaltung 101 verbunden sein und die zweiten Leiterbahnen 200 können elektrisch mit der zweiten Treiberschaltung 201 verbunden sein.
  • Die Halbleiter-Speichervorrichtung 12 kann ferner eine Mehrzahl von ersten Auswahl-Vorrichtungen 161 zwischen den ersten unteren Elektroden 151 und den Daten-Speicherschichten 300 und eine Mehrzahl von zweiten Auswahl-Vorrichtungen 162 zwischen der zweiten unteren Elektroden 152 und den Daten-Speicherschichten 300 angeordnet sein. Jede der ersten Auswahl-Vorrichtungen 161 kann eine Inselform aufweisen, die durch die Kreuzungsstelle der ersten und dritten Leiterbahnen 100 und 500 beschränkt ist. In ähnlicher Weise kann jede der zweiten Auswahl-Vorrichtungen 162 eine Inselform aufweisen, die durch die Kreuzungsstelle der zweiten und dritten Leiterbahnen 200 und 500 (siehe 3A) beschränkt ist.
  • Bei einigen Ausführungsformen können die ersten und zweiten Auswahl-Vorrichtungen 161 und 162 nebeneinander unter Verwendung des gleichen Arbeitsgangs gebildet werden, zum Beispiel wie es in Bezug auf die 9A bis 9C beschrieben ist. Die ersten und zweiten Auswahl-Vorrichtungen 161 und 162 können abwechselnd in einem Abstand Sa angeordnet sein, der im Wesentlichen gleich oder größer oder kleiner als die minimale Strukturgröße F ist. Die ersten und zweiten Auswahl-Vorrichtungen 161 und 162 kann optional vorgesehen sein, um einen unidirektionalen Strompfad zwischen den ersten und zweiten unteren Elektroden 151 und 152 und die Daten-Speicherschicht 300 zu realisieren.
  • Eine Mehrzahl der ersten Auswahl-Vorrichtungen 161 kann an jeder der ersten unteren Elektroden 151 angeordnet sein und deren Anzahl kann der Anzahl der dritten Leiterbahnen 500 entsprechen, die eine der ersten Leiterbahnen 100 kreuzen. In ähnlicher Weise kann eine Mehrzahl der zweiten Auswahl-Vorrichtungen 162 auf jeder der zweiten unteren Elektroden 152 angeordnet werden und deren Anzahl kann der Anzahl der dritten Leiterbahnen 500 entsprechen, die eine der zweiten Leiterbahnen 200 kreuzen.
  • Bei weiteren Ausführungsformen kann wie in 3D dargestellt jede der ersten unteren Elektroden 151 eine Inselform aufweisen, die durch die entsprechenden Kreuzungsstellen der ersten Leiterbahnen 100 und den dritten Leiterbahnen 500 beschränkt ist und jede der zweiten unteren Elektroden 152 kann eine Inselform aufweisen, die innerhalb der entsprechenden Kreuzungsstellen der zweiten Leiterbahnen 200 und den dritten Leiterbahnen 500 begrenzt ist. Jeder der Dummy-Elektroden 153 kann eine Inselform aufweisen, die durch die entsprechenden der Kreuzungsstellen der ersten und dritten Leiterbahnen 100 und 500 beschränkt ist. Eine Halbleiter-Speichervorrichtung 13 der 3D kann derart konfiguriert sein, dass sie die gleichen technischen Eigenschaften wie die Halbleiter-Speichervorrichtung 12 aus 3A aufweist.
  • In Bezug auf die 3C und 3A können die ersten Leiterbahnen 100 den Wort-Leitungen W10, W11 und W12 entsprechen, die zweiten Leiterbahnen 200 den Wort-Leitungen W20, W21 und W22 entsprechen und die dritten Leiterbahnen 500 können den Bit-Leitungen BL0 und BL1 entsprechen. Darüber hinaus können die in 3C dargestellten Elemente S1 und S2 jeweils den ersten Auswahl-Vorrichtungen 161 und den zweiten Auswahleinrichtungen 162 entsprechen. Die Halbleiter-Speichervorrichtung 12 kann in der gleichen Art und Weise wie mit Bezug auf die 2C beschrieben auslesen oder beschrieben werden. Selbst in dem Fall, dass die ersten und zweiten unteren Elektroden 151 und 152 und die Daten-Speicherschicht 300 keine Verbindungen mit einer Gleichrichterfunktion auf Grund des Vorhandenseins der Elemente S1 und S2 bilden, können durch die Speicherzellen fließende elektrische Ströme gemäß einer angelegten Potentialdifferenz unidirektional oder nichtlineare sein. Dies ermöglicht es, eindeutig eine der Speicherzellen während eines Schreibe- oder Lese-Vorgangs auszuwählen.
  • Die 4A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß noch weiteren Ausführungsformen der erfinderischen Idee. Die 4B ist eine Draufsicht der 4A und 4C ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß modifizierten Ausführungsformen der in Bezug auf die 4A dargestellten Ausführungsformen. Für eine präzise Beschreibung kann eine sich wiederholende Beschreibung von zuvor bereits in Bezug auf die 2A bis 2D beschriebenen Elementen weggelassen werden.
  • In Bezug auf die 4A kann eine Halbleiter-Speichervorrichtung 20 das 3D-Zweifachkreuzungsstellen-Array aufweisen, das derart konfiguriert ist, dass es die in 1B dargestellte Speicherzellen-Struktur 2 aufweist. Ähnlich wie bei 2A kann die Halbleiter-Speichervorrichtung 20 die ersten und zweiten Leiterbahnen 100 und 200 aufweisen, die sich entlang der Y-Richtung erstrecken und auf verschiedenen Ebenen angeordnet sind und die dritten Leiterbahnen 500 aufweisen, die sich entlang der X-Richtung erstrecken. Mit anderen Worten können die ersten und zweiten Leiterbahnen 100 und 200 derart angeordnet sein, dass sie die dritten Leiterbahnen 500 kreuzen, wodurch sie eine Mehrzahl von Kreuzungsstellen bilden. Eine Mehrzahl der ersten und zweiten Speicherzellen 2a und 2b kann an den Kreuzungsstellen angeordnet sein. Die ersten Leiterbahnen 100 können wie in der 4B dargestellt elektrisch mit der ersten Treiberschaltung 101 verbunden sein und die zweiten Leiterbahnen 200 können elektrisch mit der zweiten Treiberschaltung 201 verbunden sein. Die Halbleiter-Speichervorrichtung 20 kann derart konfiguriert sein, dass sie das gleiche Ersatzschaltbild wie in 2C dargestellt aufweist.
  • Die ersten Leiterbahnen 100 können derart ausgebildet sein, dass sie die Breite W1b größer als die minimale Strukturgröße F aufweisen und in der X-Richtung in einem im Wesentlichen mit 2F identischen Abstand P1b angeordnet sind. Die zweiten Leiterbahnen 200 können derart ausgebildet sein, dass sie die Breite W2b größer als die minimale Strukturgröße F aufweisen und in der X-Richtung in einem im Wesentlichen mit 2F identischen Abstand P2b angeordnet sind. Die zweiten Leiterbahnen 200 können vertikal auf einer höheren Ebene als die ersten Leiterbahnen 100 angeordnet sein und sich horizontal in einem Bereich der ersten Leiterbahnen 100 überschneiden. Die ersten und zweiten Leiterbahnen 100 und 200 können sich horizontal überschneiden und abwechselnd in der X-Richtung angeordnet sein. Gemäß den vorliegenden Ausführungsformen ist es möglich, Widerstände der ersten und zweiten Leiterbahnen 100 und 200 zu erniedrigen und den horizontalen Abstand zwischen den ersten und zweiten Leiterbahnen 100 und 200 maximal zu reduzieren.
  • Die Breite W3b der dritten Leiterbahn 500 kann größer als die minimale Strukturgröße F sein. Dies ermöglicht es, den Widerstand der dritten Leiterbahnen 500 zu reduzieren. Bei weiteren Ausführungsformen kann die Breite W3b der dritten Leiterbahnen 500 im Wesentlichen gleich der minimalen Strukturgröße F sein. Die ersten und zweiten unteren Elektroden 151 und 152 können abwechselnd in dem Abstand Lb angeordnet sein, der gleich oder kleiner oder größer als die minimale Strukturgröße F sein kann. Die ersten und zweiten unteren Elektroden 151 und 152 können sich linienförmig entlang der Y-Richtung erstrecken.
  • Die 4C stellt eine in Bezug auf die in der 4A beschriebenen Ausführungsformen modifizierte Halbleiter-Speichervorrichtung 21 dar. Wie in 4C dargestellt kann die erste untere Elektrode 151 eine Inselform aufweisen, die durch eine Kreuzungsstelle der ersten Leiterbahn 100 und der dritten Leiterbahn 500 beschränkt ist und die zweite untere Elektrode 152 kann eine Inselform aufweisen, die durch eine Kreuzungsstelle der zweiten Leiterbahn 200 und der dritten Leiterbahn 500 begrenz ist. Andere Aspekte der Halbleiter-Speichervorrichtung 21 können wie diese der Halbleiter-Speichervorrichtung 20 von 4A konfiguriert sein.
  • Die 5A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß weiteren beispielhaften Ausführungsformen der erfinderischen Idee. Die 5B stellt eine Draufsicht von 5A dar und die 5C ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß modifizierten Ausführungsformen von denen in Bezug auf die 5A beschriebenen Ausführungsformen.
  • In Bezug auf die 5A kann eine Halbleiter-Speichervorrichtung 22 derart konfiguriert sein, dass sie im Wesentlichen gleiche technische Eigenschaften wie die Halbleiter-Speichervorrichtung 20 von 4A aufweist. Die Halbleiter-Speichervorrichtung 22 kann zum Beispiel ein 3D-Zweifachkreuzungsstellen-Array aufweisen, das derart konfiguriert ist, dass es die in 1B dargestellte Speicherzellen-Struktur 2 aufweist. Bei einigen Ausführungsformen können die ersten und zweiten Leiterbahnen 100 und 200, die vertikal räumlich voneinander getrennt angeordnet sein können und sich horizontal überschneiden können, die dritten Leiterbahnen 500 kreuzen, um Kreuzungsstellen festzulegen, an welchen die ersten und zweiten Speicherzellen 2a und 2b angeordnet sind. Die ersten Leiterbahnen 100 können wie in 5B dargestellt elektrisch mit der ersten Treiberschaltung 101 verbunden sein und die zweiten Leiterbahnen 200 können elektrisch mit der zweiten Treiberschaltung 201 verbunden sein. Die Halbleiter-Speichervorrichtung 22 kann derart konfiguriert sein, dass das Ersatzschaltbild des der 3C entspricht.
  • Wenn sie mit dem Halbleiter-Speichervorrichtung 20 verglichen wird, kann die Halbleiter-Speichervorrichtung 22 ferner eine Mehrzahl der ersten zwischen den ersten unteren Elektroden 151 und der Daten-Speicherschicht 300 angeordneten Auswahl-Vorrichtungen 161 aufweisen, um eine Inselform aufzuweisen, und eine Mehrzahl der zweiten zwischen den zweiten unteren Elektroden 152 und der Daten-Speicherschicht 300 angeordneten Auswahl-Vorrichtungen 162 aufweisen, um eine Inselform aufzuweisen. Jede der ersten und zweiten unteren Elektroden 151 und 152 kann eine Linienform oder eine Inselform so wie in 5A dargestellt ist aufweisen. Eine in 5C dargestellte Halbleiter-Speichervorrichtung 23 kann derart konfiguriert sein, dass sie die gleichen technischen Eigenschaften wie die Halbleiter-Speichervorrichtung 22 von 5A aufweist, mit der Ausnahme der Form der unteren Elektroden 151 und 152 (zum Beispiel eine Inselform).
  • Die 6A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß noch weiteren beispielhaften Ausführungsformen der erfinderischen Idee und die 6B und 6C sind perspektivische Ansichten von Halbleiter-Speichervorrichtungen gemäß modifizierten Ausführungsformen von denen in Bezug auf die 6A beschriebenen Ausführungsformen.
  • In Bezug auf die 6A kann eine Halbleiter-Speichervorrichtung 30 das 3D-Zweifachkreuzungsstellen-Array aufweisen, das derart konfiguriert ist, dass es die in 1C dargestellte Speicherzellen-Struktur 3 aufweist. Ähnlich wie bei 2A kann die Halbleiter-Speichervorrichtung 30 von 6A die ersten und zweiten Leiterbahnen 100 und 200 aufweisen, die sich entlang der Y-Richtung auf verschiedenen Ebenen erstrecken und die dritten Leiterbahnen 500 aufweisen, die sich entlang der X-Richtung erstrecken. Mit anderen Worten, die ersten und zweiten Leiterbahnen 100 und 200 können derart angeordnet sein, dass sie die dritten Leiterbahnen 500 kreuzen, wodurch sie eine Mehrzahl von Kreuzungsstellen festlegen. Eine Mehrzahl der ersten und zweiten Speicherzellen 3a und 3b kann an den Kreuzungsstellen angeordnet sein. Die ersten Leiterbahnen 100 können so wie in der 2B dargestellt ist elektrisch mit der ersten Treiberschaltung 101 verbunden sein und die zweiten Leiterbahnen 200 können elektrisch mit der zweiten Treiberschaltung 201 verbunden sein. Die Halbleiter-Speichervorrichtung 30 kann derart konfiguriert sein, dass das Ersatzschaltbild dem der 2C entspricht.
  • Die ersten Daten-Speicherschichten 301 können derart angeordnet sein, dass sie sich linienförmig auf den ebenfalls linienförmigen ersten unteren Elektroden 151 entlang der Y-Richtung erstrecken. Die zweiten Daten-Speicherschichten 302 können derart angeordnet sein, dass sie sich linienförmig entlang der Y-Richtung auf den zweiten ebenso linienförmigen unteren Elektroden 152 erstrecken. Mit anderen Worten können die ersten und zweiten Daten-Speicherschichten 301 und 302 parallel zueinander verlaufen. Die dritten Leiterbahnen 500 können sich entlang der X-Richtung erstrecken, um die ersten und zweiten Daten-Speicherschichten 301 und 302 zu kreuzen. Die oberen Elektroden 400 können zwischen den ersten und zweiten Daten-Speicherschichten 301 und 302 und den dritten Leiterbahnen 500 angeordnet sein, um sich entlang der X-Richtung zu erstrecken.
  • Die ersten Leiterbahnen 100 können derart ausgebildet sein, dass sie die im Wesentlichen der minimalen Strukturgröße F entsprechende Breite W1c ähnlich den Ausführungsformen von 2A aufweisen und können in der X-Richtung in einem im Wesentlichen 2F entsprechenden Abstand P1c angeordnet sein. Die zweiten Leiterbahnen 200 können derart ausgebildet sein, dass sie die im Wesentlichen der minimalen Strukturgröße F entsprechende Breite W2c aufweisen und in der X-Richtung in einem im Wesentlichen 2F entsprechenden Abstand P2c angeordnet sind. Die zweiten Leiterbahnen 200 können auf einer höheren vertikalen Ebene als die erste Leiterbahn 100 angeordnet sein. Bei einigen Ausführungsformen können bei einer Draufsicht die ersten und zweiten Leiterbahnen 100 und 200 abwechselnd nebeneinander oder räumlich voneinander getrennt angeordnet sein.
  • Bei weiteren Ausführungsformen können die ersten Leiterbahnen 100 derart ausgebildet sein, dass sie die Breite W1c größer als die minimale Strukturgröße F ähnlich den Ausführungsformen der 4A aufweisen und in der X-Richtung in einem im Wesentlichen 2F entsprechenden Abstand P1c angeordnet sind. Die zweiten Leiterbahnen 200 können derart ausgebildet sein, dass sie die Breite W2c aufweisen, die größer als die minimale Strukturgröße F ist und in der X-Richtung mit einem im Wesentlichen 2F entsprechenden Abstand P2c angeordnet sind. Die zweiten Leiterbahnen 200 können auf einer höheren vertikalen Ebene als die erste Leiterbahn 100 angeordnet sein und können sich bei einer Draufsicht teilweise mit den ersten Leiterbahnen 100 überschneiden.
  • Die dritten Leiterbahnen 500 können derart ausgebildet sein, dass die Breite W3c aufweisen, die im Wesentlichen gleich oder größer als die minimale Strukturgröße F ist, und können in der Y-Richtung mit einem im Wesentlichen 2F entsprechenden Abstand P3c angeordnet sein. Bei weiteren Ausführungsformen ist wenigstens einer der Abstände P1c, P2c und P3c größer als 2F.
  • Die 6B stellt eine in Bezug auf die in der 6A beschriebenen Ausführungsformen modifizierte Halbleiter-Speichervorrichtung 31 dar. Die ersten Daten-Speicherschichten 301 können so wie in 6B dargestellt ist an Kreuzungsstellen der ersten Leiterbahnen 100 und der dritten Leiterbahnen 500 angeordnet sein und die zweiten Daten-Speicherschichten 302 können an den Kreuzungsstellen der zweiten Leiterbahnen 200 und den dritten Leiterbahnen 500 angeordnet sein. Jede der ersten und zweiten Daten-Speicherschichten 301 und 302 kann als eine Insel ausgebildet sein.
  • Die 6C stellt eine weitere in Bezug auf die in der 6A beschriebenen Ausführungsformen modifizierte Halbleiter-Speichervorrichtung 32 dar. Die Halbleiter-Speichervorrichtung 32 kann so wie in 6C dargestellt ist ferner die ersten Auswahl-Vorrichtungen 161 aufweisen, die zwischen den inselförmigen ersten Daten-Speicherschichten 301 und den linienförmigen ersten unteren Elektroden 151 angeordnet sein können, und die zweiten Auswahl-Vorrichtungen 162 aufweisen, die zwischen den inselförmigen zweiten Daten-Speicherschichten 302 und den linienförmigen zweiten unteren Elektroden 152 angeordnet sein können. Jede der ersten und zweiten Auswahl-Vorrichtungen 161 und 162 kann eine Inselform aufweisen.
  • Mindestens eine der Halbleiter-Speichervorrichtungen 30, 31 und 32 kann ähnlich wie bei den Ausführungsformen der 2D die ersten und zweiten unteren Elektroden 151 und 152 aufweisen, die eine Inselform aufweisen können.
  • Die 7A ist eine perspektivische Ansicht einer Halbleiter-Speichervorrichtung gemäß weiteren beispielhaften Ausführungsformen der erfinderischen Idee und die 7B und 7C stellen perspektivische Ansichten weiterer in Bezug auf die in der 7A beschriebenen Ausführungsformen modifizierter Halbleiter-Speichervorrichtung dar.
  • Eine Halbleiter-Speichervorrichtung 40 kann in Bezug auf die 7A mindestens zwei vertikal geschichtete Halbleiter-Speichervorrichtungen aufweisen. Mindestens eine der Halbleiter-Speichervorrichtungen in der Halbleiter-Speichervorrichtung 40 kann die Halbleiter-Speichervorrichtung 10 von 2A sein, die Halbleiter-Speichervorrichtung 11 von 2D sein, die Halbleiter-Speichervorrichtung 12 von 3A und/oder die Halbleiter-Speichervorrichtung 13 von 3D sein. Folglich können die ersten und zweiten Speicherzellen 1a und 1b vertikal oder dreidimensional in der Halbleiterspeichervorrichtung 40 angeordnet sein. Dies ermöglicht es, eine Integrationsdichte der Halbleiter-Speichervorrichtung 40 zu erhöhen.
  • Eine Halbleiter-Speichervorrichtung 41 kann in Bezug auf die 7B mindestens zwei vertikal geschichtete Halbleiter-Speichervorrichtungen aufweisen. Mindestens eine der Halbleiter-Speichervorrichtungen in der Halbleiter-Speichervorrichtung 41 kann die Halbleiter-Speichervorrichtung von 4A, die Halbleiter-Speichervorrichtung 21 von 4C, die Halbleiter-Speichervorrichtung 22 von 5A, und/oder die Halbleiter-Speichervorrichtung 23 von 5C sein. Folglich können die ersten und zweiten Speicherzellen 2a und 2b vertikal oder dreidimensional in der Halbleiterspeichervorrichtung 41 angeordnet sein. Dies ermöglicht es, eine Integrationsdichte der Halbleiter-Speichervorrichtung 41 zu erhöhen.
  • Eine Halbleiter-Speichervorrichtung 42 kann in Bezug auf 7C mindestens zwei vertikal geschichtete Halbleiter-Speichervorrichtungen aufweisen. Mindestens eine der Halbleiter-Speichervorrichtungen in der Halbleiter-Speichervorrichtung 42 kann die Halbleiter-Speichervorrichtung 30 von 6A, die Halbleiter-Speichervorrichtung 31 von 6B und/oder die Halbleiter-Speichervorrichtung 32 von 6C sein. Folglich können die ersten und zweiten Speicherzellen 3a und 3b vertikal oder dreidimensional in der Halbleiter-Speichervorrichtung 42 angeordnet sein. Dies ermöglicht es, eine Integrationsdichte der Halbleiter-Speichervorrichtung 42 zu erhöhen.
  • Die 8A bis 8E sind Schnittansichten zur Verdeutlichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee.
  • Eine Mehrzahl der ersten Leiterbahnen 100 und eine Mehrzahl der zweiten Leiterbahnen 200 können in Bezug auf 8A auf dem Substrat 90 gebildet werden. Die ersten und zweiten Leiterbahnen 100 und 200 können bei einer vertikalen Ansicht räumlich voneinander getrennt sein und sich bei einer Draufsicht parallel zueinander erstrecken. Die ersten Leiterbahnen 100 können zum Beispiel auf unterschiedlichen vertikalen Ebenen von den zweiten Leiterbahnen 200 angebracht sein und die ersten und zweiten Leiterbahnen 100 und 200 können horizontal in einer alternierenden Weise angeordnet sein. Bei einigen Ausführungsformen können die zweiten Leiterbahnen 200 auf einer höheren Ebene als die ersten Leiterbahnen 100 angeordnet sein. Die Isolationsschicht 92 kann zwischen dem Substrat 90 und den ersten Leiterbahnen 100 gebildet werden, um die ersten Leiterbahnen 100 von dem Substrat 90 elektrisch zu isolieren.
  • Die ersten Leiterbahnen 100 können auf der Isolationsschicht 92 gebildet werden, und eine erste dielektrische Zwischenschicht 112 kann derart ausgebildet sein, dass sie die ersten Leiterbahnen 100 bedecken. Die zweiten Leiterbahnen 200 können auf der ersten dielektrischen Zwischenschicht 112 ausgebildet sein und eine zweite dielektrische Zwischenschicht 114 kann derart ausgebildet sein, dass sie die zweiten Leiterbahnen 200 bedeckt. Bei einigen Ausführungsformen können Seitenwandabstandshalter 202 ausgebildet sein, um beide Seitenwände jeder der zweiten Leiterbahnen 200 zu bedecken. Die ersten und zweiten dielektrischen Zwischenschichten 112 und 114 können derart geformt sein, dass die vertikale Dicke gleich ist oder voneinander verschieden ist.
  • Das Substrat 90 kann ein Halbleiter-Substrat wie zum Beispiel ein Silizium-Wafer sein. Mindestens eine der Isolationsschicht 92 und der ersten und zweiten dielektrischen Zwischenschichten 112 und 114 können durch Aufbringen von mindestens einem Oxid (zum Beispiel SiOx), einem Nitrid (zum Beispiel SiNx, SiONx) oder irgendeiner Kombination davon gebildet werden. Die Bildung der Seitenwand-Abstandshalter 202 kann das Aufbringen eines Isolationsmaterials mit einer in Bezug auf die zweite dielektrische Zwischenschicht 114 aufweisenden Ätzselektivität und danach das Strukturieren des Isolationsmaterials aufweisen. Bei einigen Ausführungsformen kann die zweite dielektrische Zwischenschicht 114 aus einer Oxid-(zum Beispiel SiOx)-Schicht gebildet werden und die Seitenwand-Abstandshalter 202 können aus einer Nitrid-(zum Beispiel SiNx)-Schicht gebildet werden.
  • Die Bildung der ersten und zweiten Leiterbahnen 100 und 200 kann ein Aufbringen mindestens von Materialien wie beispielsweise Ti, W, Si, Cu, Ta, Mo, Ru, Al, Au, Pt, Ag, oder irgendeiner Kombination davon aufweisen und danach das Strukturieren des leitfähigen Material aufweisen. Die ersten Leiterbahnen 100 können derart ausgebildet sein, dass sie die im Wesentlichen der minimalen Strukturgröße F entsprechende Breite W1a aufweisen, die als die minimale Abmessung festgelegt werden kann, die das entsprechende Strukturierungssystem drucken kann, und mit dem im Wesentlichen 2F entsprechenden Abstand P1a angeordnet sind. Die zweiten Leiterbahnen 200 können derart ausgebildet sein, dass sie die im Wesentlichen der minimalen Strukturgröße F entsprechende Breite W2a aufweisen und mit dem im Wesentlichen 2F entsprechenden Abstand P2a angeordnet sind. Das heißt, die Breiten und Abstände sind derart konfiguriert, dass sie das Verhältnis W1a = W2a = F und P1a = P2a = 2F erfüllen.
  • In Bezug auf die 8B können die Gräben 111 derart ausgebildet sein, dass sie Bereiche der ersten und zweiten zueinander benachbarten Leiterbahnen 100 und 200 freilegen. Bei einigen Ausführungsformen kann die Bildung der Gräben 111 das Beschichten und Strukturieren einer Fotolackschicht auf der zweiten dielektrischen Zwischenschicht 114 umfassen, um eine Maske 94 zu erzielen, ein selektives Ätzen der ersten und zweiten dielektrischen Zwischenschichten 112 und 114 unter Verwendung der Maske 94 als eine Ätzmaske, um die Gräben 111 zu bilden, die die Bereiche der ersten und zweiten nebeneinander angeordneten Leiterbahnen 100 und 200 freilegen.
  • Jeder der Gräben 111 kann derart ausgebildet sein, dass er die Breite Ta aufweist, die im Wesentlichen gleich oder größer als die minimale Strukturgröße F ist, und sich entlang der Ausbreitungsrichtung der ersten oder zweiten Leiterbahnen 100 und 200 erstreckt. Jeder der Gräben 111 kann sich bei der Draufsicht teilweise mit den benachbarten ersten und zweiten Leiterbahnen 100 und 200 überschneiden. Bei einigen Ausführungsformen kann die erste Leiterbahn 100 im Wesentlichen der zweiten Leiterbahn 200 in Bezug auf die Fläche entsprechen, die vom Graben 111 überlappt wird. Der Graben 111 kann die erste Leiterbahn 100 zum Beispiel zu einem Viertel des Abstands P1a oder zur Hälfte der Breite W1a der ersten Leiterbahn 100 überschneiden und die zweite Leiterbahn 200 zu einem Viertel des Abstands P2a oder zur Hälfte der Breite W2a der zweiten Leiterbahn 200 überschneiden.
  • Eine leitfähige Materialschicht 150 kann in Bezug auf die 8C gleichmäßig auf der resultierenden Struktur mit den Gräben 111 ausgebildet sein. Die leitfähige Materialschicht 150 kann in direktem Kontakt mit den Bereichen der durch die Gräben 111 freigelegten ersten und zweiten Leiterbahnen 100 und 200 stehen. Die leitfähige Materialschicht 150 kann aus einem Material mit einer geringen Reaktivität in Bezug auf die Daten-Speicherschicht 300 gebildet sein, um nachfolgend gebildet zu werden. Die leitfähige Materialschicht 150 kann zum Beispiel durch Aufbringen von mindestens einem der Edelmetalle (zum Beispiel Pt, Ir, Ru), TiN, TiAlN, TaN, WN, MoN, NbN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiW, TiAl, TiON, TiAlON, WON, TaON, Al, W oder irgendeiner Kombination davon gebildet sein.
  • Die ersten und zweiten unteren Elektroden 151 und 152 können in Bezug auf die 8D auf Seitenwänden der Gräben 111 ausgebildet sein. Die ersten und zweiten unteren Elektroden 151 und 152 können jeweils mit den ersten und zweiten Leiterbahnen 100 und 200 verbunden sein. Die ersten und zweiten unteren Elektroden 151 und 152 können durch ein anisotropes Ätzverfahren der leitfähigen Materialschicht 150 gebildet werden. Bei einigen Ausführungsformen können die ersten und zweiten unteren Elektroden 151 und 152 unter Verwendung des gleichen Arbeitsgangs gebildet werden. Die ersten und zweiten unteren Elektroden 151 und 152 können sich jeweils linienförmig entlang der ersten und zweiten Leiterbahnen 100 und 200 erstrecken. Auch die ersten und zweiten unteren Elektroden 151 und 152 könne derart ausgebildet sein, dass sie eine Breite kleiner als die minimale Strukturgröße F aufweisen. Die Breiten der ersten und zweiten unteren Elektroden 151 und 152 können im Wesentlichen durch eine Ablagerungsdicke der leitfähigen Materialschicht 150 bestimmt werden. Die ersten und zweiten unteren Elektroden 151 und 152 sind innerhalb des Grabens 111 mit der Breite Ta, die im Wesentlichen gleich oder größer als die minimale Strukturgröße F ist, angeordnet. Daher kann ein Abstand zwischen der ersten und zweiten unteren Elektroden 151 und 152 kleiner als die minimalen Strukturgröße F sein, wenn die ersten und zweiten unteren Elektroden 151 und 152 innerhalb des Grabens 111 mit der Breite F angeordnet sind und der Abstand zwischen den ersten und zweiten unteren Elektroden 151 und 152 kann gleich oder größer als die minimale Strukturgröße F sind, wenn die ersten und zweiten unteren Elektroden 151 und 152 innerhalb des Grabens 111 die Breite größer als die minimale Strukturgröße F aufweisen. Bei einigen Ausführungsformen kann in mindestens einem der Gräben 111 die Dummy-Elektrode 153 sein, die ein Rest nach dem anisotropen Ätzverfahren sein kann. Die Dummy-Elektrode 153 kann in direktem Kontakt mit der ersten Leiterbahn 100 sein und sich vertikal in Richtung der zweiten Leiterbahn 200 erstrecken. Gemäß den vorliegenden Ausführungsformen kann der Seitenwand-Abstandshalter 202 zwischen der Dummy-Elektrode 153 und der zweiten Leiterbahn 200 gebildet sein, um einen Kontakt zwischen ihnen zu vermeiden. Mit anderen Worten, aufgrund des Vorhandenseins des Seitenwand-Abstandshalters 202 ist es möglich, zwischen der ersten Leiterbahn 100 und der zweiten Leiterbahn 200 einen Kurzschluss zu verhindern.
  • Eine Isolationsschicht (zum Beispiel SiOx) kann in Bezug auf die 8E derart ausgebildet sein, dass sie die Gräben 111 ausfüllt und danach derart poliert wird, dass sie eine Grenz-Isolationsschicht 117 bildet. Infolge des Polierens kann eine Oberfläche der Grenz-Isolationsschichten 117 auf der gleichen Ebene wie die der zweiten dielektrischen Zwischenschicht 114 angeordnet sein. Danach können die Daten-Speicherschicht 300, die obere Elektrode 400 und die dritte Leiterbahn 500 auf den Grenz-Isolationsschichten 117 und auf der zweiten dielektrischen Zwischenschicht 114 gebildet werden. Die Daten-Speicherschicht 300, die obere Elektrode 400 und die dritte Leiterbahn 500 können derart ausgebildet sein, dass sie eine Linienform aufweisen, die die ersten Leiterbahnen 100 überschneiden.
  • Die Bildung der dritten Leiterbahn 500 kann ein Aufbringen mindestens eines von leitfähigen Materialien (zum Beispiel Ti, W, Si, Cu, Ta, Mo, Ru, Al, Au, Pt oder Ag) und ein Strukturieren des leitfähigen Materials aufweisen. Die dritten Leiterbahnen 500 können ähnlich einer Mehrzahl von Linien wie es in der 2A dargestellt ist ausgebildet sein. Bei einigen Ausführungsformen können die dritten Leiterbahnen 500 entlang der Ausbreitungsrichtung der ersten oder zweiten Leiterbahnen 100 oder 200 angeordnet sein, um die ersten Leiterbahnen 100 und/oder die zweiten Leiterbahnen 200 wie in der 2A dargestellt ist zu kreuzen. Die jeweiligen dritten Leiterbahnen 500 können derart ausgebildet sein, dass sie im Wesentlichen die Breite W3a von F und den Abstand P3a von 2F aufweisen.
  • Die Bildung der oberen Elektrode 400 und der Daten-Speicherschicht 300 kann das Aufbringen der entsprechenden Schichten und deren Strukturieren unter Verwendung der linienförmigen dritten Leiterbahnen 500 als Ätzmaske aufweisen. Folglich kann jede der oberen Elektroden 400 und die Daten-Speicherschicht 300 derart ausgebildet sein, dass sie die gleiche Konfiguration und Form wie die dritte Leiterbahn 500 aufweisen. Die obere Elektrode 400 und die Daten-Speicherschicht 300 können zum Beispiel derart ausgebildet sein, dass sie im Wesentlichen eine Breite von F und einen Abstand von 2F aufweisen.
  • Die Daten-Speicherschicht 300 kann ein Material für das RRAM bzw. PRAM aufweisen. Bei einigen Ausführungsformen kann das Material für das RRAM mindestens eines von Metalloxiden oder Metallnitriden (zum Beispiel NiOx TiOx, ZrOX, HfOx, CoOx, FeOx, CuOx, AlOx, NbOx, MgOx, VOx, CrOx, ZnOx, BNx, AlNx, TaOx, WOx, NiOx oder eine Kombination davon) aufweisen. Bei weiteren Ausführungsformen kann das Material für das RRAM mindestens ein Oxid mit Perowskit-Struktur (zum Beispiel PrCaMnO und dotiertem SrTiO) aufweisen. Bei noch weiteren Ausführungsformen kann das Material für das RRAM mindestens eines von Festelektrolyten (zum Beispiel GeTe und GeS) mit Metallionen (zum Beispiel Cu und Ag) mit hohem Diffusionsvermögen aufweisen.
  • Das Material für das PRAM kann mindestens ein phasenveränderliches Material von einer Gruppe aus Te, Se, Ge, Ga, Sb, Bi, Pb, Sn, As, S, Si, P, O und irgendeinem Gemisch davon ausgewählt sein. Das Material für das PRAM kann zum Beispiel mindestens eines der Chalcogenide (wie zum Beispiel Ge-Te, Sb-Te, Ge-Sb, Ga-Sb, In-Sb, In-Se, Ge-Sb-Te, Ge-Bi-Te-, Ga-Se-Te-, Ga-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A-Gruppen-Element-Sb-Te, 6A-Gruppen-Element-Sb-Te, 5A-Gruppen-Element-Sb-Se und 6A-Gruppen-Element-Sb-Se) aufweisen. Bei einigen Ausführungsformen können die Chalcogenide mit Verunreinigungen wie N, O, Si oder irgendeiner beliebigen Kombination davon dotiert sein.
  • Bei weiteren Ausführungsformen kann die Daten-Speicherschicht 300 eine magnetische Struktur für die MRAM-Zelle aufweisen. Bei einigen Ausführungsformen kann die magnetische Struktur für die MRAM-Zelle ferromagnetische Schichten und eine dazwischen angeordnete nicht-magnetische leitfähige Schicht oder ferromagnetische Schichten und eine dazwischen angeordnete nicht-magnetische Isolationsschicht aufweisen. Die ferromagnetische Schicht kann zum Beispiel mindestens eines von CoFe, NiFe, NiFeCo, und CoFeB aufweisen und die nicht-magnetische leitfähige Schicht kann mindestens eines con Cr und Cu aufweisen und die nicht-magnetische Isolationsschicht kann mindestens eines von MgOx und AlOx aufweisen.
  • Die obere Elektrode 400 kann aus einem metallischen Material mit geringer Reaktivität in Bezug auf die Daten-Speicherschicht 300 gebildet sein. Die obere Elektrode 400 kann zum Beispiel aus mindestens einem von einem Edelmetall (zum Beispiel Pt, Ir, Ru), TiN, TiAlN, TaN, WN, MoN, NbN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiW, TiAl, TiON, TiAlON, WoN, TaON, Al, W oder einer Kombination davon aufgebaut sein.
  • Der oben beschriebene Verfahrensprozess kann verwendet werden, um die Halbleiter-Speichervorrichtung 10 von 2A herzustellen, die das Linien-Zweifachkreuzungsstellen-Array mit den linienförmigen ersten und zweiten unteren Elektroden 151 und 152 aufweist. Die anhand der 8A bis 8E beschriebenen Zweifachkreuzungsstellen-Array-Strukturen können vertikal geschichtet sein, um die Stapel-Halbleiter-Speichervorrichtung 40 von 7A zu bilden.
  • Gemäß den vorliegenden Ausführungsformen ist es möglich, die unteren Elektroden 151 und 152, die jeweils mit den sich auf verschiedenen Ebenen angebrachten ersten und zweiten Leiterbahnen 100 und 200 verbunden sind, zu bilden und somit können die beiden Speicherzellen 1a und 1b unter Verwendung des gleichen Arbeitsgangs auf einfache Weise gebildet werden.
  • Bei weiteren Ausführungsformen können die ersten und zweiten unteren Elektroden 151 und 152 durch einen Ätzprozess unter Verwendung der dritten Leiterbahnen 500 als Ätzmaske strukturiert werden. Abhängig von den in diesem Strukturierungsprozess verwendeten Ätzparametern können Bereiche der ersten und zweiten dielektrischen Zwischenschichten 112 und 114 und der Grenz-Isolationsschichten 117, die nicht von den dritten Leiterbahnen 500 bedeckt sind, wahlweise entfernt werden oder nicht. Infolge des Strukturierungsprozesses kann jede der ersten und zweiten unteren Elektroden 151 und 152 derart strukturiert sein, um eine Inselform aufzuweisen und in diesem Fall kann die sich ergebende Struktur wie die Halbleiter-Speichervorrichtung 11 von 2D konfiguriert sein.
  • Die 9A bis 9C sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß weiteren beispielhaften Ausführungsformen der erfinderischen Idee.
  • In Bezug auf die 9A kann das in Bezug auf die 8A bis 8D beschriebenen Verfahren verwendet werden, um die in. vertikaler Schnittansicht abwechselnd auf dem Substrat 90 angeordneten ersten und zweiten Leiterbahnen 100 und 200 zu bilden. Die ersten und zweiten dielektrischen Zwischenschichten 112 und 114 können auf dem Substrat 90 ausgebildet sein, um jeweils die ersten und zweiten Leiterbahnen 100 und 200 zu bedecken und danach strukturiert werden, um die Gräben 111 zu bilden, die Bereiche der zueinander benachbarten ersten und zweiten Leiterbahnen 100 und 200 freilegen. Die ersten und zweiten unteren Elektroden 151 und 152 können in den Gräben 111 ausgebildet sein und die Grenz-Isolationsschichten 117 können derart ausgebildet sein, dass sie die Gräben 111 auffüllen. Die ersten und zweiten unteren Elektroden 151 und 152 können jeweils mit den ersten und zweiten Leiterbahnen 100 und 200 verbunden sein.
  • Die ersten und zweiten unteren Elektroden 151 und 152 können selektiv geätzt werden, um erste und zweite Ausnehmungen 131a und 131b zu bilden, die jeweils die ersten und zweiten unteren Elektroden 151 und 152 zwischen der ersten dielektrischen Zwischenschicht 114 und den Grenz-Isolationsschichten 117 bilden. Die ersten und zweiten Ausnehmungen 131a und 131b können sich jeweils entlang der Ausbreitungsrichtungen der ersten und zweiten Leiterbahnen 100 und 200 erstrecken.
  • Eine erste Auswahl-Vorrichtungsschicht 161a kann in Bezug auf 9B derart ausgebildet sein, dass sie die erste Ausnehmung 131a auffüllt und eine zweite Auswahl-Vorrichtungsschicht 162a kann derart ausgebildet sein, dass sie die zweite Ausnehmung 131b ausfüllt. Bei einigen Ausführungsformen können die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a unter Verwendung des gleichen Arbeitsgangs gleichzeitig gebildet werden. Die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a können aus mindestens einem von ZnOx, MgOx, AlOx, p-Si/n-Si, p-NiOx/n-TiOx und p-CuOx/n-TiOx gebildet werden.
  • Bei einigen Ausführungsformen kann die Bildung der ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a ein Bilden einer Auswahl-Vorrichtungsmaterialschicht (zum Beispiel aus ZnOx, MgOx oder AlOx) bis zu einer ausreichenden Dicke aufweisen, um die ersten und zweiten Ausnehmungen 131a und 131b aufzufüllen, und ein Polieren der Auswahl-Vorrichtungsmaterialschicht aufweisen. In diesem Fall können die erste Auswahl-Vorrichtungsschicht 161a und die zweite Auswahl-Vorrichtungsschicht 162a aus dem gleichen Ein-Material, zum Beispiel die Auswahl-Vorrichtungsmaterialschicht, gebildet sein. Bei weiteren Ausführungsformen kann die Bildung der ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a ein Bilden einer ersten Auswahl-Vorrichtungsmaterialschicht in den ersten und zweiten Ausnehmungen 131a und 131b aufweisen, ein Vertiefen der ersten Auswahl-Vorrichtungsmaterialschicht aufweisen, um Lücken zu definieren, und danach ein Bilden einer zweiter Auswahl-Vorrichtungsmaterialschicht aufweisen, um die Lücken-Bereiche aufzufüllen. In diesem Fall kann jeder der ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a in einer Doppelschichtstruktur gebildet sein. Eine der ersten und zweiten Auswahl-Vorrichtungsmaterialschichten kann mindestens aus einem von p-Si, p-NiOx und p-CuOx gebildet sein und die andere kann mindestens aus einem von n-Si und n-TiOx gebildet sein.
  • Bei einigen Ausführungsformen können die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a wenigstens eine aus einer Silizium-Diode (zum Beispiel p-Si/n-Si), einer Oxid-Diode (zum Beispiel p-NiOx/n-TiOx oder p-CuOx/n-TiOx) und einer Oxidschicht (zum Beispiel ZnOx, MgOx oder AlOx) aufweisen.
  • Die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a können linienförmig geformt sein, um sich entlang der jeweils ersten und zweiten unteren Elektroden 151 und 152 zu erstrecken. Auch können die erste und die zweite Auswahl-Vorrichtungsschichten 161a und 162a derart ausgebildet sein, dass sie eine Breite kleiner als die minimale Strukturgröße F aufweisen. Die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a können abwechselnd mit dem Abstand Sa angeordnet sein, der gleich oder kleiner oder größer als die minimale Strukturgröße F sein kann.
  • In Bezug auf die 9C kann das anhand der 8E beschriebene Verfahren verwendet werden, um die Daten-Speicherschichten 300, die oberen Elektroden 400 und die dritten Leiterbahnen 500 auf den Grenz-Isolationsschichten 117 und der zweiten dielektrischen Zwischenschicht 114 zu bilden. Die Daten-Speicherschichten 300, die oberen Elektroden 400 und die dritten Leiterbahnen 500 können derart ausgebildet sein, dass sie die Ausbreitungsrichtung der ersten Leiterbahnen 100 kreuzen. Die ersten und die zweiten Auswahl-Vorrichtungsschichten 161a und 162a können derart strukturiert sein, dass sie die inselförmigen ersten und zweiten Auswahl-Vorrichtungen 161 und 162 so wie in der 3A dargestellt ist bilden. Dieses Strukturierungsverfahren kann unter Verwendung der linienförmigen dritten Leiterbahnen 500 als Ätzmaske durchgeführt werden. Die resultierende Struktur kann wie die Halbleiter-Speichervorrichtung 12 aus der 3A mit den linienförmigen ersten und zweiten unteren Elektroden 151 und 152 und den inselförmigen ersten und zweiten Auswahl-Vorrichtungen 161 und 162 konfiguriert sein. Abhängig von dem in diesem Strukturierungsprozess verwendeten Ätzprozess können Bereiche der zweiten dielektrischen Zwischenschicht 114 und der Grenz-Isolationsschicht 117, die nicht von den dritten Leiterbahnen 500 abgedeckt sind, selektiv entfernt werden oder nicht.
  • Bei weiteren Ausführungsformen kann der Strukturierungsprozess, der die linienförmigen dritten Leiterbahnen 500 als Ätzmaske verwendet, durchgeführt werden, um ferner die linienförmigen ersten und zweiten unteren Elektroden 151 und 152 zu ätzen. Die resultierende Struktur kann wie die Halbleiter-Speichervorrichtung 13 der 13D mit den inselförmigen ersten und zweiten unteren Elektroden 151 und 152 konfiguriert werden. Abhängig von den in diesem Strukturierungsprozess verwendeten Ätzparametern können Bereiche der ersten und zweiten dielektrischen Zwischenschichten 112 und 114 und der Grenz-Isolationsschicht 117, die nicht von den dritten Leiterbahnen 500 abgedeckt werden, wahlweise entfernt werden oder nicht.
  • Die 10A bis 10D sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Auswahl-Vorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee.
  • In Bezug auf die 10A kann das in Bezug auf die 8A bis 8E beschriebene Verfahren verwendet werden, um die in vertikaler Schnittansicht abwechselnd auf dem Substrat 90 angeordneten ersten und zweiten Leiterbahnen 100 und 200 zu bilden, um die Gräben 111, die Bereiche der zueinander benachbarten ersten und zweiten Leiterbahnen 100 und 200 in den Gräben 111 freilegen, zu bilden und um die ersten und zweiten unteren Elektroden 151 und 152, die jeweils mit den ersten und zweiten Leiterbahnen 100 und 200 in den Gräben 111 verbunden sind, zu binden und, um die die Gräben 111 auffüllenden Grenz-Isolationsschichten 117 zu bilden. Die Bildung der Grenz-Isolationsschichten 117 kann ein Aufbringen und Strukturieren einer Isolationsschicht (zum Beispiel aus SiOx) aufweisen. Darüber hinaus kann eine dritte dielektrische Zwischenschicht 118 gebildet werden, um eine Mehrzahl von zweiten Gräben 121 zu definieren, die die ersten und zweiten unteren Elektroden 151 und 152 freilegen. Jeder der zweiten Gräben 121 kann derart ausgebildet sein, dass eine Breite Ta' im Wesentlichen gleich oder größer als die minimale Strukturgröße F ist und sich entlang der Ausbreitungsrichtung der ersten Leiterbahn 100 erstreckt. Die zweiten Graben 121 können vertikal zu den Gräben 111 ausgerichtet sein.
  • Eine Auswahl-Vorrichtungsmaterialschicht 160 kann in Bezug auf die 10B auf der erhaltenen Struktur, die mit der dritten dielektrischen Zwischenschicht 118 bereitgestellt wird, ausgebildet sein. Die Auswahl-Vorrichtungsmaterialschicht 160 kann gleichmäßig auf der erhaltenen Struktur ausgebildet sein, die mit der dritten dielektrischen Zwischenschicht 118 bereitgestellt wird. Die Auswahl-Vorrichtungsmaterialschicht 160 kann mindestens eines von ZnOx, MgOx und AlOx aufweisen, die unter Verwendung eines Beschichtungsprozesses gebildet werden kann. Die Dicke der Auswahl-Vorrichtungsmaterialschicht 160 kann durch Einstellen der Verfahrensparameter des Beschichtungsprozesses gesteuert werden.
  • Die Auswahl-Vorrichtungsmaterialschicht 160 kann in Bezug auf die 10C derart strukturiert sein, dass sie die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a bildet, die jeweils mit den ersten und zweiten unteren Elektroden 151 und 152 verbunden sind. Die Bildung der ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a kann ein anisotropes Ätzen der Auswahl-Vorrichtungsmaterialschicht 160 aufweisen. In diesem Fall können die erste und zweite Auswahl-Vorrichtungsschichten 161a und 162a lokal und gleichzeitig auf den Seitenwänden der zweiten Gräben 121 ausgebildet sein. Die erste und die zweite Auswahl-Vorrichtungsschichten 161a und 162a können linienförmig ausgebildet sein, die sich jeweils entlang der ersten und zweiten unteren Elektroden 151 und 152 ausbreiten. Auch können die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a derart ausgebildet sein, dass sie Breiten kleiner als die minimale Strukturgröße F aufweisen. Die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a können abwechselnd in dem Abstand Sa angeordnet sein, der gleich oder kleiner oder größer als die minimale Strukturgröße F ist. Die Breiten der ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a können im Wesentlichen durch eine Ablagerungsdicke der Auswahl-Vorrichtungsmaterialschicht 160 bestimmt werden.
  • Eine Isolationsschicht (zum Beispiel SiOx) kann in Bezug auf die 10D derart gebildet werden, dass sie die zweiten Gräben 121 ausfüllt und danach poliert wird, um eine zweite Grenz-Isolationsschicht 119 zu bilden. Infolge des Polierens kann eine Oberseite der zweiten Grenz-Isolationsschicht 119 auf dem gleichen Niveau wie die der zweiten dielektrischen Zwischenschicht 114 angeordnet sein. Danach können die Daten-Speicherschicht 300, die obere Elektrode 400 und die dritte Leiterbahn 500 auf der zweiten Grenz-Isolationsschicht 119 und der zweite dielektrischen Zwischenschicht 114 gebildet werden. Die Daten-Speicherschicht 300, die obere Elektrode 400 und die dritte Leiterbahn 500 können derart ausgebildet sein, dass sie eine Linienform aufweisen, die die ersten Leiterbahnen 100 kreuzt. Die Bildung der oberen Elektrode 400 und der Daten-Speicherschicht 300 kann ein Beschichten der entsprechenden Schichten und ein Strukturieren dieser durch die Verwendung der linienförmigen dritten Leiterbahnen 500 als Ätzmaske aufweisen. Folglich kann jede der oberen Elektrode 400 und der Daten-Speicherschicht 300 derart ausgebildet sein, dass sie die gleiche Konfiguration und Form wie die dritte Leiterbahn 500 aufweisen.
  • Die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a können derart strukturiert sein, dass sie die inselförmigen ersten und zweiten Auswahl-Vorrichtungen 161 und 162 so wie in 3A dargestellt ist bilden. Dieser Strukturierungsvorgang kann unter Verwendung der linienförmigen dritten Leiterbahnen 500 als Ätzmaske durchgeführt werden. Abhängig von den in diesem Strukturierungsprozess verwendeten Ätzparametern können Bereiche der dritten dielektrischen Zwischenschicht 118 und der zweiten Grenz-Isolationsschichten 119, die nicht von den dritten Leiterbahnen 500 abgedeckt sind, selektiv entfernt werden oder nicht. Die resultierende Struktur kann wie die Halbleiter-Speichervorrichtung 12 aus 3A mit den linienförmigen ersten und zweiten unteren Elektroden 151 und 152 und den inselförmigen ersten und zweiten Auswahl-Vorrichtungen 161 und 162 konfiguriert sein.
  • Bei weiteren Ausführungsformen kann der Strukturierungsprozess, der die linienförmigen dritten Leiterbahnen 500 als Ätzmaske verwendet, durchgeführt werden, um die linienförmigen ersten und zweiten unteren Elektroden 151 und 152 selektiv zu ätzen. Abhängig von den in diesem Strukturierungsprozess verwendeten Ätzparametern können Bereiche der ersten und zweiten dielektrischen Zwischenschichten 112 und 114 und der Grenz-Isolationsschicht 117, die nicht von den dritten Leiterbahnen 500 abgedeckt sind, selektiv entfernt wird oder nicht. Die resultierende Struktur kann wie die Halbleiter-Speichervorrichtung 13 der 3D mit den inselförmigen ersten und zweiten unteren Elektroden 151 und 152 konfiguriert sein. Bei einigen Ausführungsformen können die ersten und zweiten Auswahl-Vorrichtungen 161 und 162 mindestens aus einer von Oxidschichten wie ZnOx, MgOx oder AlOx sein.
  • Die 11A bis 11C sind Schnittansichten, die Verfahren zum Bilden einer Auswahl-Vorrichtung gemäß modifizierten Ausführungsformen der erfinderischen Ideen veranschaulichen.
  • In Bezug auf die 11A kann der anhand der 10B beschriebene Prozess verwendet werden, um die Auswahl-Vorrichtungsmaterialschicht 160 zu bilden und danach einen Bereich der Auswahl-Vorrichtungsmaterialschicht 160 zu entfernen. Ein horizontaler Bereich der Auswahl-Vorrichtungsmaterialschicht 160 kann zum Beispiel unter Verwendung eines Ätzverfahren selektiv entfernt werden, um gleichzeitig erste und zweite Unter-Auswahl-Vorrichtungsschichten 160a und 160b an den Seitenwänden der zweiten Gräben 121 zu entfernen. Die ersten und zweiten Unter-Auswahl-Vorrichtungsschichten 160a und 160b können derart ausgebildet sein, dass sie Höhen kleiner als die zweiten Gräben 121 aufweisen. Die ersten Unter-Auswahl-Vorrichtungsschichten 160a können derart ausgebildet sein, dass sie eine Linienform aufweisen, die sich entlang der Ausbreitungsrichtung der ersten unteren Elektrode 151 erstreckt und die zweiten Unter-Auswahl-Vorrichtungsschichten 160b können derart ausgebildet sein, dass sie eine Linienform aufweisen, die sich entlang der Ausbreitungsrichtung der zweiten unteren Elektrode 152 erstreckt.
  • Eine zweite Auswahl-Vorrichtungsmaterialschicht 170 kann in Bezug auf die 11B gebildet werden. Die zweite Auswahl-Vorrichtungsmaterialschicht 170 kann gleichmäßig auf der dritten dielektrischen Zwischenschicht 118 ausgebildet sein. Die zweite Auswahl-Vorrichtungsmaterialschicht 170 kann aus einem anderen Material als die Auswahl-Vorrichtungsmaterialschicht 160 (im Folgenden als erste Auswahl-Vorrichtungsmaterialschicht bezeichnet) gebildet werden. Die ersten und die zweiten Auswahl-Vorrichtungsmaterialschichten 160 und 170 können jeweils zum Beispiel aus p-Si und n-Si oder umgekehrt gebildet werden. Bei weiteren Ausführungsformen kann die erste Auswahl-Vorrichtungsmaterialschicht 160 aus p-NiOx oder p-CuOx gebildet sein und die zweite Auswahl-Vorrichtungsmaterialschicht 170 kann aus n-TiOx oder umgekehrt gebildet sein.
  • Die zweite Auswahl-Vorrichtungsmaterialschicht 170 kann in Bezug auf die 11C anisotrop geätzt werden, um gleichzeitig dritte Unter-Auswahl-Vorrichtungsschichten 170a und vierte Unter-Auswahl-Vorrichtungsschichten 170b zu bilden, die lokal auf den Seitenwänden der zweiten Gräben 121 angeordnet sind. Jede der dritten und vierten Unter-Auswahl-Vorrichtungsschichten 170a und 170b kann eine Linienform aufweisen. Die dritten Unter-Auswahl-Vorrichtungsschichten 170a können mit den ersten Unter-Auswahl-Vorrichtungsschichten 160a verbunden sein, um die ersten Auswahl-Vorrichtungsschichten 161a zu bilden und die vierten Unter-Auswahl-Vorrichtungsschichten 170b können mit dem zweiten Unter-Auswahl-Vorrichtungsschichten 160b verbunden sein, um die zweiten Auswahl-Vorrichtungsschichten 162a zu bilden. Der in Bezug auf die 9D beschriebene Prozess kann verwendet werden, um die Halbleiter-Speichervorrichtung 12 von 3A oder die Halbleiter-Speichervorrichtung 13 von 3D zu bilden, die die inselförmigen ersten und zweiten Auswahl-Vorrichtungen 161 und 162 aufweisen. Gemäß den vorliegenden Ausführungsformen können die ersten und zweiten Auswahl-Vorrichtungen 161 und 162 mindestens eines von einer Silizium-Diode, bei der p-Si und n-Si-Schichten in Kontakt miteinander stehen, oder einer Oxid-Diode aufweisen, bei der p-NiOx- und n-TiOx-Schichten oder p-CuOx- und n-TiOx-Schichten miteinander in Kontakt stehen.
  • Die 12A bis 12D sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß noch weiteren Ausführungsformen der erfinderischen Idee.
  • In Bezug auf die 12A können erste Leiterbahnen 100 und zweite Leiterbahnen 200 auf einem Substrat 90 aufgebracht sein. Eine Isolationsschicht 92 kann zwischen dem Substrat 90 und den ersten Leiterbahnen 100 ausgebildet sein. Eine erste dielektrische Zwischenschicht 112 kann zwischen der Isolationsschicht 92 und der zweiten Leiterbahnen 200 ausgebildet sein und eine zweite dielektrische Schicht 114 kann auf der ersten dielektrischen Zwischenschicht 112 ausgebildet sein. Darüber hinaus können Seitenwandabstandshalter 202 ausgebildet sein, um Seitenwände 202 der jeweiligen zweiten Leiterbahnen 200 abzudecken.
  • Die ersten Leiterbahnen 100 können horizontal in einem Abstand P1b, der im Wesentlichen gleich 2F ist, angeordnet sein, und die zweiten Leiterbahnen 200 können auf einer höheren vertikalen Ebene als die ersten Leiterbahnen 100 angeordnet sein und horizontal mit einem Abstand P2b, der im Wesentlichen gleich 2F ist, angeordnet sein. Die ersten Leiterbahnen 100 können derart ausgebildet sein, dass sie die Breite W1b, die größer als die minimale Strukturgröße F ist, aufweisen und die zweiten Leiterbahnen 200 können derart ausgebildet sein, dass sie die Breite W2b, die größer als die minimale Strukturgröße F ist, aufweisen. Die Breiten W1b und W2b können im Wesentlichen einander entsprechen. Gemäß den vorliegenden Ausführungsformen können sich die ersten und zweiten Leiterbahnen 100 und 200 teilweise in einer Draufsicht überschneiden und einen verringerten Widerstand aufweisen verglichen mit dem Fall, in dem die Breiten W1b und W2b gleiche der minimalen Strukturgröße F sind.
  • In Bezug auf die 12B können die ersten und zweiten dielektrischen Zwischenschichten 112 und 114 selektiv geätzt werden, um Gräben 111 zu bilden, die Bereiche der zueinander benachbarten ersten und zweiten Leiterbahnen 100 und 200 freizulegen. Die Gräben 111 können derart ausgebildet sein, dass sie eine Breite Tb im Wesentlichen gleich oder größer als die minimale Strukturgröße F aufweisen. Eine leitfähige Materialschicht 150 kann gleichmäßig auf der durch die Gräben 111 bereitgestellten erhaltenen Struktur ausgebildet sein. Die leitfähige Materialschicht 150 kann mit den Bereichen der durch die Gräben 111 freigelegten ersten und zweiten Leiterbahnen 100 und 200 verbunden sein.
  • In Bezug auf die 12C kann die leitfähige Materialschicht 150 anisotrop geätzt werden, um gleichzeitig die linienförmigen ersten und zweiten unteren Elektroden 151 und 152 auszubilden, die jeweils mit den ersten und zweiten Leiterbahnen 100 und 200 verbunden sein können. Die ersten und zweiten unteren Elektroden 151 und 152 können abwechselnd in einem Abstand Lb angeordnet sein, der im Wesentlichen gleich oder größer als die minimale Strukturgröße F ist. Danach können Grenz-Isolationsschichten 117 ausgebildet werden, um die Gräben 111 auszufüllen.
  • In Bezug auf die 12D können eine Daten-Speicherschicht 300, eine obere Elektrode 400 und dritte Leiterbahnen 500 mit einer Linienform auf den zweiten dielektrischen Zwischenschichten 114 und den Grenz-Isolationsschichten 117 ausgebildet sein. Die resultierende Struktur kann wie die Halbleiter-Speichervorrichtung 20 von 4A konfiguriert sein, in der zwei Speicherzellen 2a und 2b zwischen drei Leiterbahnen 100, 200 und 500 bereitgestellt werden. Die dritte Leiterbahnen 500 könne derart ausgebildet sein, dass sie die Breite W3b aufweisen, die so wie in 4A dargestellt ist größer als die minimale Strukturgröße F ist, und derart angeordnet sind, dass sie einen Abstand P3b von etwa 2F aufweisen. Bei weiteren Ausführungsformen können die dritten Leiterbahnen 500 derart ausgebildet sein, dass sie die Breite W3b aufweisen, die im Wesentlichen gleich der minimalen Strukturgröße F ist. Die in Bezug auf die 12A bis 12D beschriebenen Zweifachkreuzungsstellen-Array-Strukturen können vertikal geschichtet sein, um die Stapel-Halbleiter-Speichervorrichtung 41 vom 7B zu bilden.
  • Bei weiteren Ausführungsformen können die linienförmigen ersten und zweiten unteren Elektroden 151 und 152 selektiv durch einen Ätzprozess unter Verwendung der dritten Leiterbahnen 500 als Ätzmaske geätzt werden. Infolge des Ätzprozesses kann jede der ersten und zweiten unteren Elektroden 151 und 152 gebildet werden, um eine Inselform aufzuweisen und in diesem Fall kann die sich ergebende Struktur wie die Halbleiter-Speichervorrichtung 21 von 4C konfiguriert sein.
  • Die 13A bis 13C sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß noch weiteren Ausführungsformen der erfinderischen Idee.
  • In Bezug auf die 13A kann das in Bezug auf die 12A bis 12C beschriebene Verfahren verwendet werden, um die abwechselnd auf dem Substrat 90 in vertikaler Schnittansicht angeordneten ersten und zweiten Leiterbahnen 100 und 200 zu bilden, um die Gräben 111 zu bilden, die Bereiche der zueinander benachbarten ersten und zweiten Leiterbahnen 100 und 200 freilegen, um die ersten und zweiten unteren Elektroden 151 und 152 zu bilden, die jeweils in den Gräben 111 mit den ersten und zweiten Leiterbahnen 100 und 200 verbunden sind, und um die die Gräben 111 auffüllenden Grenz-Isolationsschichten 117 zu bilden. Die Bildung der Gräben 111 kann ein Bilden und ein Strukturieren der ersten und zweiten dielektrischen Zwischenschichten 112 und 114 aufweisen, die jeweils die ersten und zweiten Leiterbahnen 100 und 200 abdecken.
  • Die ersten und zweiten unteren Elektroden 151 und 152 können derart selektiv geätzt werden, dass sie erste und zweite Ausnehmungen 131a und 131b bilden, die die ersten und zweiten unteren Elektroden 151 und 152 zwischen der ersten dielektrischen Zwischenschicht 114 und den Grenz-Isolationsschichten 117 freilegen. Die ersten und zweiten Ausnehmungen 131a und 131b können sich jeweils entlang der Ausbreitungsrichtungen der ersten und zweiten Leiterbahnen 100 und 200 erstrecken.
  • In Bezug auf die 13B kann eine erste Auswahl-Vorrichtungsschicht 161a ausgebildet sein, um die ersten Ausnehmungen 131a aufzufüllen und eine zweite Auswahl-Vorrichtungsschicht 162a ausgebildet sein, um die zweiten Ausnehmungen 131b aufzufüllen. Bei einigen Ausführungsformen können die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a unter Verwendung des gleichen Arbeitsgangs gleichzeitig gebildet werden. Die ersten und die zweiten Auswahl-Vorrichtungsschichten 161a und 162a können linienförmig ausgebildet sein, die sich jeweils entlang der ersten und zweiten unteren Elektroden 151 und 152 erstrecken. Auch können die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a derart ausgebildet sein, dass sie eine Breite aufweisen, die kleiner als die minimale Strukturgröße F ist. Die ersten und die zweiten Auswahl-Vorrichtungsschichten 161a und 162a können abwechselnd in dem Abstand Sb angeordnet sein, der gleich oder kleiner oder größer als die minimale Strukturgröße F ist.
  • Bei einigen Ausführungsformen können so wie in Bezug auf die 9B beschrieben ist die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a eine Oxidschicht mit mindestens eines von ZnOx, MgOx und AlOx, einer Silizium-Diode mit p-Si- und n-Si-Schichten, oder einer Oxid-Diode mit p-NiOx- und n-TiOx-Schichten oder p-CuOx und n- TiOx-Schichten aufweisen.
  • In Bezug auf die 13C kann der in Bezug auf die 12D beschriebene Prozess verwendet werden, um die Daten-Speicherschicht 300, die oberen Elektroden 400 und die dritten Leiterbahnen 500 auf den Grenz-Isolationsschichten 117 und der zweiten dielektrischen Zwischenschicht 114 zu bilden. Die Daten-Speicherschichten 300, die oberen Elektroden 400 und die dritten Leiterbahnen 500 können derart ausgebildet sein, dass sie die Ausbreitungsrichtung der ersten Leiterbahnen 100 kreuzen. Die linienförmigen ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a können derart strukturiert sein, dass sie die inselförmigen ersten und zweiten Auswahl-Vorrichtungen 161 und 162 so wie in der 5A dargestellt ist bilden. Dieses Strukturierungsverfahren kann unter Verwendung der linienförmigen dritten Leiterbahnen 500 als Ätzmaske verwendet werden. Die resultierende Struktur kann wie die Halbleiter-Speicherschicht 22 von 5A konfiguriert sein, die die linienförmigen ersten und zweiten unteren Elektroden 151 und 152 und die inselförmigen ersten und zweiten Auswahl-Vorrichtungen 161 und 162 aufweist.
  • Bei weiteren Ausführungsformen kann das Strukturierungsverfahren, das die linienförmigen dritten Leiterbahnen 500 als Ätzmaske verwendet, durchgeführt werden, um die linienförmigen ersten und zweiten unteren Elektroden 151 und 152 nochmalig zu ätzen. Die resultierende Struktur kann wie die Halbleiter-Speichervorrichtung 23 von 5C konfiguriert werden, die die inselförmigen ersten und zweiten unteren Elektroden 151 und 152 aufweist.
  • In noch weiteren Ausführungsformen können die ersten und zweiten Auswahl-Vorrichtungen 161 und 162 durch Verwendung des in Bezug auf die 10A bis 10D beschriebenen Verfahrens oder des in Bezug auf die 11A bis 11C beschriebenen Verfahrens gebildet werden.
  • Die 14A bis 14C sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß weiteren beispielhaften Ausführungsformen der erfinderischen Idee.
  • In Bezug auf die 14A können die ersten und zweiten Leiterbahnen 100 und 200 in der Weise ausgebildet sein, dass sie in einer vertikalen Schnittansicht abwechselnd auf einem Substrat 90 angeordnet sind. Darüber hinaus können erste und zweite dielektrische Schichten 112 und 114 zur Abdeckung der ersten und zweiten Leiterbahnen 100 und 200 auf dem Substrat 90 ausgebildet sein. Die ersten und zweiten dielektrischen Zwischenschichten 112 und 114 können derart strukturiert sein, dass sie Gräben 111 bilden, die Bereiche der zueinander benachbarten ersten und zweiten Leiterbahnen 100 und 200 freilegen. Erste und zweite unteren Elektroden 151 und 152 können gleichzeitig in den Gräben 111 ausgebildet sein und Grenz-Isolationsschichten 117 können ausgebildet sein, um die Gräben 111 aufzufüllen. Die ersten und zweiten unteren Elektroden 151 und 152 können jeweils mit den ersten und zweiten Leiterbahnen 100 und 200 verbunden sein. Bei einigen Ausführungsformen können die ersten und zweiten Leiterbahnen 100 und 200 derart ausgebildet sein, dass sie im Wesentlichen die gleiche Breite wie die minimale Strukturgröße F ähnlich den Ausführungsformen von 8A aufweisen. Bei weiteren Ausführungsformen können die ersten und zweiten Leiterbahnen 100 und 200 derart ausgebildet sein, dass sie Breiten größer als die minimale Strukturgröße F ähnlich den Ausführungsformen der 12A aufweisen.
  • Die ersten und zweiten unteren Elektroden 151 und 152 können selektiv geätzt werden, um erste und zweite Ausnehmungen 131a und 131b zu bilden, die jeweils die ersten und zweiten unteren Elektroden 151 und 152 zwischen der ersten dielektrischen Zwischenschicht 114 und den Grenz-Isolationsschichten 117 freilegen. Die ersten und zweiten Ausnehmungen 131a und 131b können sich jeweils entlang den Ausbreitungsrichtungen der ersten und zweiten Leiterbahnen 100 und 200 erstrecken.
  • In Bezug auf die 14B können erste Daten-Speicherschichten 301 ausgebildet sein, um die ersten Ausnehmungen 131a aufzufüllen, und zweite Daten-Speicherschichten 302 können ausgebildet sein, um die zweiten Ausnehmungen 131b aufzufüllen. Bei einigen Ausführungsformen können die ersten und zweiten Daten-Speicherschichten 301 und 302 unter Verwendung des gleichen Arbeitsgangs gleichzeitig gebildet werden. Die ersten und zweiten Daten-Speicherschichten 301 und 302 können sich jeweils linienförmig entlang der ersten und zweiten unteren Elektroden 151 und 152 erstrecken. Die ersten und zweiten Daten-Speicherschichten 301 und 302 können auch derart ausgebildet sein, dass sie eine Breite kleiner als die minimale Strukturgröße F aufweisen.
  • In Bezug auf die 14C können die oberen Elektroden 400 und die dritten Leiterbahnen 500 auf den Grenz-Isolationsschichten 117 und der zweiten dielektrischen Zwischenschicht 114 gebildet sein, um die Ausbreitungsrichtung der ersten und zweiten Leiterbahnen 100 und 200 zu kreuzen. Die oberen Elektroden 400 und die dritten Leiterbahnen 500 können derart ausgebildet sein, dass sie eine Linienform aufzuweisen. Die resultierende Struktur kann wie die Halbleiter-Speichervorrichtung 30 von 6A konfiguriert sein, die die linienförmigen ersten und zweiten Daten-Speicherschichten 301 und 302 aufweisen. Die in Bezug auf die 14A bis 14C beschriebenen Zweifachkreuzungsstellen-Array-Strukturen können vertikal geschichtet sein, um die Stapel-Halbleiter-Speichervorrichtung 42 von 7C zu bilden.
  • Bei weiteren Ausführungsformen kann ein Strukturierungsverfahren, das die linienförmigen dritten Leiterbahnen 500 als eine Ätzmaske verwendet, durchgeführt werden, um die linienförmigen ersten und zweiten Daten-Speicherschichten 301 und 302 zusätzlich zu ätzen. Die resultierende Struktur kann wie die Halbleiter-Speichervorrichtung 31 der 6B mit den inselförmigen ersten und zweiten Daten-Speicherschichten 301 und 302 konfiguriert sein.
  • Die 15A bis 15C sind Schnittansichten zur Veranschaulichung von Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung gemäß weiteren beispielhaften Ausführungsformen der erfinderischen Idee.
  • In Bezug auf die 15A kann das in Bezug auf die 14A beschriebene Verfahren verwendet werden, um die ersten und zweiten unteren Elektroden 151 und 152 zu vertiefen und die ersten und zweiten Ausnehmungen 131a und 131b zu bilden.
  • In Bezug auf die 15B können die erste Auswahl-Vorrichtungsschichten 161a und die ersten Daten-Speicherschichten 301 derart ausgebildet sein, dass sie die ersten Ausnehmungen 131a auffüllen, während die zweiten Auswahl-Vorrichtungsschichten 162a und die zweiten Daten-Speicherschichten 302 ausgebildet sind, um die zweiten Ausnehmungen 131b aufzufüllen. Die ersten Auswahl-Vorrichtungsschichten 161a und die ersten Daten-Speicherschichten 301 können derart ausgebildet sein, dass sie sich linienförmig entlang der Ausbreitungsrichtung der ersten unteren Elektrode 151 erstrecken und die zweiten Auswahl-Vorrichtungsschichten 162a und die zweiten Daten-Speicherschichten 302 können derart ausgebildet sein, dass sie sich linienförmig entlang der Ausbreitungsrichtung der zweiten unteren Elektrode 152 erstrecken. Bei einigen Ausführungsformen können die ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a und die ersten und zweiten Daten-Speicherschichten 301 und 302 derart ausgebildet sein, dass sie eine Breite kleiner als die minimale Strukturgröße F aufweisen.
  • In Bezug auf die 15C können die oberen Elektroden 400 und die dritten Leiterbahnen 500 auf den Grenz-Isolationsschichten 117 und den zweiten dielektrischen Zwischenschichten 114 derart ausgebildet sein, dass sie die Ausbreitungsrichtung der ersten und zweiten Leiterbahnen 100 und 200 kreuzen. Die oberen Elektroden 400 und die dritten Leiterbahnen 500 können derart ausgebildet sein, dass sie eine Linienform aufweisen. Ein Strukturierungsverfahren kann unter Verwendung der linienförmigen dritten Leiterbahnen 500 als Ätzmaske verwendet werden, um die linienförmigen ersten und zweiten Daten-Speicherschichten 301 und 302 und die linienförmigen ersten und zweiten Auswahl-Vorrichtungsschichten 161a und 162a zu ätzen. Die resultierende Struktur kann wie die Halbleiter-Speichervorrichtung 32 von 6C konfiguriert sein, bei der die inselförmige erste Auswahl-Vorrichtung 161 und die inselförmige erste Daten-Speicherschicht 301 auf den ersten unteren Elektroden 151 angeordnet sind und bei der die inselförmige zweite Auswahl-Vorrichtung 162 und die inselförmige zweite Daten-Speicherschicht 302 auf der zweiten unteren Elektroden 152 angeordnet sind.
  • Anwendungen der beispielhaften Ausführungsformen
  • Die 16A ist ein Blockdiagramm, das eine Speicherkarte mit einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee veranschaulicht. Die 16B ist ein Blockdiagramm, das ein Informationsverarbeitungssystem mit einer Halbleiter-Speichervorrichtung gemäß beispielhaften Ausführungsformen der erfinderischen Idee veranschaulicht.
  • In Bezug auf die 16A kann eine Speicherkarte 1200 eine Speicher-Steuereinheit 1220 aufweisen, die allgemein einen Datenaustausch zwischen einem Host und der Speichervorrichtung 1210 regelt. Ein statischer Direktzugriffsspeicher (SRAM) 1221 kann als ein Arbeitsspeicher einer Verarbeitungseinheit 1222 verwendet werden. Eine Host-Schnittstelle 1223 kann ein Datenaustausch-Protokoll eines Hosts aufweisen, der mit einer Speicherkarte 1200 verbunden ist. Eine Fehlerkorrektur-Einheit 1224 kann Fehler erkennen und korrigieren, die in den Lese-Daten einer Multi-Bit-Speichervorrichtung 1210 enthalten sind. Eine Speicher-Schnittstelle 1225 kann allgemeine Steuerungsabläufe zum Datenaustausch der Speichervorrichtung 1210 durchführen. Eine Speicher-Schnittstelle 1225 kann mit der Speichervorrichtung 1210 in Verbindung stehen. Eine Verarbeitungseinheit 1222 kann allgemeine Steueroperationen zum Datenaustausch der Speicher-Steuereinheit 1220 durchzuführen. Die Speichervorrichtung 1210 kann mindestens eine der Halbleiter-Speichervorrichtungen 10 bis 13, 20 bis 23, 30 bis 32 und 40 bis 42 gemäß beispielhaften Ausführungsformen der erfinderischen Idee aufweisen. In Bezug auf die 16B kann ein Informationsverarbeitungssystem 1300 realisiert werden, indem ein Speicher 1310 mit mindestens einer der Halbleiter-Speichervorrichtungen 10 bis 13, 20 bis 23, 30 bis 32, und 40 bis 42 gemäß beispielhaften Ausführungsformen der erfinderischen Idee verwendet wird. Das Informationsverarbeitungssystem 1300 kann zum Beispiel eine mobile Vorrichtung und/oder ein Desktop-Computer sein. Bei einigen Ausführungsformen kann das Informationsverarbeitungssystem 1300 ferner ein Modem 1320, eine zentrale Verarbeitungseinheit (CPU) 1330, einen RAM 1340 und eine Benutzerschnittstelle 1350 aufweisen, die miteinander elektrisch über ein Systembus 1360 zusätzlich zu dem Speichersystem 1310 verbunden sind. Das Speichersystem 1310 kann eine Speichervorrichtung 1311 und eine Speicher-Steuereinheit 1312 aufweisen. Bei einigen Ausführungsformen kann das Speichersystem 1310 im Wesentlichen gleich zu dem in Bezug auf die 16A beschriebenen Speichersystem konfiguriert sein. Von der CPU 1330 verarbeitete Daten und/oder von außen eingegebenen Daten können in dem Speichersystem 1310 gespeichert werden. Bei einigen Ausführungsformen kann das Speichersystem 1310 als ein Teil eines Festkörper-Laufwerk (SSD) verwendet werden und in diesem Fall kann das Informationsverarbeitungssystem 1300 dauerhaft und zuverlässig eine große Menge von Daten in dem Speicher 1310 speichern. Obwohl es nicht dargestellt ist, ist es für den Fachmann offensichtlich, dass das Informationsverarbeitungssystem 1300 gemäß der erfinderischen Idee zum Beispiel einen Anwendungs-Chipsatz, einen Kamera-Bildsensor, einen Kamera-Bildsignalprozessor (ISP), eine Eingabe/Ausgabe-Vorrichtung oder dergleichen weiter aufweisen kann.
  • Gemäß beispielhaften Ausführungsformen der erfinderischen Idee können zwei Speicherzellen auf verschiedenen Ebenen durch Verwendung zweier eine Metall-Schicht bildenden Verfahren und eines Kontakt-Stecker bildenden Verfahrens gebildet werden, und dies ermöglicht es, die Anzahl der Herstellungsverfahren zu reduzieren. Da außerdem zwei Metallschichten abwechselnd in vertikaler Schnittansicht gebildet werden, ist es möglich, einen Speicherzellabstands-Verdopplungs-Effekt (zum Beispiel die Verringerung eines Abstands einer Metallschicht um die Hälfte) ohne Veränderung der Auslegungsvorschriften zu realisieren. Folglich ist es ohne den Bedarf von teueren Fertigungstechnologie wie zum Beispiel EUV möglich, kostengünstig Speicherzellen auf verschiedenen Ebenen zu realisieren. Dies ermöglicht es, die Speicherkapazität der Speichervorrichtung zu erhöhen und die Speichervorrichtung gegenüber herkömmlichen in Bezug auf die Kosten bewerbsfähig zu machen. Darüber hinaus ist es möglich, da die Speicherzellen auf jeden einzelnen Ebenen einheitliche Speicher-Eigenschaften aufweisen, die Speichervorrichtung mit hoher Zuverlässigkeit und verbesserten elektrischen Eigenschaften zu realisieren.
  • Obwohl einige Ausführungsformen der vorliegenden allgemeinen erfinderischen Idee dargestellt und beschrieben worden sind, ist für den Fachmann offensichtlich, dass Änderungen dieser Ausführungsformen denkbar sind, ohne von den Grundsätzen und dem Geist der allgemeinen erfinderischen Idee, dem Umfang abzuweichen, der durch die beigefügten angefügten Ansprüchen und ihren Äquivalenten definiert ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2011-0056994 [0001]
    • US 6185122 [0003]

Claims (60)

  1. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43), die aufweist: erste Leiterbahnen (100), die sich entlang einer ersten Richtung erstrecken; zweite Leiterbahnen (200), die sich entlang der ersten Richtung parallel zu den ersten Leiterbahnen (100) erstrecken und die vertikal höher als die ersten Leiterbahnen (100) angeordnet sind; dritte Leiterbahnen (500), die sich entlang einer zweiten Richtung erstrecken, um die ersten und zweiten Leiterbahnen (100, 200) zu kreuzen, und, um mit ihnen Kreuzungsstellen zu bilden und die vertikal höher als die zweiten Leiterbahnen (200) angeordnet sind; und erste und zweite Speicherzellen (1a, 1b; 2a, 2b; 3a, 3b), die jeweils an den Kreuzungsstellen der ersten Leiterbahnen (100) mit den dritten Leiterbahnen (500) und der zweiten Leiterbahnen (200) mit den dritten Leiterbahnen (500) vorgesehen sind.
  2. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 1, wobei die ersten und zweiten Leiterbahnen (100, 200) voneinander um einen vorbestimmten Abstand in der zweiten Richtung versetzt sind.
  3. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 2, wobei die ersten Speicherzellen (1a, 2a, 3a) derart ausgebildet sind, dass sie eine Inselform aufweisen, die auf die entsprechenden Kreuzungsstellen der ersten und dritten Leiterbahnen (100, 500) beschränkt ist, und die zweiten Speicherzellen (1b, 2b, 3b) derart ausgebildet sind, dass sie eine Inselform aufweisen, die auf die entsprechenden Kreuzungsstellen der zweiten und dritten Leiterbahnen (200, 500) beschränkt ist.
  4. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 1, die ferner aufweist: erste Elektroden (151) mit einer ersten Höhe, um die ersten Leiterbahnen (100) und die dritten Leiterbahnen (500) zu verbinden; und zweite Elektroden (152) mit einer zweiten Höhe, die geringer als die erste Höhe ist, um die zweiten Leiterbahnen (200) und die dritten Leiterbahnen (500) zu verbinden.
  5. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 1, die ferner aufweist: erste und zweite untere Elektroden (151, 152), die jeweils entlang der ersten und zweiten Leiterbahnen (100, 200) in der ersten Richtung vorgesehen sind; obere Elektroden (400), die sich in der zweiten Richtung entlang der Länge der dritten Leiterbahnen (500) erstrecken; und Daten-Speicherschichten (300), die sich in der zweiten Richtung zusammen mit den oberen Elektroden (400) erstrecken und zwischen den oberen Elektroden (400) und den ersten unteren Elektroden (151) und zwischen den oberen Elektroden (400) und den zweiten unteren Elektroden (152) angeordnet sind, um jeweils die ersten und zweiten Speicherzellen (1a, 1b; 2a, 2b; 3a, 3b) an den Kreuzungsstellen zu bilden.
  6. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, wobei die Daten-Speicherschichten (300) mindestens eines von Metalloxid (zum Beispiel TiOx, HfOx, TaOx, NiOx, ZrOX und WOx), Metall-Nitrid (zum Beispiel BNx und AlNx), Oxid mit Perowskit-Struktur (zum Beispiel PrCaMnO und dotiertem SrTiO) und festem Elektrolyt (zum Beispiel GeTe und GeS) mit Metall-Ionen (zum Beispiel Cu und Ag) mit hohem Diffusionsvermögen aufweisen.
  7. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, wobei die Daten-Speicherschichten (300) aus einem phasenveränderlichen Material ausgebildet sind, das in Abhängigkeit von Temperatur und Anwärmdauer von einem hochohmigen (amorphen) Zustand in einen niederohmigen (kristallinen) Zustand und wieder zurück umgeschaltet wird.
  8. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, wobei die Daten-Speicherschichten (300) mindestens zwei ferromagnetische Schichten aufweist.
  9. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, die ferner aufweist: mindestens eine weitere identische Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43), die derart senkrecht darüber gestapelt ist, dass die ersten und zweiten Speicherzellen (1a, 1b; 2a, 2b; 3a, 3b) vertikal oder dreidimensional darin angeordnet sind.
  10. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, wobei die ersten unteren Elektroden (151) eine Inselform aufweisen, die auf die Kreuzungsstellen der ersten Leiterbahnen (100) mit den dritten Leiterbahnen (500) beschränkt ist, und die zweiten unteren Elektroden (152) eine Inselform aufweisen, die auf die Kreuzungsstellen der zweiten Leiterbahnen (200) mit den dritten Leiterbahnen (500) beschränkt ist.
  11. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, die ferner aufweist: erste Auswahl-Vorrichtungen (161), die zwischen den ersten unteren Elektroden (151) und den Daten-Speicherschichten (300) angeordnet sind, um einen Stromfluss durch die ersten Speicherzellen (1a, 2a, 3a) zu regeln; und zweite Auswahl-Vorrichtungen (162), die zwischen den zweiten unteren Elektroden (152) und den Daten-Speicherschichten (300) angeordnet sind, um einen Stromfluss durch die zweiten Speicherzellen (1b, 2b, 3b) zu regeln.
  12. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 11, wobei jede der ersten Auswahl-Vorrichtungen (161) wie eine Insel geformt ist, die auf die Kreuzungsstellen der ersten und dritten Leiterbahnen (100, 500) begrenzt sind und die zweiten Auswahl-Vorrichtungen (162) wie eine Insel geformt sind, die auf die Kreuzungsstelle der zweiten und dritten Leiterbahnen (200, 500) begrenzt sind.
  13. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 11, wobei die ersten Auswahl-Vorrichtungen (161) jeweils auf einer entsprechenden der ersten unteren Elektroden (151) angeordnet sind und sowohl die ersten unteren Elektroden (151) als auch die ersten Auswahl-Vorrichtungen (161) eine Inselform aufweisen, die auf die Kreuzungsstellen der ersten und dritten Leiterbahnen (100, 500) begrenzt ist, und die zweiten Auswahl-Vorrichtungen (162) jeweils auf einer entsprechenden der zweiten unteren Elektroden (152) angeordnet sind und sowohl die zweiten unteren Elektroden (152) als auch die zweiten Auswahl-Vorrichtungen (162) eine Inselform aufweisen, die auf die Kreuzungsstelle der zweiten und dritten Leiterbahnen (200, 500) begrenzt ist.
  14. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 11, wobei ein Abstand zwischen den ersten Auswahl-Vorrichtungen (161) und ein Abstand zwischen den zweiten Auswahl-Vorrichtungen (162) jeweils kleiner als die Breite der ersten und zweiten Leiterbahnen (200) ist.
  15. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 11, wobei die ersten und zweiten Auswahl-Vorrichtungen (161, 162) derart ausgebildet sind, dass sie Dioden-Gleichrichteigenschaften aufweisen.
  16. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, wobei ein Abstand zwischen den ersten Leiterbahnen (100) dem Zweifachen der Breite jeder der ersten Leiterbahnen (100) entspricht und ein Abstand zwischen den zweiten Leiterbahnen (200) dem Zweifachen der Breite jeder der zweiten Leiterbahnen (200) entspricht.
  17. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, wobei ein Abstand zwischen den dritten Leiterbahnen (500) dem Zweifachen der Breite jeder der dritten Leiterbahnen (500) entspricht.
  18. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, wobei die Kontakte zwischen den ersten unteren Elektroden (151) und der Daten-Speicherschicht (300) und zwischen den zweiten unteren Elektroden (152) und der Daten-Speicherschicht (300) eine nicht-lineare Kennlinie des Stromflusses aufweisen.
  19. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 16, wobei die ersten und zweiten unteren Elektroden (151, 152) einen charakteristischen Schottky-Kontakt mit der Daten-Speicherschicht (300) bilden.
  20. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, wobei ein Widerstandswert der Daten-Speicherschichten (300) zwischen mindestens zwei Werten in Abhängigkeit von einer daran angelegten Spannung oder eines elektrischen Stroms variiert.
  21. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 20, wobei mindestens zwei Widerstandswerte ein in den ersten Speicherzellen (1a, 2a, 3a) gespeichertes Datenbit ausmachen.
  22. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 16, wobei die Daten-Speicherschichten (300) mindestens drei stabile Widerstandwerte aufweisen, um das Speichern von Multi-Bit-Daten in den ersten Speicherzellen (1a, 2a, 3a) zu ermöglichen.
  23. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, wobei die Daten-Speicherschichten (300) ein Material mit mindestens zwei stabilen Widerstandswerten aufweisen, die sich reversibel abhängig von einer angelegten Spannung oder einem aufgebrachten elektrischen Strom ändern und aufrechterhalten werden.
  24. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 5, die ferner Seitenwandabstandshalter (202) aufweist, die an gegenüberliegenden Seiten der zweiten Leiterbahnen (200) angeordnet sind, um eine Isolation an den Seiten der zweiten Leiterbahnen (200) bereitzustellen.
  25. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 24, die ferner aufweist: eine Dummy-Elektrode (153), die sich von jeder der ersten Leiterbahnen (100) angrenzend an eine jeweils entsprechende der ersten Elektroden (151) erstreckt, um einen der Seitenwandabstandshalter (202) einer entsprechenden zweiten Leiterbahn (200) zu kontaktieren.
  26. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 1, wobei die ersten, zweiten und dritten Leiterbahnen (100, 200, 500) im Wesentlichen die gleiche Breite aufweisen.
  27. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 1, wobei die ersten und zweiten Leiterbahnen (100, 500) derart räumlich voneinander getrennt angeordnet sind, dass entlang der zweiten Richtung dazwischen keine Lücke vorhanden ist.
  28. Halbleiter-Speicherzellen-Array, die aufweist: eine Mehrzahl von ersten Leiterbahnen (100), die sich in einer ersten Richtung auf einem Halbleiter-Substrat (90) erstrecken; eine Mehrzahl von zweiten Leiterbahnen (200), die senkrecht über den ersten Leiterbahnen (100) angeordnet sind und sich in einem vordefinierten Winkel in Bezug auf die ersten Leiterbahnen (100) erstrecken; eine Mehrzahl von dritten Leiterbahnen (500), die vertikal oberhalb der zweiten Leiterbahnen (200) angeordnet sind und eine Mehrzahl von ersten und zweiten Kreuzungsstellen, die jeweils die ersten und zweiten Leiterbahnen (100, 500) überkreuzen; und eine Mehrzahl von Speicherzellen (1a, 1b; 2a, 2b; 3a, 3b), die an der Mehrzahl von den ersten und zweiten Kreuzungsstellen angeordnet sind.
  29. Halbleiter-Speicherzellen-Array nach Anspruch 28, die ferner aufweist: eine Mehrzahl von ersten unteren Elektroden (151), die jeweils auf der Mehrzahl von ersten Leiterbahnen (100) angeordnet sind und eine Mehrzahl von zweiten unteren Elektroden (152), die jeweils auf der Mehrzahl von zweiten Leiterbahnen (200) ausgebildet sind; eine Mehrzahl von Daten-Speicherschichten (300), die über jeder der ersten und zweiten unteren Elektroden (151, 152) ausgebildet sind; und eine Mehrzahl von oberen Elektroden (400), die über den jeweiligen der Mehrzahl von Daten-Speicherschichten (300) derart ausgebildet sind, dass die entsprechenden Kreuzungsstellen der ersten und zweiten unteren Elektroden (151, 152), Daten-Speicherschichten (300) und oberen Elektroden (400) eine Mehrzahl von Speicherzellen (1a, 1b; 2a, 2b; 3a, 3b) bilden.
  30. Der Halbleiter-Speicherzellen-Array nach Anspruch 29, wobei die ersten Leiterbahnen (100) und zweiten Leiterbahnen (100) horizontal zueinander versetzt sind und der vorbestimmte Winkel dazwischen 0 Grad beträgt.
  31. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43), die aufweist: Bilden einer Mehrzahl von ersten Leiterbahnen (100) auf einem Substrat (90) in einer ersten vertikalen Ebene, die sich in einer ersten Richtung sowie in einer zweiten Richtung senkrecht zu der ersten Richtung voneinander räumlich getrennt erstrecken; Bilden einer Mehrzahl von zweiten Leiterbahnen (200) auf einem Substrat (90) auf einer zweiten vertikalen Ebene, die sich in der ersten Richtung und räumlich getrennt in der zweiten Richtung erstrecken, so dass jeweils eine der ersten Leiterbahnen (100) und der zweiten Leiterbahnen (200) abwechselnd in der zweiten Richtung angeordnet sind; Bilden einer Mehrzahl von ersten und zweiten unteren Elektroden (151, 152), die sich jeweils entlang der ersten und zweiten Leiterbahnen (100, 200) erstrecken; Bilden einer Mehrzahl von Daten-Speicherschichten (300) und oberen Elektroden (400), die sich entlang der zweiten Richtung auf einer dritten vertikalen Ebene höher als die zweite vertikale Ebene erstrecken, um sich mit den ersten und zweiten Leiterbahnen (100, 200) zu kreuzen, um Speicherzellen (1a, 1b; 2a, 2b; 3a, 3b) an den Kreuzungsstellen dieser zu bilden; und Bilden einer Mehrzahl von dritten Leiterbahnen (500), die sich entlang der oberen Elektroden (400) erstrecken, so dass die oberen Elektroden (400) zwischen den jeweiligen Daten-Speicherschichten (300) und dritten Leiterbahnen (500) angeordnet sind.
  32. Verfahren nach Anspruch 31, die ferner aufweist: Bilden einer ersten Isolationsschicht (112), um die Mehrzahl von ersten Leiterbahnen (100) zu bedecken; Bilden der Mehrzahl von zweiten Leiterbahnen (200) auf der ersten Isolationsschicht (112); Bilden einer zweiten Isolationsschicht (114), um die Mehrzahl der zweiten Leiterbahnen (200) zu bedecken; Bilden von Gräben (111, 121), um Bereiche der ersten und zweiten Leiterbahnen (100, 200) freizulegen, die zueinander benachbart angeordnet sind; Bilden einer Schicht aus leitfähigem Material, wobei sie gleichmäßig in den Gräben (111, 121) und über die ersten und zweiten Leiterbahnen (100, 200) ausgebildet ist; und anisotropes Ätzen des leitfähigen Materials, um die Mehrzahl der ersten und zweiten unteren Elektroden (151, 152) zu bilden.
  33. Verfahren nach Anspruch 32, wobei die ersten und zweiten unteren Elektroden (151, 152) durch ein Ätzverfahren unter Verwendung der dritten Leiterbahnen (500) als Ätzmaske strukturiert werden.
  34. Verfahren nach Anspruch 32, wobei die Mehrzahl von ersten und zweiten unteren Elektroden (151, 152) vertikale Leitungen darstellen, die sich von der Mehrzahl von ersten Leiterbahnen (100) und der Mehrzahl von zweiten Leiterbahnen (200) in der ersten Richtung erstrecken.
  35. Verfahren nach Anspruch 32, das ferner aufweist: Bilden dritter Isolationsschichten (117), um die Gräben (111, 121) aufzufüllen; Bilden von Ausnehmungen (131a, 131b) in den oberen Bereichen der Mehrzahl von ersten und zweiten unteren Elektroden (151, 152); und Bilden erster und zweiter Auswahl-Vorrichtungsschichten (161a, 162a), um die Ausnehmungen (131a, 131b) aufzufüllen und mit den Daten-Speicherschichten (300) zu verbinden.
  36. Verfahren nach Anspruch 35, wobei die ersten und die zweiten Auswahl-Vorrichtungsschichten (161a, 162a) aus einem Material mit einem p-n-Übergang gebildet sind.
  37. Verfahren nach Anspruch 32, das ferner aufweist: Bilden dritter Isolationsschichten (117), um die Gräben (111, 121) aufzufüllen; Bilden von Ausnehmungen (131a, 131b) in den oberen Regionen der Mehrzahl von ersten und zweiten unteren Elektroden (151, 152); und Bilden von ersten und zweiten Auswahl-Vorrichtungsschichten (161a, 162a) jeweils in den Ausnehmungen (131a, 131b) der ersten und zweiten unteren Elektroden (151, 152).
  38. Verfahren nach Anspruch 37, wobei das Bilden von ersten und zweiten Auswahl-Vorrichtungen (161, 162) aufweist: Aufbringen einer Auswahl-Vorrichtungsmaterialschicht (160) über die dritte Isolationsschicht (117) und die Ausnehmungen (131a, 131b); Anisotropes Ätzen der Auswahl-Vorrichtungsmaterialschicht (160), um erste und zweite Unter-Auswahl-Vorrichtungsschichten (160a, 160b) auf den Seitenwänden der Gräben (111, 121) zu bilden; Bilden einer zweiten Auswahl-Vorrichtungsmaterialschicht (170) über den Gräben (111, 121) und ersten und zweiten Unter-Auswahl-Vorrichtungsschichten (160a, 160b); und anisotropes Ätzen der zweiten Auswahl-Vorrichtungsmaterialschicht (170), um dritte und vierte Unter-Auswahl-Vorrichtungsschichten (160a, 160b) auf den ersten und zweiten Unter-Auswahl-Vorrichtungsschichten (160a, 160b) zu bilden.
  39. Verfahren nach Anspruch 38, wobei die zweite Auswahl-Vorrichtungsmaterialschicht (170) aus einem anderen Material als die Auswahl-Vorrichtungsmaterialschicht (160) ausgebildet ist.
  40. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43), die aufweist: erste Leiterbahnen (100), die sich entlang einer ersten Richtung erstrecken und in mindestens zwei verschiedenen Höhen in Bezug zueinander angeordnet sind; zweite Leiterbahnen (200), die sich entlang einer zweiten Richtung erstrecken, um die ersten Leiterbahnen (100) zu kreuzen, und vertikal höher als die höchste angeordnete erste Leiterbahn (100) angeordnet sind; untere Elektroden (151, 152), die entlang den ersten Leiterbahnen (100) angeordnet sind und die den zweiten Leiterbahnen (200) gegenüberstehen; obere Elektroden (400), die entlang den zweiten Leiterbahnen (200) angeordnet sind und die den ersten Leiterbahnen (100) gegenüberstehen; und Daten-Speicherschichten (300), die zwischen den oberen und unteren Elektroden (151, 152) an den Kreuzungsstellen angeordnet sind, um Speicherzellen (1a, 1b; 2a, 2b; 3a, 3b) zwischen der ersten und zweiten Leiterbahnen (100, 200) zu bilden.
  41. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 40, wobei auf jede Speicherzelle (1a, 1b; 2a, 2b; 3a, 3b) unter Verwendung einer Gleichrichteigenschaft an den Kreuzungsstellen selektiv zugegriffen wird, die zwischen den unteren Elektroden (152) und den Daten-Speicherschichten (300) ausgebildet ist.
  42. Verfahren zum Herstellen einer Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43), wobei das Verfahren aufweist: Bilden von ersten Leiterbahnen (100) auf einem Substrat (90), die um einen vorbestimmten Abstand voneinander räumlich getrennt angeordnet sind; Bilden einer ersten dielektrischen Zwischenschicht (112) auf den ersten Leiterbahnen (100); Bilden zweiter Leiterbahnen (200) auf der ersten dielektrischen Zwischenschicht (112), die vertikal verschoben von den ersten Leiterbahnen (100) sind; Bilden von Seitenwandabstandshalter (202), um die Seitenwände der zweiten Leiterbahnen (200) zu bedecken; Bilden einer zweiten dielektrischen Zwischenschicht (114) auf den zweiten Leiterbahnen (200) und den Abstandshaltern (202); Bilden von Gräben (111,121), um Bereiche der ersten und zweiten einander benachbarten Leiterbahnen (100, 200) freizulegen; Aufbringen einer leitfähigen Schicht auf die zweite dielektrische Zwischenschicht (114) und in die Gräben (111, 121); Ätzen der leitfähigen Schicht, um erste und zweite untere Elektroden (151, 152) zu bilden, die sich jeweils entlang der oberen Bereiche der ersten und zweiten Leiterbahnen (100, 200) erstrecken; Bilden von Isolationsschichten (117) in den Gräben (111, 121), um die gleiche Höhe wie die zweite dielektrische Zwischenschicht (114) zu erreichen; Darauffolgendes Bilden einer Daten-Speicherschicht (300), einer oberen Elektrodenschicht (400) und einer dritten leitfähigen Schicht oberhalb der Isolationsschichten (117) und der zweiten dielektrischen Zwischenschicht (114); und Strukturieren der Daten-Speicherschicht (300), oberen Elektrodenschicht (400) und dritten leitfähigen Schicht, um die dritten Leiterbahnen (500), die die ersten und zweiten Leiterbahnen (100, 200) kreuzen, zu bilden.
  43. Verfahren nach Anspruch 42, wobei das Ätzen der leitfähigen Schicht das Bilden dritter Dummy-Elektroden (153) entlang den ersten Leiterbahnen (100) aufweist, um die Seitenwandabstandshalter (202) zu kontaktieren, um einen Kurzschluss zwischen den ersten Leiterbahnen (100) und den zweiten Leiterbahnen (200) zu verhindern.
  44. Verfahren nach Anspruch 42, das ferner aufweist: Strukturieren der ersten und zweiten unteren Elektroden (151, 152) durch ein Ätzverfahren unter Verwendung der dritten Leiterbahnen (500) als eine Maske, um die ersten und zweiten unteren Elektroden (151, 152) in Inselformen zu bilden, die zwischen den ersten Leiterbahnen (100) und den dritten Leiterbahnen (500) und zwischen den zweiten Leiterbahnen (200) und den dritten Leiterbahnen (500) angeordnet sind.
  45. Verfahren nach Anspruch 42, das ferner aufweist: nach dem Bilden der Isolationsschichten (112, 114) in den Gräben (111, 121), selektives Ätzen der ersten und zweiten unteren Elektroden (151, 152), um jeweils die ersten und zweiten Ausnehmungen (131a, 131b) oberhalb der ersten und zweiten unteren Elektroden (151, 152) zu bilden; und Bilden von ersten und zweiten Auswahl-Vorrichtungsschichten (161a, 162a), um jeweils die ersten und zweiten Ausnehmungen (131a, 131b) aufzufüllen.
  46. Verfahren nach Anspruch 45, das ferner aufweist: Strukturieren der Daten-Speicherschicht (300) und der oberen Elektrodenschicht (400) zusammen mit der dritten leitfähigen Schicht; und Strukturieren der ersten und zweiten Auswahl-Vorrichtungsschichten (16la, 162a) durch ein Ätzverfahren unter Verwendung der dritten Leiterbahnen (500) als eine Maske, um die ersten und zweiten Auswahl-Vorrichtungsschichten (161a, 162a) in Form von Inseln zwischen den ersten Leiterbahnen (100) und den dritten Leiterbahnen (500) und zwischen den zweiten Leiterbahnen (200) und den dritten Leiterbahnen (500) zu bilden.
  47. Verfahren nach Anspruch 46, das ferner aufweist: Strukturieren der ersten und zweiten unteren Elektroden (151, 152) zusammen mit den ersten und zweiten Auswahl-Vorrichtungsschichten (161a, 162a).
  48. Verfahren nach Anspruch 45, wobei das Bilden der ersten und der zweiten Auswahl-Vorrichtungsschichten (161a, 162a) gleichzeitig unter Verwendung des gleichen Arbeitsgangs durchgeführt wird.
  49. Verfahren nach Anspruch 45, wobei das Bilden der ersten und der zweiten Auswahl-Vorrichtungsschichten (161a, 162a) aufweist: Bilden einer ersten Auswahl-Vorrichtungsmaterialschicht (160) in den ersten und zweiten Ausnehmungen (131a, 131b); Vertiefen der ersten Auswahl-Vorrichtungsmaterialschicht (160) auf eine bestimmte Tiefe; und Bilden einer zweiten Auswahl-Vorrichtungsmaterialschicht (170) in den Ausnehmungen (131a, 131b), so dass die ersten und zweiten Auswahl-Vorrichtungsschichten (161a, 162a) in einer Doppelschichtstruktur aufgebaut werden.
  50. Verfahren nach Anspruch 47, wobei eine der ersten und zweiten Auswahl-Vorrichtungsmaterialschichten (160, 170) mindestens aus einem von p-Si, p-NiOx und p-CuOx gebildet wird und die andere aus mindestens einem von n-Si und n-TiOx gebildet wird.
  51. Verfahren nach Anspruch 49, wobei die ersten und zweiten Auswahl-Vorrichtungsmaterialschichten (160, 170) mindestens eine von einer Silizium-Diode und Oxid-Diode und eine Oxidschicht aufweisen.
  52. Verfahren nach Anspruch 42, wobei das Strukturieren der dritten leitfähigen Schicht zum Bilden dritter Leiterbahnen (500) auch die ersten und zweiten unteren Elektroden (151, 152) strukturiert, um die ersten und zweiten unteren Elektroden (151, 152) zu unteren Elektroden mit Inselform zu strukturieren.
  53. Verfahren nach Anspruch 42, das ferner aufweist: nach dem Bilden der Isolationsschichten (112, 114) in den Gräben (111, 121), Strukturieren einer dritten dielektrischen Zwischenschicht (118), um eine Mehrzahl von zweiten die ersten und zweiten unteren Elektroden (151, 152) freilegenden Gräben (111, 121) zu definieren; Aufbringen einer Auswahl-Vorrichtungsmaterialschicht (160) über den zweiten Gräben (121) und der strukturierten dritten dielektrischen Zwischenschicht (118); und Ätzen der Auswahl-Vorrichtungsmaterialschicht (160), um jeweils erste und zweite Auswahl-Vorrichtungsschichten (161a, 162a) entlang der ersten und zweiten unteren Elektroden (151, 152) zu bilden.
  54. Verfahren nach Anspruch 42, wobei das Bilden der Gräben (111, 121) aufweist: Beschichten und Strukturieren einer Fotolackschicht auf der zweiten dielektrischen Zwischenschicht (114), um eine Maske zu bilden; und selektives Ätzen der ersten und zweiten dielektrischen Zwischenschichten (112, 114) unter Verwendung der Maske, um die Gräben (111, 121) während des Freilegens der Bereiche der ersten und zweiten einander angrenzend angeordneten Leiterbahnen (100, 200) zu bilden.
  55. Verfahren nach Anspruch 54, wobei die Gräben (111, 121) derart gebildet werden, dass sie eine entsprechende Breite aufweisen.
  56. Verfahren nach Anspruch 42, wobei die ersten und zweiten Leiterbahnen (100, 200) derart ausgebildet sind, dass sie eine entsprechende Breite und einen im Wesentlichen jeder Breite entsprechenden Abstand aufweisen.
  57. Verfahren nach Anspruch 56, wobei sich die Gräben (111, 121) mit der ersten Leiterbahn (100) zu einem Viertel eines Abstands der ersten und zweiten Leiterbahnen (100, 200) überlappen.
  58. Verfahren nach Anspruch 42, wobei die leitfähige Schicht aus einem Material mit einer niedrigen Reaktivität in Bezug auf die Daten-Speichervorrichtung ausgebildet ist.
  59. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43), die aufweist: erste sich in einer ersten Richtung erstreckende Leiterbahnen (100); zweite Leiterbahnen (200), die sich in der ersten Richtung erstrecken und vertikal von den ersten Leiterbahnen (100) versetzt sind, um einen Teil der ersten Leiterbahnen (100) zu überlappen; erste sich entlang einer Mittellinie der ersten Leiterbahnen (100) erstreckende untere Elektroden (151); zweite sich entlang einer Mittellinie der zweiten Leiterbahnen (200) derart erstreckende untere Elektroden (152), dass ein Abstand zwischen den ersten unteren Elektroden (151) und den zweiten unteren Elektroden (152) im Wesentlichen einer Breite der ersten und zweiten Leiterbahnen (200) entspricht; dritte Leiterbahnen (500), die sich in einer zweiten Richtung erstrecken, um die ersten und zweiten unteren Elektroden (151, 152) zu kreuzen; und erste und zweite Speicherzellen (1a, 1b; 2a, 2b; 3a, 3b), die jeweils zwischen den dritten Leiterbahnen (500) und den ersten unteren Elektroden (151) und zwischen den dritten Leiterbahnen (500) und der zweiten unteren Elektroden (152) angeordnet sind.
  60. Halbleiter-Speichervorrichtung (10; 11; 12; 13; 20; 21; 22; 23; 30; 31; 32; 40; 41; 42; 43) nach Anspruch 59, die ferner aufweist: Seitenwände, die entlang gegenüberliegender Seiten der zweiten Leiterbahnen (200) ausgebildet sind; und Dummy-Elektroden (153), die sich zwischen einer Oberseite jeder der ersten Leiterbahnen (100) und einer Seitenwand der zweiten die jeweilige erste Leiterbahn (100) kreuzenden Leiterbahnen (200) erstrecken.
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