TW201250992A - Three-dimensional semiconductor memory devices having double cross point array and methods of fabricating the same - Google Patents

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201250992 42785pif 六、發明說明： 【對相關申請案之交叉參考】 此美國非6*時專利申δ青案依據3 5 U S r1 11 η u.\L.§119 主張 2〇11年6月13日在韓國智慧財產局申請之韓國專 案第10-2011-0056994號之優先權，所述專利申請案之: 部内容在此以引用的方式併入。 ^ 【發明所屬之技術領域】 本發明大體是有關於一種半導體裝置。更明確而+ , 本發明是有關於具有雙交點陣列的三維半導體記憶體^置 及其製造方法。 、 【先前技術】 為了滿足南谷量且兩密度半導體記憶體裂置之需 求’已發展出如Johnson等人在美國專利第6，185,122號中 描述的具有三維交點陣列結構之記憶體裝置。由J〇hns〇n 提議之記憶體裝置包含具有交點陣列之兩個或兩個以上記 憶體層，但位於不同層級處之記憶體層乃設計組構成共用 其間之位元線。此外，需要三根導線（conductivelini〇'以 形成在不同層級處之兩個記憶體層，但導線中之至少兩者 應彼此正交地形成。根據此結構，針對每一記憶體層會重 複用於製造記憶體胞元或選擇裝置之製程。此外，在垂直 地堆疊三個或三個以上記憶體層之情況下，記憶體裝置可 能會遭受記憶體層之間的干擾增加以及操作裕度減小。 【發明内容】 本發明之實施例提供一種以簡化方式製造半導體記 201250992 42/8ipif 憶體裝置之方法以及依此製造之半導體記憶體裝置。 本發明之其他實施例提供一種具有增大的整合密度 之半導體記憶體裝置及其製造方法。 本發明之其他實施例提供一種具有改良電性之半導 體記憶體裝置及其製造方法。 本案一般發明概念之額外特徵以及效用將部分闡明 於接下來的描述中，且其他部分地將自描述而為顯而易 見’或可藉由實踐一般發明概念而獲知。 根據本發明之實施例，使用實質上相同的製程製造在 不同層級處之兩個記憶體層。此方式使得能夠簡化記憶體 ^置之製造過程，且增大記憶體裝置之整合密度。在一些 實施例中，兩個平行導線配置於不同層級處以與一根導線 乂又藉此界疋供配置兩個δ己憶體胞元之兩個相交點。根 據本發明概念，可實現兩倍增大之記憶體胞元密度。 本發明提供一種半導體記憶體裝置，其包含：第一導 線，其沿著第一方向延伸；第二導線，其平行於第一導線 沿著第一方向延伸且其垂直配置高於第一導線；第二導 線，其沿著第二方向延伸以與第一導線以及第二導線交又 以與其形成相交點，且其垂直配置高於第二導線；以 —記憶體胞元以及第二記憶體胞元，其分別設置於第一第 線與第三導線之相交點處以及第二導線與第三導導 點處。 一竦之相交 本發明亦提供一種半導體記憶體胞元陣列，其4人. 多個第-導線，其在半導體基板上在第—方向上多 201250992 42785pif 個第二導線，其垂直配置於第一導線上方且在第一方向上 延伸，多個第三導線，其垂直配置於第二導線上方且形成 ^別與導細及第二轉交又之多鮮—相交點以及 第-相m及多個記憶體胞元，其配置於第一相交點 以及第二相交點中之多者處。 、本發明亦提供-種製造半導體記憶體裝置之方法，所 述方法包含：在基板上第—垂直層級處形成多個第一導 線，其在第一方向上延伸且在與第一方向垂直之第二方 上間隔開；在基板上第二垂直層級處形成多個第二導線， 其在第t向上延伸且在第二方向上間隔開，使得第一導 線以及第二導線中之各別者以彼此交替方式在第二方向上 配置；形成分別沿著第一導線以及第二導線延伸之多個第 -下。p電極以及第二下部電極；形成資料儲存層以及沿著 第=方向延伸以形成與第一下部電極以及第二下部電極之 相交點的上部電極；以及在比第二垂直層級高之第三垂直 層級處形成在第二方向上延伸以與第一導線以及第二導線 相交之多個第三導線，以在其相交點處形成記憶體胞元。 本發明亦提供一種半導體記憶體裝置，其包含：第一 導線，其沿著第一方向延伸；第二導線，其沿著第二方向 延伸以與第一導線相交且比第一導線高地垂直配置；下部 電極，其沿著第一導線面向第二導線而配置；上部電極， 其沿著第二導線、面向第一導線而配置；以及資料儲存層’ 其配置於上部電極與下部電極之間的相交點處以形成記憶 體胞元。 ^心 201250992 *tz. / O JjJlf 本發明亦提供一種製造主 述方法包括：在絲上㈣置之方法，所 在第-導線上形成第一層間介5距„之第-導線； 覆蓋第二導線之側;刪壁間隔物以 層間介電層；形成渠溝以暴物上形成第二 鄰近的部分；在第二層間介第二導線之彼此 上部部」著第-導線以及第二導線之 内形成:緣層達與第第二下部電極;在渠溝 以及第二層間介電層上:序度;在絕緣層 線以及第二導線交又之第三導線。導電層賜成與第一導 本^亦提供—種半導體記憶财置，其包含：第一 延伸且自第一導線垂直偏移而d绩其在第-方向上 -下部電極，其沿著第么第一導線之部分重疊；第 及第-下部雷朽=第一方向上延伸以與第一下部電極以 =線置於第三導線與第一下部電極之間以及 乐一等線與第二下部電極之間。 為讓本發明之上述特徵和優點能更明顯易懂，下文特 201250992 42785pif 舉實施例，並配合所附圖式作詳細說明如下。 【實施方式】 現將參看繪示例示性實施例的隨附圖式更充分地描 述本發明概念之各種例示性實施例。然而，本發明概念之 例示性實施例可按許多不同形式體現，且不應被解釋為限 於本文中闡明之實施例；相反地，此等實施例經提供使得 本揭露内容將透徹且完整，且將向一般熟習此項技術者充 分傳達例示性實施例之概念。在圖式中，為了清晰起見， 誇示了層以及區域之厚度。圖式中相同的參考數字表示相 同的元件，且因此將省略其描述。 應理解，當元件被稱作“連接”或“耦接，’至另一元 件時，其可直接連接或耦接至另一元件，或亦可存在介入 疋,件。相比之下，當元件被稱作“直接連接，，或“直接耦 接至另一元件時，不存在介入元件《遍及全文，相同的 數予私示相同的元件。如本文中所使用，術語“及/或”包 含相關聯的列出項中之一或多者的任何以及所有組合。用 以拖述元件或層之間的關係之其他詞語應按相同的方式來 解f (例，“在.··…之間，，對“直接在……之間”、“鄰 近對直接鄰近”、“在......上，，對“直接在...... 上”）。 、應理解，雖然術語“第一，，、“第二”等可在本文中 用以^述各種元件、組件、區域、層及/或區段，但此等元 1牛二組件、區域、層及/或區段不應受到此等術語限制。此 等術s吾僅用以將一元件、組件、區域、層或區段與另一元 201250992 二= 或區段區分開。因此，在不脫離實例 情況下，以下論述之第-元件、組件、區 域、層或區段可被稱為第二Μ、組件、區域、層或區段。 為了易於描述’諸如“在.....下，， “在 下 、“下部’，、“在.·...·上方，，、“上部”以及其類似 者之空間⑽術語可在本文巾心描述如在财說明的一 科或特徵與另-（些）元件或特徵之關係。應理解，此 等空間相對術語意欲涵蓋除了圖中描社定向之外的在使 用或操作中的裝置之不同定向。舉例而言，若翻轉圖中之 裝置，則描述為“在其他元件或特徵下方，，或“在其他元 件，或特徵下”之元件將被定向於“在其他元件或特徵上 方。因此’例示性術語“在......下方’，可涵蓋“在...... 上方以及在......下方”之兩個定向。可以其他方式定 向裝置（旋轉90度或按其他定向）’且相應地解釋本文中 使用之空間相對描述詞。 本文中使用之術S吾僅用於描述特定實施例之目的，且 並不意欲限制實例實施例。如本文中使用，單數形式“一” 以及“所述”意欲亦包含複數形式，除非上下文另有清晰 指示。應進一步理解’術語“包括”及/或“包含”在本文 中使用時指定所陳述特徵、整數、步驟、操作、元件及/ 或組件之存在，且並不排除一或多個其他特徵、整數、步 驟、操作、元件、組件及/或其群組之存在或添加。 本文中參照為實例實施例之理想化實施例（以及中間 結構）之圖解說明的橫截面說明來描述本發明概念之例示 201250992 42785pif 性實施例。因而，應預期到作為（例如）製造技術及/或容 許度之結果的自說明之形狀之變化。因此，本發明概念之 實例實施例不應被解釋為限於本文令說明的區域之特^形 狀，而應包含（例如）自製造產生的形狀之偏離。舉例而 言，說明為矩形之植入區域可具有圓形或曲線特徵及/或在 其邊緣處的植入物濃度之梯度’而非自植入至非植入區域 之一元改變。同樣地，藉由植入形成之内埋區域可導致在 内埋區域與發生植入的表面之間的區域中之一些植入。因 此，在圖中說明之區域在本質上為示意性的，且其形狀並 不意欲說明裝置之區域之實際形狀，^並不意欲限 實施例之範疇。 . θ 4 除非另有定義，否則本文中使用之所有術語（包含 術以及科學術語）具有與由—般熟習本發明概念之實 施例屬於之技術者普通理解相同的含義。應進一步理解， 諸士在“通使用之辭典中^義之術語的術語應解釋為且 與其在相·術之情況下的含義—致之含義，且不應ς 想化或過於形式化的意義來解釋，除非本文中明確ς 定義。 ‘如此 [二維雙交點陣列之例示性實施例^] 施例的記憶體胞 圖1A為根據本發明概念之例示性實 元結構之透視圖。 參看圖1A，記憶體胞元結構}可為三維（3d 丄 點陣列結構，其具有三根導線1〇〇、2〇〇 又父 記憶體胞元la以及lbe 及黯乂及兩個 201250992 第一記憶體胞元la可設置於第一導線1()()盘 線500之相交點處。第-記憶體胞元㈣包含第j = 極151、資料儲存層300以及彼此串聯連接之上部電極 400。在一些實施例中，第一記憶體胞元u可進一步包含 界於第一下部電極151與第一資料儲存層3〇〇之間的第: 選擇裝置16卜第一導線100、第三導線5〇〇以及第一記俛 體胞元la可構成3維結構。 〜 •第一下部電極151可組構成將特定電壓或電流施加至 -貝料儲存層300。資料儲存層3〇〇之電阻可視施加至資料 儲存層300之電壓或電流而變化，且因此，可被用作非揮 發性資訊。舉例而言，資料儲存層3〇〇視施加至其之電壓 或電流而定可具有更高或更低之電阻，且兩個電阻位準可 構成儲存於第一記憶體胞元la中之一位元資料。在一些實 施例中，資料儲存層300可具有三個或三個以上穩定^電 阻位準，其可允許將多位元資料儲存於第一記憶體胞元& 中。 資料儲存層300以及上部電極400可形成成在其界面 處顯示歐姆接觸性質。第一下部電極151以及資料儲存層 3〇〇可形成成顯示非線性接面電阻性質。穿過第一記憶體 胞元la之電流可隨著施加至第一記憶體胞元la的電壓之 減小或增大而增大或減小。舉例而言，如以下將描述，資 料儲存層300可包含過渡金屬氧化物層或具有半導體特性 之在弓鈦礙氧化物（Perovskite oxide)層。在此情況下，第 一下部電極151以及資料儲存層300應可形成具有整流性 12 201250992 42785pif 第一，半導體接面（諸如，肖特基（Sch〇ttky)接點）。 要下電極151以及資料儲存層300可垂直地堆疊。結 Λ電仙'可在第一記憶體胞元la處垂直流動。端視由第一 ^電極151以及資料儲存層3⑻形·接面之特性而 疋’電流之主要流動可向上（自第—導線⑽至第三導線 5〇〇 ★或向下（自第三導線5〇〇至第一導線1〇〇)。 第—選擇裝置161可組構成顯示非對稱性I-V或整流 特性。因為第一選擇裂置161之存在，穿過第一記憶體胞 兀la之電流可控制為具有單向性質。甚至在第—下部電極 1M以及資料儲存層3⑻不具有整流性質之情況下，亦可 使用第-選擇裝置161來實現穿過第一記憶體胞sla之電 流的方向不對稱性。 在其他實施例中，第一選擇裝置161可包含非線性電 阻器，其顯示視所施加之電壓而變化的電阻性質。舉例而 5，在電阻器之電阻與所施加之電壓成反比之情況下，在 咼電壓差下之胞元（例如，選定胞元）可處於低電阻狀態 下，從而允許電流穿過選定胞元，而在低電壓差下之其他 胞元（例如，未選定胞元）可處於高電阻狀態下，從而防 止電流穿過未選定胞元。 第二導線200可垂直配置於第一導線1〇〇上，而在平 面圖中，第一導線100與第二導線2〇〇可在χ方向上自彼 此偏移，且彼此不完全重疊。第二記憶體胞元lb可設置於 第二導線200與第三導線5〇〇之相交點處。第二記憶體胞 元lb可包含依序串聯連接之第二下部電極152、資料儲存 13 201250992 4'"8；>pif 電極400。第二記憶體胞元1b可包含設置 置162。第-=52與資料儲存層3〇0之間的第二選擇襄 置 第—導線2〇〇、第=邋蠄snn l、2 ^ v lb可配置形成三維結構第―導線5GG以及第4憶體胞元 t記憶體胞元lb可組構成具 la相同或類似的特微 G隨胞tl 資料儲尨爲― 舉例而吕，視第二下部電極152與 ^ ^ . 之間的接面特性及/或第二選擇裝置162之 1机或電阻性質而定，穿 單向或主要在-個方向上⑽體胞7° lb之電流可為 第導、線100以及第二導線2〇〇中之每一 2 /第三導線5GG可用作輸出線或位元線。: 例中，第—導線_以及第二導線中之每- 或字綠作ίΐ線或位元線，且第三導線500可用作輸入線 二選摆驶 一§己憶體胞元la中，第一下部電極15卜第 ζΛ 置161、資料儲存層300以及上部電極400可依 s安顛倒_人序垂直地ι堆疊。在第二記憶體胞以b中，第 =部電極152、第二選擇裝置162、資料儲存層以及 上。卩電極400可依次或按顛倒次序垂直地堆疊。 第一记憶體胞元1a以及第二記憶體胞元lb可連接至 可全電路（圖2B之1〇1以及20〗）。驅動電路1〇ι以及2〇1 胞=構成分別獨立地將特定電壓或電流施加至第一記憶體 第以及第二記憶體胞元比。此使得能夠獨立地存取 一 己憶體胞兀1a以及第二記憶體胞元lb中之一者以執 仃5取或寫入操作，而與另一者之狀態無關。 201250992 4278 5pif 第一導線100可包含沿著例如γ方向之方向為細長的 線形導電元件。弟^導線200可包含平行於第一導線1 〇() 為細長的線形導電元件。第一導線500可包含沿著與第一 導線100交叉之方向（例如，X方向）為細長的線形導電 元件。在一些實施例中，第一導線10〇與第二導線2〇〇可 彼此平行，且第三導線500可垂直以與第一導線1〇()以及 第二導線200交叉。結果，第一導線100與第二導線2〇〇 以及第三導線500可界定在X方向上彼此間隔開且具備第 5己‘1)¾體胞元la以及第二記憶體胞元ib之兩個相交點。 第一導線100、第二導線200以及第三導線5〇〇可配 置於不同垂直層級處（亦即，沿著Z方向）。在一些實施 例中，第二導線200可配置於比第一導線100高的垂直層 級處，且第三導線500可配置於比第二導線200高的垂直 層級處。第一導線1〇〇可形成為具有實質上等於最小特徵 大小（下文稱作“F”）之寬度Wla，且第二導線2〇〇以 及第三導線500亦可形成為分別具有寬度w2a以及W3a, 寬度W2a以及W3a可實質上與最小特徵大小F相同。“最 小特徵大小” （F)是指可使用光微影製程形成的獨立單 位特徵尺寸之最小大小。 早 在一些實施例中，自平面圖，第一導線1〇()與第二導 、了在X方向上並不彼此間隔開。舉例而言，可按以 下方式配置第一導線100以及第二導線200 :自平面圖， 在X方向上，在第一導線100與第二導線200之間不存在 水平空間，而其可彼此垂直間隔開。此使得能夠最大限度 15 201250992 U O JjJlf 地減小第一導線100與第二導線200之間的水平空間，且 增大至少在水平X方向上的半導體裝置之整合密度。然 而，本發明概念之實例實施例可不限於此，例如，第一導 線100與第二導線200可在X方向上彼此間隔開。 第一下部電極151可為配置於第一導線10〇之頂表面 上的導電元件。自平面圖，第一導線100可如沿著第一導 線100之伸展方向為細長之線或如限定於第一導線1〇〇與 第二導線200之相交點内的島狀物般而成形。類似地，第 二下部電極152可為配置於第二導線200之頂表面上的導 電元件。自平面圖，第二下部電極152可如沿著第二導線 200之伸展方向為細長之線或如限定於第二導線2〇〇與第 三導線500之相交點内的島狀物般而成形。第一下部電極 151以及第二下部電極152中之每一者可具有小於最小特 徵大小F之寬度。第二下部電極152可具有小於第一下部 電極151之垂直長度的垂直長度。第一下部電極151與第 二下部電極152之間的間距La可實質上等於最小特&大 小F，其中間距La可定義為第一下部電極151 (或第^下 部電極152)之水平厚度同第一下部電極15ι與第二下部 電極152之間的距離之總和。但本發明概念之實例實施^ 可不限於此。舉例而言’在其他實施例中，間距La可 於或大於最小特徵大小F。 第一選擇裝置161可配置於第一導線10〇, ’且可如 限定於第一導線100與第三導線500之相交點内的島狀物 般成形。第一選擇裝置161可包含顯示整流性質之一極 201250992 42785pif ^ P些實_中’第—選難置⑹之二極體可由石夕 J氧化物形成。舉例而言’第—選擇裝置161可包含藉由 ，合彼此接觸之P型與n财圖案而形成之％二極體，或 精由接合ρ-NiOx與n-Ti〇x圖案或藉由接合p Cu〇x與 n-Tl0x圖案形成之氧化物二極體。在其他實施例中，第一 選騎置161可包含氧化崎料㈤如）ZnQx、以 中之至少—者’其可具有足夠高的電阻以防止電 ^在特定電壓或更小電壓下流過第—選擇裝置ΐ6ι，且旦 有低電阻㈣允許電流在蚊電壓蚊大電壓下之流動。 第二選擇裝置162可配置於第二導線200上，且可如 限定於第二導線200與第二導_綠ς> 上 般而成形。在-些實上導;點内的島狀物 第-選擇裝請相同的材料第;1=: = 二選擇裝置162可具有比最小特徵大小^的寬度^第二 置162可具有等於或類似於第一選擇裝二之垂 度眘第一選擇裝置161與第二選擇裝請 ，間的間距Sa可實質上等於或小於或大於最小特徵 選擇=娜Γ定義為第—選職置⑹(或第二 Λ 同第—選擇裝置161與第二選 擇裝置162之間的距離之總和，如 X方層=可如沿著第三導、請a塌方 最小=成形，或形成為具有等於或類似於 Γ 料儲存層300可共同地連接至 第-下部電極⑸以及第^^電極152 17 201250992 4Z/8^pif 選擇裝置161 g及第二選擇裝i 162。資料儲存層3〇〇可 包含具有至少兩_定電阻㈣之材料，其可視施加至其 之電壓或電流而相逆地變化，且可維持原樣，直至外部信 號施加至資料儲存層300。 舉例而言，資料儲存層300可包含藉由將高電壓施加 至其而形成電流路徑之材料。在資料儲存層3〇〇中形成之 電流路徑可導致資料儲存層3〇〇之電阻的減小。在一些實 施例中，=#料儲存層300可包含（例如）金屬氧化物^例 如，TiOx、HfOx、TaOx、NiOx、ZrOx 以及 w〇x)、金屬 氮化物（例如，BNx以及AlNx)、具有鈣鈦礦結構之氧化 物（例如，PrCaMnO以及經摻雜之SrTi〇)以及含有具有 尚擴散性之金屬離子（例如，Cu以及Ag)的固體電解質 (例如，GeTe以及GeS)。下文，此類型之記憶體胞元將被 描述為電阻性隨機存取記憶體（resistive mnd〇m access memory ; RRAM)胞元。資料儲存層3〇〇可與由金屬材料 形成之第一下部電極151以及第二下部電極152接觸。在 此情況下，資料儲存層300可顯示整流行為。若在高電阻 狀態下或在關斷狀態下將設定電壓施加至資料儲存層 300，則可將資料儲存層300切換至低電阻狀態或接通狀 態。此被稱作設定操作。若在低電阻狀態下或在接通狀態 下將重設電壓施加至資料儲存層3〇〇,則可將資料儲存層 300切換至高電阻狀態或關斷狀態，而處於接通狀態下之 資料儲存層300可具有低電阻，直至將重設電壓施加至資 料儲存層300為止。此被稱作重設操作。可藉由將小於重 201250992 42785pif 設或設定電壓之讀取電壓施加至資料儲存層3〇〇來讀出儲 存於資料儲存層300中之資料。 在其他實施例中，資料儲存層3〇〇可包含可相變材 料，視溫度以及加熱時間而定，其可自高電阻（非晶）狀 態切換至低電阻（結晶）狀態，且可再次切換回來。可藉 由調整穿過資料儲存層300之電流來控制資料儲存層3〇曰〇 之溫度以及加熱時間。下文巾，此_之記憶體胞元將被 描述為可相變隨機存取記憶體（Phase changeable random access memory ; pram)胞元。可相變材料可包含至少一 種硫族化物化合物，可使聽耳㈤le)加熱效應在高電 阻非晶狀態與低電阻結晶狀態之間可逆地切換其結晶結 構。舉例而言，若藉由重設電流在短時間内將資料儲存層 300加熱至比其炫點高的溫度且迅速淬火，則資料儲存層 3〇〇可變為具有高電阻之非晶或重設狀態。又，若藉由言^ 定電流將處於高電阻狀態下之資料儲存層3〇〇加熱至結晶 溫度與其熔點之間的溫度且緩慢冷卻，則資料儲存層;二 可變為具有低電阻之結晶或設定狀ϋ。仙穿過資料儲存 層30*0之電流可使得能夠讀出儲存於第一記憶體胞元“ 及/或第一記憶體胞元ib中之資訊。 在其他實施例中，資料儲存層300可包含至少兩個鐵 磁層。在此情況下，可視鐵磁層之磁化是平行或是反平行 而定來判定資料儲存層300之電阻。舉例而言，資料儲 層300可針對平行磁化組態顯示低電阻，且針對反平行磁 化組態顯示高電阻。可按GMR結構（其中將非磁性導電 19 201250992 42785pif $插入於鐵磁層之間）或肋結構（其中將非磁性絕緣層 ^入於鐵磁層之間）之形式組態資料儲存層300。在-些 實施例中，在資料儲存層巾，鐵磁射包含、 =Fe:NiFeCo以及CoFeB巾之至少一者，且非磁性導電 層可包含〇*或Cu中之至少一者，且非磁性絕緣層可包含 以及AlOx中之至少—者。當第—記憶體胞元13或 第一记憶體胞7C lb組構成具有此資料儲存層3〇〇時，其可 被叫作“MRAM胞元”。 ’、 上部電極4〇0可如沿著第三導線5〇〇之伸展方向或χ 方向為細長之線般而成形，且可形成為具有與最小特徵大 小F相同的寬度。上部電極400可包含與資料儲存層3〇〇 不發生反應之金屬層。上部電極4〇〇可包含貴金屬（諸如，

Pt、RU以及Ir)、TiN、TaN、WN、w以及A1中之至少一 者。 圖1B為根據自參看圖ία描述之實施例修改而成之實 施例的s己憶體胞元結構之透視圖。為了簡潔描述，可省略 先前參看圖1Α描述的元件之重疊描述。 參看圖1Β，記憶體胞元結構2可為3D雙交點陣列结 構，3D雙交點陣列結構具有在平面圖中彼此部分重疊且;^ 俯視圖中彼此間隔開之第一導線1〇〇與第二導線2〇〇。舉 例而言，與圖1A的第一導線100之寬度wla以及第二導 線200之寬度W2a相比，第一導線1〇〇之寬度Wlb以及 第二導線200之寬度W2b可增大得比最小特徵大小F大。 在此情況下’如圖1B中所繪示，在平面圖中，第一導線 20 201250992 42785pif 100之右側部分可與第二導線200之左側部分部分地重疊。 根據圖1B之本實施例，如與圖1A之實施例相比，第 一導線100以及第二導線200可具有增大之截面積以及減 小之電阻。第三導線50〇可具有大於最小特徵大小F之寬 度W3b ’且因此，如與圖ία之實施例相比，可減小第三 導線500之電阻。在其他實施例中，第三導線5〇〇之寬度 W3b可與最小特徵大小ρ實質上相同。第一下部電極151 與第二下部電極152可以間距Lb而交替地配置，間距Lb 可實質上等於或小於或大於最小特徵大小F。第一選擇裝 置161與第二選擇裝置162可以間距Sb而交替地配置， 間距Sb可實質上等於或小於或大於最小特徵大小F。在本 實施例中，間距可組構成滿足1^ = 1^=:以=%之關係。 圖1C為根據自參看圖ία描述之實施例修改而成之實 施例的記憶體胞元結構之透視圖。為了简潔描述，可省略 先剷參看圖1A描述的元件之重疊描述。 參看圖1C ’記憶體胞元結構3可包含設置於第一導 線100以及第二導線200與第三導線5〇〇之相交點處的第 一記憶體胞元3a以及第二記憶體胞元3b。 可存在沿著第三導線5 〇 〇之伸展方向配置以在χ方向 上彼此間隔開之資料儲存層3〇1以及302。舉例而言，資 料儲存層301以及302可包含設置於第一導線1〇〇與第三 導線500之相交點處的第一資料儲存層3〇1，以及設置於 第一導線200與第三導線5〇〇之相交點處的第二資料儲存 層302。第-資料儲存層遍可如沿著第一導線1〇〇之伸 21 201250992 42/»ipif 展方向為細長之線或如類似於第一選擇裝置161之島狀物 般而成形。第二資料儲存層302可如沿著第二導線200之 伸展方向為細長之線或如類似於第二選擇裝置162之島狀 物般而成形。 第一導線100之寬度Wlc以及第二導線200之寬度 W2c可實質上等於或大於最小特徵大小ρ。舉例而言，第 一導線100以及第二導線200可分別具有可實質上等於最 小特徵大小F的寬度wic以及W2c，且經配置而在垂直 上彼此間隔開且水平上彼此緊靠或間隔開，如參看圖1A 所描述之實施例。在其他實施例中，類似於圖1B之實施 例，第一導線1〇〇以及第二導線2〇〇可分別具有大於最小 特徵大小F之寬度Wlc以及W2c，而第一導線1〇〇與第 二導線200可在平面圖中彼此部分重疊，且在俯視圖中彼 此間隔開。第三導線500之寬度W3c可實質上等於或大於 最小特徵大小F。 圖2A為根據本發明概念之實例實施例的半導體記憶 體裝置之透視圖。圖2B為圖2A之平面圖，且圖2C為圖 2A之等效電路圖。圖2D為根據自參看圖2A描述之實施 例修改而成之實施例的半導體記憶體裝置之透視圖。 參看圖2A’半導體記憶體裝置10可包含3D雙交點 陣列，其組構成具有圖1A中繪示之記憶體胞元結構丨。舉 例而言，半導體記憶體裝置10可包含第一導線1〇〇中之多 者、第二導線2〇〇中之多者以及第三導線5〇〇中之多者。 第一導線100以及第二導線2〇〇可沿著γ方向彼此平行地 22 201250992 42785pif 延伸，且第三導線500可沿著X方向延伸以與第一導線100 以及第二導線200交叉。結果，半導體記憶體裝置10可具 有由第一導線100以及第二導線200與第三導線500界定 之多個相交點。第一導線100可配置於第一平面上以彼此 共平面，第二導線200可配置於定位於比第一平面高之層 級處的第二平面上以彼此共平面，且第三導線50〇可配置 於定位於比第二平面高之層級處的第三平面上以彼此共平 面。 第一記憶體胞元la可設置於第一導線1〇〇與第三導 線500之相交點處’且第二記憶體胞元lb可設置於第二導 線200與第三導線500之相交點處。雖未在圖2A中所描 繪，但第一導線100可配置於半導體基板90上，且絕緣層 92可界於第一導線100與半導體基板90之間，如在圖8A 中所繪示。 第一導線100可形成為具有實質上等於最小特徵大小 F之寬度Wla。第一導線100可按為2F之間距pia在X 方向上配置，且彼此鄰近的第一導線1〇〇之距離可等於最 小特徵大小F。第二導線200可形成為具有實質上等於最 小特徵大小F之寬度W2a ’且按為2F之間距j>2a在X方 向上配置。彼此鄰近的第二導線2〇〇之距離可等於最小特 徵大小F。第二導線200可垂直配置於比第一導線丨⑻高 的層級處，且水平配置於苐一導線100之間。此使得能夠 按交替方式配置第一導線100與第二導線200，而在導線 100與200之間不存在X方向空間。第三導線5〇〇可形成 23 201250992 42785pif 為具有實質上等於最小特徵大小F之寬度W3a。第三導線 500可按為2F之間距P3a在γ方向上配置，且彼此鄰近 的第三導線500之距離可等於最小特徵大小F。在一些實 施例中，資料儲存層300以及上部電極400可組構成具有 與第三導線500相同的形狀以及配置。 如圖2B中所繪示，第一導線1〇〇可電連接至第一驅 動電路101，且第二導線200可電連接至第二驅動電路 201。第一驅動電路1〇1與第二驅動電路2〇1可彼此間隔地 配置；舉例而言，第一驅動電路1〇1以及第二驅動電路2〇1 可位於記憶體胞元陣列1之兩側處面向彼此。在一些實施 例中，第一驅動電路1〇1以及第二驅動電路2〇1可整合於 半導體基板上。 在將第二導線2〇〇定位於與第一導線1〇〇相同的層級 處之情況下，第一導線100與第二導線2〇〇可能需要彼此 水平間隔開最小特徵大小F。在此情況下，單位記憶體胞 凡之佔據面積可為4F2。相比之下，根據本實施例，在第 一導線100與第二導線2〇〇之間可能不存在空間，且因此， 單位記憶體胞元之佔據面積95可為2F2，如在圖2Β中所 繪不。換言之，第一導線1〇〇與第二導線2〇()可交替地配 置於兩個垂直層級處，且因此，第一導線100以及第二導 線200可形成於減小之面積中，例如，相對於將第一導線 100以及第二導線200配置於同一層級處之情況減小一 半。此使得能夠増大記憶體胞元密度。 返回參看圖2Α，可形成第一下部電極151中之多者 24 201250992 42785pif 以具有沿著第-導線刚之伸展方向（或γ方向 線形狀。類似地，可形成第二下部電極152中之以里 有沿著第二導線之伸展方向（或Υ方向）延 形 狀。可制侧（且單-）製鄉成第―下部電極ΐ5 ΐ以 及第二下部電極152 ;舉例而言，如在圖8Β至圖8D中所 綠不，第-下部電極151以及第二下部電極152之形成可 包含形成财與最傾徵大小F實質上洲之寬度h的 渠溝11卜在渠溝m巾沈積導電層，以及接著圖案化導 電層。在此情況下’第-下部電極151肖第二下部電極152 可按間距La交替地配置，間距u可小於最小特徵大小f。 在其他實施财，在·⑴形成為具有纽最小特徵大 小F之寬度Ta之情況下，第—下部電極151與第二下部 電極152可按間距La交替地配置，間距u可實質上等於 或大於最小特徵大小F。側壁間隔物2〇2可配置於各別第 一導線200之兩個側壁上。虛設電極153可界於第一下部 ，極151與側壁間隔物202之間。虛設電極153可具有沿 著Y方向延伸之線形狀。虛設電極153中之每一者可連接 至第一導線100中之對應者，且垂直地朝向第二導線2〇〇 L伸側壁間隔物202可防止第一導線1〇〇以及第二導線 2〇〇產生短路。可使用第一下部電極151以及第二下部電 極152之形成製程形成虛設電極153。將參看圖8A至圖 8E進一步詳細地描述此情形。 在如圖2D中所繪示之其他實施例中，第一下部電極 151中之每一者可具有限定於第一導線1〇〇與第三導線5〇〇 25 201250992 4Z/83pif 之相父點中之對應者内的島狀物形狀。類似地，第二下部 電極152中之每一者可具有限定於第二導線2〇〇與第三導 線5〇=之相交點中之對應者内&島狀物形狀。虛設電極153 中^每一者可具有限定於第一導線1〇〇與第三導線500之 相父點中之對應者内的島狀物形狀。圖2D之半導體記憶 體裝置11可組構成具有與圖2A之半導體記憶體 ^ 相同的技術特徵。 返回參看圖2A，可根據資料儲存層300之材料來對 半導體5己憶體裝置進行分類。舉例而言，在資料儲存層 300包含可相變材料（例如，Ge-Sb-Te或Ge-Te)之情況 下，半導體圮憶體裝置1〇可被分類為PRAM裝置。或者， 在資料儲存層300包含過渡金屬氧化物（例如，Ti〇x或 HfOx )之情況下，半導體記憶體裝置丨〇可被分類為rr 裝置。不同地’在資料儲存層300包含磁性材料（例如，

CoFe/Cu/CoFe 或 NiFe/MgOx/NiFe)之情況下，半導體記 憶體裝置10可被分類為MRAM裝置。 結合圖2A參看圖2C，第一導線1〇〇可對應於定位於 第一平面上之字線W10、W11以及W12 ,第二導線2〇〇 可對應於定位於第二平面上之字線W2〇、W21以及W22， 且第二導線500可對應於定位於第三平面上之位元線BL〇 以及BL1。 在操作中’位元線中之一者（例如，BL〇)連接至能 夠誘發足夠電流以切換資料儲存層3〇〇之電阻狀態的電壓 VW，且位7G線中之另一者（例如，BU)連接至電壓Vw/2。 26 201250992 42785pif 字線中之一者（例如，W22)連接至接地電壓〇 v 線中之其他者（例如，W1G_W21)連接至電壓Vw/2。: 此情況下，由於在位於字線W22與位元線则 ，的記憶體胞元Μ之兩端之間產生電壓差Vw，5 间電阻狀態與低f阻狀態之間城記紐胞元Μ。此可用 以改變儲存於記憶體胞元Μ中之資料。相比之下， 隐體胞元（除了記憶體胞元]^外）可具有電壓差^赠、 ον’所述電衫過小㈣不能娜電阻狀態，且因此，可 防止在其上的非意欲之寫入。 在-些實施例中，可提供無額外選擇裝置之半導 體，10。·然如此，可使用接面之整流性質選擇二 存取母-記龍航，接面可形成於第—下部t極⑸以 及第二下部電極152與資料儲存層扇之間。更詳細地， 在量測穿過記憶體胞元M之第一電流Ia以讀出儲存於記 =體胞兀Μ中之資料之情況下，歸因於穿過未選定記憶體 胞7L (例如，設置於字線W22與位元線BU及/或字線 Wi2與位元線则以及BU之相交點處）的第二電流化 之存在可月匕干擾la之董測。然而，根據本實施例，形成 於第下。P電極⑸以及第二下部電極…與資料儲存層 300之間，接面之整流性質可自&之量測排除第二電流 lb。此使得能_止在操仙間發生讀出錯誤。 >圖3A為根據本發明概念之其他實例實施例的半導體 記憶體裝置之透視圖。圖3B為圖认之平面圖，且圖冗 為圖3A之等效電路圖。圖3D為根據自參看圖3a描述之 27 201250992 42785pif 貫施例修改而成之實施例的半導體記憶體I署、 參看圖3,，半導體記憶體裝置12可組構圖 2A之半導體記憶體裝置10實質上相同的技術特 而言，半導體記《裝置u可包含3D雙交點 2 構成具有圖1A中繪示之記憶體胞元結構丨。在一此/、、、' 中，第一導線100與第二導線200可配置二:實施例 隔開，且在水平上彼此緊靠或間隔開，且當三J :匕間 配置成與第一導線1〇〇以及第二導線200交又且—y 配置第-記憶體胞元la以及第二記憶體胞元U之多= 交點。如圖3B中所繪示，第—導線刚可電 一 電路ΗΠ’且第二導線2⑽可電連接至第二驅動= 半導體s己憶體裝置12可進一步包含界於第一下 Ϊ二2料儲存層3〇0之間的多個第—選擇裝置161， 部電極152與資料儲存層300之間的多個 2。第—選财置161中之每—者可形如 定於第一導線獅與第三導線％。之相交點内。 選擇裝置162中之每一者可形如島狀物，限 疋、第二導線200與第三導線500之相交點内（見圖3α)。 —些實施财，可使用相同且單-製㈣成彼此鄰 j第—選擇裝置⑹以及第二選擇裝置162，例如，如 m9A至圖冗所描述。可按實質上等於或大於或小於 : 徵大小F之間距Sa交替地配置第一選擇裝置161 以及第二選㈣置162。可視航提供第-選擇裝置⑹ 28 201250992 42785pif 以及第二選擇裝置162以實現第—下部電極151以及第二 下部電極152與資料儲存層300之間的單向電流路徑。— 可將第一選擇裝置161中之多者配置於第一下部電極 151 :之每一者上’且其數目可等於與第一導線1〇〇中之 一者父叉的第二導線500之數目。類似地，可將第二 裝置162中之多者配置於第二下部電極152中之每 上，且其數目可等於與第二導線2⑽中之—者交又 _ 導線500之數目。 J弟二 杜如園3D中所繪示之其他實施例中，第一下部 151中之每—者可具有島狀物形狀，限定於第— 》 與第二導線500之相交點中之對應者内，且第二下部 152★中之每一者可具有島狀物形狀，限定於第二導線2二 與，三導線500之相交點中之對應者内。虛設電極⑸ 之每一者可具有島狀物形狀，限定於第-導線1G0與第： ^線500之相交點中之對應者内。圖3d之半導體帥^ 组構成具有與圖3A之半導體記憶體裝置^相 同的技術特徵。 且U相 、參wti圖以圓3A，第一導線100可對應於字線 w21以及導線可對應於字線W20、 及BL1。此外，圖=；導線500可對應於位元線咖以 對應於第-選擇^ l6^f^件S1以及S2可分别 ..^ , 释表置161以及第二選擇裝置162。可松珈 在第—下部電極⑸以及第二下部電極152 29 201250992 42785pif 以及資料儲存層300不形成具有整流性質之接面之情況 下、，歸因於元件S1以及S2之存在，根據所施加之電位差’ 穿過記憶體胞7G之電流亦可為單向或非線性的。此使得能 夠在寫入或讀取操作期間唯—地選擇記憶體胞元中之一 圖4A為根據本發明概念之其他實例實施例的半導體 記憶體裝置之透視圖。圖4B為圖4A之平面圖，且圖4C 為根據自參看圖4A描述之實施例修改而成之實施例的半 導體記憶體裝置之透視圖。為了簡潔描述，可省略先前參 看圖2A至圖2D描述的元件之重叠描述。 參看圖4A，半導體記憶體裝置2〇可包含3D雙交點 陣列，其組構成具有圖1B中繪示之記憶體胞元結構2。類 似於圖2A，半導體記憶體裝置2〇可包含沿著γ方向延伸 且配置於不同層級處之第一導線1〇〇以及第二導線2〇〇以 及沿著X方向延伸之第三導線5〇〇。換言之，第一導線1〇〇 以及第二導線200可配置成與第三導線5〇〇交叉，藉此界 定多個相交點。可將第一記憶體胞元2a以及第二記憶體胞 元2b中之多者配置於所述相交點處。如圖4B中所繪示， 第一導線100可電連接至第一驅動電路，且第二導線 200可電連接至第二驅動電路201。半導體記憶體裝置20 可組構成形成圖2C之等效電路圖。 第一導線100可形成為具有大於最小特徵大小F之寬 度Wlb，且按與2F實質上相同之間距pib在X方向上配 置。第'一導線200可形成為具有大於最小轉徵大小f之寬 201250992 42785pif 度W2b ’且按與2F實質上相同之間距p2b在χ方向上配 置。第二導線200可垂直配置於比第一導線1〇〇高的層級 處，且在水平上與第一導線1〇〇之一部分重疊。第一導線 100與第二導線200可水平上彼此重疊，且在χ方向上交 替地配置。根據本實施例，可減小第一導線100以及第二 導線200之電阻，且可最大限度地減小第一導線100與第 二導線2〇〇之間的水平空間。 苐二導線500之寬度W3b可大於最小特徵大小F。此 使得能夠減小第三導線5〇〇之電阻。在其他實施例中，第 二導線500之寬度W3b可實質上等於最小特徵大小F。第 一下，電極151與第二下部電極152可按可等於或小於或 大於最小特徵大小F之間距Lb交替地配置。第一下部電 極151以及第二下部電極152可如沿著Y方向延伸之線般 而成形。 圖4C繪示自參看圖4八描述之實施例修改而成的半導 體圮憶體裝置21。如圖4C中所繪示，第一下部電極151 可如限定於第一導線1〇〇與第三導線500之相交點處的島 狀物般而成形，且第二下部電極152可如限定於第二導線 200與第三導線5〇〇之相交點處的島狀物般而成形。可如 圖4A之半導體記憶體裝置2〇所組態般來組態半導體記憶 體裝置21之其他態樣。 圖5A為根據本發明概念之其他實例實施例的半導體 記憶體裝置之透視圖。圖5B為圖5A之平面圖，且圖5C 為根據自參看圖5A描述之實施例修改而成之實施例的半 31 201250992 42785pif 導體記憶體裝置之透視圖。 參看圖5A，半導體記憶體裝置22可組構成具有與圖 4A之半導體記憶體裝置2〇實質上相同的技術特徵。舉例 而言，半導體記憶體裝置22可包含3D雙交點陣列，盆植 構成具有圖1B中繪示之記憶體航結構2。在—些實施例 中可垂直上彼此間隔配置且水平上彼此重疊之第一導線 100以及第二導線可與第三導線，交叉，以界定可 供配置第-記憶體胞元2&以及第二記憶體胞元2b之相交 點。如圖5B中所繪示，第一導線議可電連接至第—驅 動電路101，且第二導線200 ▼電連接至第二驅動電路 201。半導體讀、體裝置22可組構成形成圖3C之等效電 路圖。 當與半導體記憶體裝置2〇相比時，半導體記憶體装 置22可進-步包含配置於第_下部電極151與資料儲存層 300之間以具有島狀物形狀的第-選擇裝i 161中之多 者以及配置於第二下部電極⑸與資料儲存層獅之間 以具有島狀物形狀的第二選擇裝置162巾之多者。第 ，電極ι51以及第二下部電極152中之每—者可具有線形 狀或島狀物形狀，如分別在圖5A以及^ 5C中所繪示 5C中所繪示之半導體記憶體裝置23可組構成具有與圖认 之半導體記憶體裝置22相同的技術特徵，惟下部電極 以及152之形狀（亦即，島狀物形狀）除外。 圖6A為根據本發明概念之其他實例實施例的 記憶體裝置之透視圖’且圖6B以及圖6C為根據自參看圖 32 201250992 42785pif

6A描述之實施例修改而成之實施例的半導體記情、體| 之透視圖。 、又I 參看圖6A，半導體記憶體裝置30可包含3D雔六零 陣列，其組構成具有圖1C中繪示之記憶體胞元、结構點 似於圖2A，圖6A之半導體記憶體裝置30可包含广著類

方向延伸且配置於不同層級處之第一導線1〇 =者Y υ U及第二導 線200以及沿著X方向延伸之第三導線5〇〇。換古之，$ 一導線100以及第二導線200可配置成與第三導線5〇〇 = 叉，藉此界定多個相交點。可將第一記憶體胞元％以及^ 二記憶體胞元3b中之多者配置於所述相交點處。如圖2b 中所繪示，第一導線100可電連接至第一驅動電路1〇1， 且第二導線200可電連接至第二驅動電路201。半導體記 憶體裝置30可組構成形成圖2C之等效電路圖。 第一資料層301可配置成在亦具有線形狀之第一下部 電極151上具有沿著γ方向延伸之線形狀。第二資料層3〇2 可配置成在亦具有線形狀之第二下部電極152上具有沿著 Y方向延伸之線形狀。換言之，第一資料層3〇1與第二資 料層302可彼此平行。第三導線500可沿著X方向延伸以 與第一資料層301以及第二資料層302交叉。上部電極4〇〇 可界於第一資料層301以及第二資料層302與第三導線 500之間以沿著X方向延伸。 第一導線100可形成為具有實質上等於最小特徵大小 F之寬度Wlc (類似於圖2a之實施例），且按實質上等於 2F之間距Pic在X方向上配置。第二導線2〇〇可形成為 33 201250992 42785pif 具有實質上等於最小特徵大小F之寬度W2C，且按實質上 等於fF之間距P2c在χ方向上配置。第二導線2〇〇可配 置於高於第一導線1〇〇的垂直層級處。在一些實施例中， 在平面圖中，第一導線1〇〇與第二導線2〇〇可彼此緊靠或 間隔開地交替配置。 在其他實施例中，第一導線100可形成為具有大於最 士特彳玫大小F之寬度Wlc (類似於圖4A之實施例），且按 ，質上等於2F之間距Pic在X方向上配置。第二導線2〇〇 可，成為具有大於最小特徵大小F之寬度W2c，且按實質 等於2F之間距P2C在X方向上配置。第二導線2〇〇可 配置於高於第一導線1〇〇的層級處，且在平面 導線1〇〇部分地重疊。 乂 第三導線500可形成為具有實質上等於或大於最小相 徵大小F之寬度W3c，且按實質上等於2F之間距p3c名 方向上配置。在其他實施例中，間距Plc、P2c以及P3< 中之至少一者可大於2F。 圖6B繪示自參看圖6A描述之實施例修改而成的半導 體&己憶體裝置31。如圖6B中所繪示，第一資料層301可 配置於第一導線100與第三導線500之相交點處，且第二 資料層302可配置於第二導線200與第三導線500之相交 ’點處。第一資料層301以及第二資料層302可如島狀物般 而成形。 ^ 圖6C繪示自參看圖6A描述之實施例修改而成的另一 半導體記憶體裝置32。如圖6C中所繪示，半導體記憶體 34 201250992 42785pif 虞置32可進-步包含.第〜選擇裝置i6i，其可界於島狀 物形第-資料層逝與線形第—下部電極151之間；第二 選擇裝置162，其可界於島狀物形狀的第一資料層3〇1與 線形的第二下部電極152之間。第一選擇裝置161以及第 二選擇裝置162中之每一者可為島狀物形狀。 類似於圖2D之實施例，半導體記憶體裝置30、31以 及32中之至少一者可包含可如島狀物形狀的第一下部電 極151以及第二下部電極152。 圖7Α為根據本發明概念之另外實例實施例的半導體 記憶體裝置之透視圖，且圖7Β以及圖7C為根據自參看圖 7 Α描述之實施例修改而成之實施例的半導體記憶體裝置 之透視圖。 參看圖7A，半導體記憶體裝置40可包含垂直堆疊之 至少兩個半導體記憶體裝置。半導體記憶體裝置40中的半 導體記憶體裝置中之至少一者可為圖2A之半導體記憶體 裝置10、圖2D之半導體記憶體裝置11、圖3A之半導體 記憶體裝置12及/或圖3D之半導體記憶體裝置13。結果， 第一記憶體胞元la以及第二記憶體胞元lb可垂直或三維 地配置於半導體記憶體裝置40中。這能夠增大半導體記憶 體裝置40之整合密度。 參看圖7B，半導體記憶體裝置41可包含垂直堆疊之 至少兩個半導體記憶體裝置。半導體記憶體裝置41中的半 導體記憶體裝置中之至少一者可為圖4A之半導體記憶體 裝置、圖4C之半導體記憶體裝置21、圖5A之半導體記 35 201250992 4z/s^pif 憶體裝置22及/或圖5C之半導體 :一記憶體胞元⑽及第二記憶體：= 23。因此， 地配置於半導體記憶體裝置41 可垂直或三維 體裝置41之整合密度。 此夠增大半導體記憶 參看圖7C，半;體記憶體裝置4 至少兩個半_記‘_裝置 ^含垂直堆疊之 導體記憶體裝置中之至少 體錢體I置42中的半 裝置30、圖6B之半導體記憶體裝為圖二之半導體記憶體 體記憶體裝置32。因此，笛^ 及/或圖6C之半導 憶體胞元3b可垂錢憶體胞元％以及第二記 王且4二維地配置於本 中。這能約增大半導體記憶财置42^己憶體裝置42 圖8A至圖8E為說明根 整\密度。 製造半導體記憶體裝置之 赞月概心之貫例實施例的 參看圖8A，第—導線二= 中之多者可形成於基板9G μ ^之夕者以及第二導線綱 200可在俯視圖中彼此間。弟:導線1⑻與第二導線 延伸。舉例而言，第-導/ 在平面圖中彼此平行地 不同的垂直層級處，且可tlGG可配置於與第二導線200 1〇〇與第二導線脈在替方式水平配置第一導線 成於比第-導線勘高的^^中，第二導線細可形 90與第-導線100之間^處。絕緣層92可形成於基板 9〇。 電性隔離第一導線100與基板 電層 第一導線100可形成於 112可形成來覆蓋第〜 絕緣層92上，且第一層間介 專線100。第二導線2〇〇可形 36 201250992 42785pif 成於第-層間介電層m上，且第二層間介電層叫 成為覆蓋第二導線200。在一些實施例中，側壁 = 可形成為覆蓋第二導線200中之每一者的兩個側壁π。 層間介電層112以及第二層間介電層114可形成為豆有 此相等或不同的垂直厚度。 基板90可包含諸如矽晶圓之半導體基板。可藉由沈 積氧化物（例如’ SiOx)、氮化物（例如，SiNx、Si〇N?^ 或其任何組合中之至少一者來形成絕緣層92以及第一X層 間介電層112以及第二層間介電層114中之至少一者。二 壁間隔物202之形成可包含沈積對於第二層間介電層ιΐ4 具有蝕刻選擇性之絕緣材料，以及接著圖案化所述絕緣材 料。在一些實施例中，第二層間介電層〗14可由氧化物（例 如，SiOx)層形成，且侧壁間隔物2〇2可由氮化物（例如， SiNx)層形成。 第一導線100以及第二導線2〇〇之形成可包含沈積導 電材料（諸如 ’ Ti、W、Si、Cu、Ta、Mo、Ru、A卜 Au、 Pt、Ag或其任何組合）中之至少一者，以及接著圖案化所 述導電材料。第一導線1〇〇可形成為具有實質上等於最小 特徵大小F (其可定義為對應圖案化系統可印刷之最小尺 寸）之寬度Wla，且按實質上等於2F之間距pla配置。 第二導線200可形成為具有實質上等於最小特徵大小F之 寬度W2a ’且按實質上等於2F之間距p2a配置。亦即， 寬度以及間距可組構成滿足Wia = W2a = F以及PI a == P2a =2F之關係。 37 201250992 42785pif 一導8β,渠溝U1可形成為暴露第一導線刚與第 彼此鄰近配置之部分。在―些實施例中，渠 t匕包含在第二層間介電層H4上塗佈以及圖 擇性地形成罩幕94、將罩幕94用作關罩幕來選 ==一層間介電層112以及第二層間介電層… 以形成暴露第一導線1〇m 之部分的渠溝第：導線之彼此鄰近配置 +巾之每—者可形成為具有實f上等於或大於 道始遍/j、F之寬度Ta，且沿著第一導線以及第二 之伸展方向為細長的。在平面圖中，渠溝111中 =每者可部分地重疊彼此鄰近配置的第—導線漏以及 -導線2GG。在-些實施例巾，贿渠溝⑴重曼之面 積而=’第-導線1()〇可實質上與第二導線綱相同。舉 例而言，渠溝⑴可按間距Pla之四分之一或第一導線1〇〇 的寬度Wla之一半重疊第一導線1〇〇，且按間距p2a之四 刀之或第一導線200的寬度W2a之一半與第二導線2〇〇 重疊。 參看圖8C，導電材料層150可共形地形成於包含渠 溝111之所得結構上◊導電材料層15〇可與第一導線1〇〇 以及第二導線2〇〇被渠溝in暴露的部分直接接觸。導電 材料層150可由對於隨後形成之資料儲存層3〇〇具有低反 應性的材料形成。舉例而言，可藉由沈積貴金屬（例如，

Pt、Ir、Ru )、TiN、TiAIN、TaN、WN、MoN、NbN、TiSiN、 TiBN、ZrSiN、WSiN、WBN、ZrAIN、MoAIN、TaSiN、 38 201250992 42785pif

TaAIN、TiW、TiA卜 TiON、TiAlON、WON、TaON、A1、 W或其任何組合中之至少一者來形成導電材料層15〇。 參看圖8D，第一下部電極151以及第二下部電極152 可形成於渠溝111之側壁上。第一下部電極151以及第二 下部電極152可分別連接至第一導線1〇〇以及第二導線 2〇〇。可藉由非等向性蝕刻導電材料層15〇來形成第一·下部 電極151以及第二下部電極152。在一些實施例中，可使 用相同且單一製程來形成第一下部電極151以及第二下部 電極152。第一下部電極151以及第二下部電極152可分 別如沿著第一導線1〇〇以及第二導線2〇〇延伸之線般而成 形。又，第一下部電極151以及第二下部電極152可形成 為具有小於最小特徵大小F之寬度。可實質上藉由導電材 料層150之沈積厚度來判定第一下部電極15ι以及第二下 。|5電極152之寬度。第一下部電極丨$ 1以及第二下部電極 152配置於具有實質上等於或大於最小特徵大小F之寬度 Ta的渠溝ill内。因此，當第一下部電極151以及第二下 部電極152配置於具有寬度F之渠溝ill内時，第一下部 電極151與第二下部電極152之間的距離可小於最小特徵 大小F，且當第一下部電極151以及第二下部電極152配 置於具有大於最小特徵大小F之寬度之渠溝1U内時，第 下部電極151與第二下部電極152之間的距離可等於或 大於最小特徵大小F。在一些實施例中，在渠溝1U中之 至乂-者巾，可存在虛㈣極153 ’其可為非等向性蚀刻 製私後之剩餘物。虛設電極⑸可與第一導線議直接接 39 201250992 42785pif 觸，且朝向第二導線2〇〇垂直延伸。 間隔物202可形成於虛設電枉^ ^ '立 風於显认電極153與第二導線200之間以 防止/、彼此接觸。換言之’歸因於侧壁間隔物搬之存在， 可防止第-導線100與第二導線2〇〇產生短路。 、參看圖8E，可形成絕緣層（例如，Si〇x)以填充渠 溝ln，且接著平坦化以形朗魏緣層m。因為平坦化 的關係’頂蓋絕緣層117之頂表面可位於與第二層間介電 質114之層級相同的層級處。其後，資料儲存層3〇〇、上 部電極400以及第三導線500可形成於頂蓋絕緣層ιΐ7以 及第二層間介電質114上。資料儲存層3⑼、上部電極4〇〇 以及第三導線500可形成為具有線形狀並與第一導線1〇〇 交叉。 第三導線500之形成可包含沈積導電材料（例如，Ή、 W、Si、Cu、Ta、Mo、Ru、A卜 Au、Pt 或 Ag)中之至少 一者，以及接著圖案化所沈積之導電材料。第三導線5〇〇 可如圖2A中所繪示呈多個線形。在一些實施例中，第三 導線5 00可沿著第一導線1 〇 〇或第二導線2 〇 〇之伸展方& 配置以與第一導線1〇〇及/或第二導線2〇〇交叉，如在圖 2A中所繪示。各別第三導線500可形成為實質上具有為f 之寬度W3a以及為2F之間距P3a。 上部電極400以及資料儲存層300之形成可包含沈積 對應的層以及將線形第三導線5 〇 0用作蝕刻罩幕來對其進 行圖案化。所以’上部電極400以及資料儲存層3〇〇 /中之 每一者可形成為具有與第三導線500相同的^態以及形 201250992 42785pif 狀。舉例而s，上部電極400以及資料儲存層3⑻可形成 為貫質上具有為F之寬度以及為2F之間距。 資料儲存層300可包含用於RRAM或pram之材 料。在一些實施例中，用於RRAM之材料可包含金屬氧化 物或金屬氮化物（例如，NiOx、TiOx、ZrOx、HfOx、CoOx、

FeOx、CuOx、Al〇x、NbOx、MgOx、V〇x、Cr0x、Ζη〇χ、 BNx、AINx、TaOx、WOx、NiOx或其任何組合）中之至 少一者。在其他實施例中，用於RRAM之材料可包含具有 鈣鈦礦結構之氧化物（例如，PrCaMn〇以及經摻^之 SrTiO)中之至少一者。在其他實施例中，用於幻^八以之 材料可包含含有具有高擴散性之金屬離子（例如，Cu以及 Ag)的固體電解質（例如，GeTe以及GeS)中之至，卜一 者。 ·> 一 用於PRAM之材料可包含選自Te、Se、Ge、Ga、Sb m、押、Sn、As、S、Si、P、⑽及其任何混合物之的 至少-可相變材料。舉例而言，用於PRAM之材勺人 硫族化物（諸如，Ge-Te、Sb_Te、Ge_Sb、Ga_Sb、In = In-Se、Ge-Sb-Te、Ge-Bi-Te、Ga_Se_Te、Ga_SbTe、As =·、 As-Ge-Sb-Te、Sn-Sb-Te、In_Sn_Sb_Te、Ag_In Sb ^ = 族元素-Sb-Te、6A族元素_Sb_Te、5A族辛 峨素-Sb—se)中之至少一者。在一些二= 化物可摻雜有諸如N、〇、Si或其任何組合之雜質。爪矢 在其他實施例中，資料儲存層3⑻可包含用於Μ 胞元之磁性結構。在一些實施例中，用於MRam胞元： 41 201250992 4Z/83pif 磁性結構可包含鐵磁層以及界於其間之非磁性導電層或鐵 磁層以及界於其間之非磁性絕緣層。舉例而言，鐵磁層可 包含CoFe、NiFe、NiFeCo以及CoFeB中之至少一者，且 非磁性導電層可包含Cr以及Cu中之至少一者，且非磁性 絕緣層可包含MgOx以及AlOx中之至少一者。 上部電極400可由對於資料儲存層300具有低反應性 的金屬材料形成。舉例而言，上部電極4〇〇可由貴金屬（例 如，Pt、Ir、Ru )、TiN、TiAIN、TaN、WN、MoN、NbN、 TiSiN、TiBN、ZrSiN、WSiN、WBN、ZrAIN、MoAIN、 TaSiN、TaAIN、TiW、TiAb TiON、TiAlON、WON、TaON、 A1、W或其任何組合中之至少一者形成。 前述製程方法可用以製造圖2A之半導體記憶體裝置 1〇 ’其包含具有線形第一下部電極151以及第二下部電極 152之線雙交點陣列結構。參看圖8A至圖8E描述之雙交 點陣列結構可垂直堆疊以形成圖7A之堆疊型半導體記憶 體裝置40。 ^ 根據本實施例，可形成下部電極151以及152，連接 至分別位於不同層級處之第一導線10〇以及第二導線2〇〇 且因此，可簡單地使用相同且單一製程形成兩個記憶體胞 元la以及lb。 在其他實施例中，可藉由將第三導線500用作蝕刻罩 幕之姓刻製程來圖案化第一下部電極151以及第二下部電 極152。視此圖案化製程中使用之蝕刻配方而定，可選擇 性地移除或不移除第一層間介電質112、第二層間介電質 42 201250992 42785pif 114以及頂蓋絕緣層117沒有被第三導線覆蓋的部 分。因為圖S化製程的關係，第—下部電極151以及第二 下部電極152中之每—者可圖案化成具有島狀物形狀，且 在此情況下’所得結構可形如圖2D之半導體記憶體裝置 11。 圖9A至圖9C為δ兒明根據本發明相兄念之其他實例實施 例的製造半導體記憶體裝置之方法之剖視圖。 多看圖9Α，參看圖8Α至圖8D描述之製程可用以形 成在垂直剖視圖中交替地配置於基板9〇上之第一導線1〇〇 以及，二導線2GG。可在基板9〇±形成第—層間介電層m 以及第二層間介電層114以分別覆蓋第一導線觸以及第 一導線200，且接著圖案化以形成渠溝111，渠溝111暴露 第一導線100與第二導線2〇〇之彼此鄰近配置之部分。第 -下部電極151以及第二下部電極152可軸於渠溝⑴ 中，且可形成頂蓋絕緣層117以填充渠溝ιη。第一下部 電極151以及第二下部電極152可分別連接至第一導線 100以及第二導線20()。 第一下部電極151以及第二下部電極152可經選擇性 地姓刻以在第一層間介電質114與頂蓋絕緣層117之間形 成分別暴露第一下部電極151以及第二下部電極152之第 一凹座131a以及第二凹座131b。第一凹座131a以及第二 凹座131b可分別沿著第一導線100以及第二導線200之伸 展方向延伸。 參看圖9B ’第一選擇裝置層161a可形成為填充第一 43 201250992 42785pif 凹座131a，且第二選擇裝置層162a可形成為填充第二凹 座131b。在一些實施例中，可使用相同且單一製程同時形 成第一選擇裝置層161a與第二選擇裝置層162a。第一選 擇裝置層161a以及第二選擇裝置層162a可由ZnOx、 MgOx、A10x、p-Si/n-Si、p-NiOx/n-TiOx 以及 p-CuOx/n-TiOx 中之至少一者形成。 在一些實施例中，第一選擇裝置層161a以及第二選 擇裝置層162a之形成可包含形成（例如，ZnOx、MgOx 或AlOx之）選擇裝置材料層至足以填充第一凹座131&以 及第二凹座131b之厚度’以及接著使選擇裝置材料層平坦 化。在此情況下’第一選擇裝置層161a與第二選擇裝置層 162a可由相同且單一材料（亦即，選擇裝置材料層）形成。 在其他實施例中，第一選擇裝置層161a以及第二選擇裝置 層162a之形成可包含在第一凹座131a以及第二凹座131b 中形成第一選擇裝置材料層、使第一選擇裝置材料層凹陷 以界定間隙區域，以及接著形成第二選擇裝置材料層以填 充間隙區域。在此情況下，可按雙層結構形成第一選擇裝 置層161a以及第二選擇裝置層162a中之每一者。第一選 擇裴置材料層以及第二選擇裝置材料層中之一者可由 P-Si、p-NiOx以及p-CuOx中之至少一者形成，且另一者 可由n-Si以及n-TiOx中之至少一者形成。 在一些實施例中’第一選擇裝置層16la以及第二選 擇裴置層162a可包含石夕二極體（例如，p_si/n_si)、氧化 物二極體（例如，p-NiOx/n-TiOx 或 p-CuOx/n-TiOx)以及 44 201250992 42785pif 氧化物層（例如，ZnOx、MgOx或AlOx)中之至少一者。 第一選擇裝置層161a以及第二選擇装置層162a可呈 線形分別沿著第一下部電極151以及第二下部電極152延 伸。又，第一選擇裝置層161a以及第二選擇裝置層162a 可形成為具有小於最小特徵大小F之寬度。第一選擇裝置 層161a與第二選擇裝置層162a可按間距&交替地配置， 間距Sa可等於或小於或大於最小特徵大小f。 4看圖9C，參看® 8E描述之製程可用以在頂蓋絕緣 層1Π以及第二層間介電質114上形成資料儲存層：備、 上部電極400以及第三導線500。資料儲存層3〇〇、上部電 =彻以及第三導線可形成為與第一導線勤之伸展 方向交又。第-選擇裝置層161a以及第二選擇裝置層職 可圖案化而形成島狀物形狀的第一選擇裝置16ι以及 如圖3A情繪示。可將線形第三導線500

執行此圖案化製程。所得結構可如圖3A 及第導，j體裝置12,包含線形的第一下部電極151以 及第一下。卩電極152以及島狀 以及第二選懸置162。視此时二;1 方而定，可中使用之敍刻配 生地移除或不移除第二層間介電質114以

及頂蓋絕緣層117沒有被篦-道仏 ' W 114 U /，又頁被第二導線500覆蓋的部分。 他貫施例中，I線形第三導線5〇〇 之圖案化製程可進一步蝕刻蠄 卞蝕J罩幕 黛-丁㈣心 線形的第—下部電極⑸以及 第一下邛電極152。所得結構可如 置Π，包含島狀物鍋第：導體記憶體裝 下部電極151以及第二下部 45 201250992 HZ/5^pif 電極152。視此圖案化製程中使用之蝕刻配方而定，可選 擇性地移除或不移除第一層間介電質112、第二層間介^ 質114以及頂蓋絕緣層117之沒有被第三導線5〇〇覆蓋 部分。 圖10A至圖10D為說明根據本發明概念之實例實施 例的形成選擇裝置之方法之剖視圖。 參看圖10A，參看圖8A至圖8E描述之製程可用以形 成在垂直剖視圖中交替地配置於基板9〇上之第一導線 以及第二導線200、形成暴露第一導線1〇〇與第二導線 之彼此鄰近配置的部分之渠溝1U、在渠溝⑴中形成八 別連接至第一導線100以及第二導線200之第一下部 151以及第二下部電極152，以及形成填充渠溝⑴ 絕緣層in。頂蓋絕緣層117之形成可包含沈積以及 化（例如，SiOx之）絕緣層。此外，可形成第三層間介雷 質118且已界定出暴露第一下部電極151錢第二

極152之多個第二渠溝⑵。第二絲121中之每一2 形成為具有實質上等於或大於最小特徵大小 I = = 之伸展方向延伸。第二渠溝⑵ 參看圖10Β，選擇震置材料層16〇 層，電質118之所得結構上。選擇裝置材:層^ 形地形成於減第三相介„ 118之 ^ 裝置材料層160可包含Ζη〇χ、 #選擇 一去，使π诂由分蚀在丨 gux以及ΑΙΟχ中之至少 者，其可使狀積製程軸。謂由機沈難程之製 46 201250992 42785pif 程參數來控制選擇^置材料層16G之厚度。 J看圖10C’選擇裝置材料層160可圖案化成第一選 擇裝置層161a以及笛—擇遥p@彳 、 -下她m 第擇裝層仏分別連接至第 ^電極及第二下部電極152。第一選擇裝置層 a以及第二選擇|置層咖之形成可包含非等向性钱 ^選擇裝置材料層跡在此情況下，第-選擇裝置層101a 與第二選擇裝置層162a可同時且區域性地形成於第二渠 溝121之側壁上。第一選擇裝置層161a以及第二選擇裝^ ，162a可呈線形分別如沿著第一下部電極151以及第二下 部電極152延伸。又，第一選擇裳置層161a以及第二選擇 裝置層162a可形成為具有小於最小特徵大小F之寬度。第 一選擇裝置層161a與第二選擇裝置層162a可按間距％ 交替地配置，間距Sa可等於或小於或大於最小特徵大小 F。可實質上藉由選擇裝置材料層160之沈積厚度判定第 一選擇裝置層161a以及第二選擇裝置層162a之寬度。 參看圖10D ’可形成絕緣層（例如，siOx)以填充第 二渠溝121，且接著平坦化以形成第二頂蓋絕緣層U9。因 為平坦化的關係，第二頂蓋絕緣層119之頂表面可位於與 第一層間介電質114之層級相同的層級處。其後，資料儲 存層300、上部電極400以及第三導線500可形成於第二 頂蓋絕緣層119以及第二層間介電質114上。資料儲存層 300、上部電極4〇〇以及第三導線500可形成為具有線形 狀，而與第一導線100交叉。上部電極400以及資料儲存 層300之形成可包含沈積對應的層以及將線形第三導線 201250992 42785pif 5〇〇用作#刻罩幕來對其進行圖案化。結果，上部電極_ 以及貝料儲存層300巾之每-者可形絲具有與第三導線 500相同的組態以及形狀。 第一選擇裝置層161a以及第二選擇裝置層驗可圖 案化成島狀物形狀的第—選擇褒置161以及第二選擇裝置 162 ’如在圖3A中所綠示。可將線形第三導線用作银 刻罩幕來執行此圖案化製程。視此圖案化製程中使用之蚀 刻配方而定，可選擇性地移除或不移除第三層間介電質 118以及第二頂蓋絕緣層119之沒有被第三導線鄕覆蓋 的部分。所得結構可如圖3A之半導體記憶體裝置12，包 ^線形狀的第—下部電極151以及第二下部電極152以及 島狀物形狀的第-選擇裝置161以及第二選擇裝置162。 在其他實施例中，將線形第三導線5〇〇用作姓刻罩幕 之圖案化製程可選擇性地__狀的第-下部電極151 以及，二下㈣極152。視此職化製程巾使狀蚀刻配 =而定’可選擇性移除或不移除第—層間介電層ιΐ2以及 -層間介電層114以及頂蓋絕緣層117之沒有被第三導 、，500覆蓋的部分。所得結構可如圖之半導體記憶體 (置13 ’包含島狀物形狀的第一下部電極ΐ5ΐ以及第二下 ^電極I52。在-些實施例中，第一選擇裝置ΐ6ι以及第 -&擇裝置162可&含諸如ZnQx、MgQx或A1Qx之氧化 物層中之至少一者。 圖11A至圖11C為說明根據本發明概念之經修改實施 例的形成選擇裝置之方法之剖視圖。 48 201250992 42785pif 彡看圖應描述之製程可用以形成選擇 J置材^層且接著移除選擇袭置材料層160之部分。 牛例而。可使祕刻製程選擇性地移除選擇裝置材料層 1 0之水平。p刀以在第二渠溝121之侧壁上同時形成第一 子選擇裝置層_與第二子選擇裝置層·。第一子選 擇褒置層施以及第二子選職置層祕可形成為具有 小於第—渠溝121之高度。第一子選擇裝置層丨·可形成 為，有線雜，沿著第—下部電極ΐ5ι之伸展方向延伸， 且第二子選擇裝置層16Gb可形成為具有線形狀，沿著第二 下部電極152之伸展方向延伸。 參看圖11B，可形成第二選擇裝置材料層17(^第二 選擇農置材· 170可共形地形成於第三層間介電層118 上。第一選擇裝置材料層丨7〇可由與選擇裝置材料層160 (JF文稱第—選擇裝置材料層）不同之材料形成。舉例而 。，第一選擇裝置材料層16〇以及第二選擇裝置材料層17〇 可刀+別由p-Si以及n-Si形成，或反之亦然。在其他實施例 中第一選擇裝置材料層WO可由p-NiOx或p-CuOx形成， 且第二選擇裝置材料層可由n-TiOx形成，或反之亦然。 參看圖11C，第二選擇裝置材料層17〇可經非等向性 地蝕刻以同時形成局部配置於第二渠溝121之側壁上的第 三子選擇裝置層170a以及第四子選擇裝置層170b。第三 子選擇裝置層170a以及第四子選擇裝置層170b中之每一 者可呈線形。第三子選擇裝置層170a可與第一子選擇裴置 層160a接合以形成第一選擇裝置層i61a，且第四子選擇 49 201250992 裝置層170b可與第二子選摆驻 選擇裝置層162a。參看圖^ 合以形成第二

之半導體記憶體裝置12或圖犯之^:用以形成圖3A 其包含島狀物雜的第—選―讀體裝置13, 162。根據本實施例，第及第二選擇裝置 162可包含，夕二極體161以及第二選擇裝置 氣化物_朽舻r甘由二P Sl層與n_Sl層彼此接觸）或 氧化物-極體（其巾請〇χ層與η_τ 與n-Ti〇x層彼此接觸）中之至少一者。層或P_CuOX層 圖12A至圖12D為說明根據本發 實施例的製造半導體記憶财置之方法之剖他貫例 减ΐίΛ12Α’第一導線100以及第二導線200可形成 之間。第-層間介電層m可形成於絕緣層92第與H線 200之間’且第二層間介電層114可形成於第—層間介電 層112上。此外，側壁間隔物2〇2可形成為覆蓋各別第二 導線200之側壁202。 第一導線100可按實質上等於2F之間距j>ib水平地 配置，且第二導線200可配置於高於第一導線1〇〇的垂直 層級處’且知:貫質上專於2F之間距P2b水平地配置。第 一導線1 〇〇可形成為具有大於最小特徵大小ρ之寬度 Wlb ’且第二導線200可形成為具有大於最小特徵大小F 之寬度W2b。寬度Wlb與W2b可實質上彼此相等。根據 本實施例，第一導線100與第二導線200可在平面圖中部 分重疊且具有減小之電阻，當與寬度Wlb以及W2b與最 201250992 42785pif 小特徵大小F相同之情況相比。 參看圖12B ’第-層間介電層112以及第二層 層114可經選擇性地姓刻以形成暴露第—導線刚 j 導線200之彼此鄰近配置部分之渠溝ηι。渠溝ιη、 ^ 成為具有實質上等於或大於最小特徵大小F之寬度丁心‘ 電材料層150可共形地形成於具備渠溝lu之^得結搛 上。導電材料層15G可連接至第—導線⑽以及 f 200之被渠溝111暴露的部分。 參看圖12C ’導電材料層150可經非等向性地飾刻以 同時形成線形狀的第-下部電極151以及第二下部電極 152 ’其可分別連接至第—導線觸以及第二導線· -下部電極151與第二下部電極152可按間距&交替地 配置，間距Lb可實質上等於或大於最小_大小f。其 後’可形成頂蓋絕緣層117以填充渠溝1U。 ^ 參看圖12D，具有線形狀的之資料儲存層3〇〇、上部 電極400以及第三導線5〇〇可形成於第二層間介電層114 以及頂蓋絕緣層117上。所得結構可如圖4A之半導體記 憶體裝置20，其在三根導線1〇〇、2〇〇與500之間提供兩 個s己憶體胞元2a以及2b。第三導線500可形成為具有大 於最小特徵大小F之寬度W3b(如圖4A中所示），且按為 約2F之間距P3b配置。在其他實施例中，第三導線5〇〇 可形成為具有實質上等於最小特徵大小F之寬度W3b。參 看圖12A至圖12D描述之雙交點陣列結構可垂直堆疊以形 成圖7B之堆疊型半導體記憶體裝置41。 51 201250992 ^/83pif 在其他實施例中’可藉由將第三導線500用作蚀刻罩 幕之姓刻製程來選擇性地餘刻線形狀的第一 以及第二下部電極152。作為餘刻製程之結果。，Γ-下部 電極151以及第二下部電極152，之每一；：: 形狀，且在此情況下，所得結構可如圖4半1= 體裝置21。 、干等饈。己區 圖13Α至圖13C為說明根據本發明概念之其 施例的製造半導體記賴裝置之方法之剖視圖。' ,參看圖13A’參相12A至圖12C描述之製程可用以 形成在垂直剖視圖中交替地配置於基板9〇上之 :以及第二導線、形成暴露第—導線i⑻與第二導線 200之被此鄰近配置部分之渠溝⑴、在渠溝⑴中形成分 別連接至第-導線刚以及第二導線2 〇 〇之第一下部電極 及第二下部電極152,以及形成填充渠溝111之頂蓋 ：；t上7。渠溝111之形成可包含形成且圖案化分別覆 盍，導線1〇〇以及第二導線之第一層間介電層ιι2 以及第—層間介電層丨14。 可選擇性地银刻第一下部電極151以及第二下部電極 …以在第—層間介電層114與頂蓋絕緣層117之間形成 分別暴露第—下部電極151以及第二下部電極152之第一 凹座131a以及第二凹座131b。第一凹座ΜΗ以及第二凹 座⑶b可分別沿著第一導線刚以及第二導線·之伸展 方向延伸。 參看圖UB’第—選擇裝置層1(51a可形成來填充第一 52 201250992 42785pif 凹座131a，且第二選擇裝置層i62a可形成來填充第二凹 座131b。在一些實施例中，可使用相同且單一製程同時形 成第一選擇裝置層161a以及第二選擇裴置層162a。第— 選擇裝置層161a以及第二選擇裝置層162a可呈線形分 別如著第一下部電極151以及第二下部電極152延伸。 又’第-選擇^置層161a以及第二選擇裝置層162a可形 成為具有小於农小特徵大小F之寬度。第一選擇裝置声 161a與第二選擇裝置層162a可按間距Sb交替地配置，間 距Sb可等於或小於或大於最小特徵大小F。 在一些貫％例中，如參看圖9B所描述，第一選擇裝 置層161a以及第二選擇裝置層162&可包含氧化物層（包 含ZnOx、MgOx以及A10x中之至少一者）、矽二極體（包 含P-Si層以及n-Si層）或氧化物二極體（包含ρ_Μ〇χ層 以及n-TiOx層或ρ-CuOx層以及n_Ti〇x層）。 參看圖13C’參看圖咖描述之製程曰可用以在頂蓋絕 緣層117以及第二層間介電f 114上形成資料儲存層 300、上部電極_以及第三導線5〇〇。資料儲存層細、 上部電極400以及第三導線可形成為與第一導線1〇〇 之伸展方向父叉。線形狀的第一選擇袋置層161&以及第二 選擇裝置層162a可圖案化成島狀物形狀的第一選擇裝置 ⑹以及第二選擇裝置162 ’如5A中崎示。可將線形 第三導線500用作钮刻罩幕來執行此圖案化製程。所得結 構可如圖5A之半導體記憶體襄置22，包含線狀的第一下 部電極151以及第二下部電極152以及島狀物形狀的第一 53 201250992 Λ 1 選擇裝置161以及第二選擇裝置162。 在其他實施例中，將線形第三導線5〇〇用作餘刻 之圖案化製程可進一步蝕刻線形狀的第一下部電極151以 及第二下部電極⑸。所得結構可如圖sc之半導體記 裝置23,包含島狀物形第一下部電極151以及第二下;電 在其他實施例中’可藉由使用參看圖1〇Α至圖動 描述之製程或參看圖11A至圖11C描述之製程形成第一選 擇裝置161以及第二選擇裝置162。 圖14A至圖14C為說明根據本發明概念之其他實例實 施例的製造半導體記憶體裝置之方法之剖視圖。 參看圖14A’第—導線1〇〇與第二導線可按以下 方式形成：其在垂直剖視圖中交替地配置於基板9〇上。此 外，可在基板90上形成第一層間介電層112以及第二層間 介電層114以覆蓋第一導線1〇〇以及第二導線2〇〇。第一 層間介電層m錢第二層間介電層114可圖案化以形成 渠溝111，渠溝111暴露第一導線100與第二導線2〇〇之 彼此鄰近配置之部分。第一下部電極151以及第二下部電 極152可同時形成於渠溝⑴巾，且可形成頂蓋絕緣層117 以填充渠溝111。第一下部電極151以及第二下部電極152 可分別連接至第一導線1〇〇以及第二導線2⑻。在一些實 施例中，第一導線1〇〇以及第二導線2〇〇可形成為具有與 最小特徵大小F實質上相同的寬度，類似於圖8A之實施 例在其他貫施例中，第一導線100以及第二導線200可 54 201250992 42785pif =具有大於最小特徵大,F之寬度，類似於圖l2A之 ^下部電極151以及第二下部電極152可經選擇性 X以在第-層間介電層m與頂蓋絕緣層117之間形 ^刀別暴露第-下部電極151以及第二下部電極152 : = 以及第二凹座131b。第一凹座仙以及第二 展方向^分別沿著第一導線_以及第二導線勘之伸 參看^ 14B，第一資料層則可形成來填充第一 LI二料層搬可形成來填充第二凹座。在 = 可使用相同且單—製程同時形成第一 層3〇1以及第二資料層3〇2。第一資料層3〇1以及 可呈線形，分別沿著第一下部電極151以及;： 延伸。又’第一資料層3〇1以及第二資^ 302可形成為具有小於最小特徵大小？之寬产。 田 參看圖HC，上部電極_以及 ς。 =絕緣層"7以及第二層間介電層 導線刚以及第二導線200之伸展方 ^與第— 以及第三導線5GG可形成為具有線形⑯ °電極400 6Α之半導體記憶體裝置3G，包含線^ 構可如圖 以及第二資料層3G2。參看圖14A至圖第二貝料層3〇1 陣列結構可經垂直堆疊以形成圖7C 交點 體裝置42。 <隹1型+導體記憶 在其他實施例中，將線形第三導線5〇〇用作_罩幕 55 201250992 HZ/〇jpif 302。 之圖案化製程可進一步蝕刻線形狀的第—資料層3〇1以及 第二資料層302。所得結構可如圖6B之半導體記憶體妒置 31，包含島狀物形狀的第一資料層301以及第:資料層 圖15A至圖15C為說明根據本發明概念之另外實例實 施例的製造半導體記憶體裝置之方法之剖視圖。 參看圖15A’參看圖i4A描述之製程可用以使第一下 部電極151 W及第二下部電極152凹陷以及开)成第一 131a以及第二凹座131b。 參看圖15B，第-選擇裝置層咖以及第一資料声 301可形成來填充第-凹座131a，而第二選擇裝置層^ 以及第二資料層3〇2可形成來填充第二凹座⑽。第 擇裝置層161a以及第-資料層3G1可形成為具有沿著第」 下部電極151之伸展方向延伸的線，且第二選擇裝置層 162a以及第二資料層3G2可形成為具有沿著第二下^ 152之伸展方向延伸⑽m施例中第第— 置層^U以及第二選擇裝置層咖以及第—資料層= Z第-㈣層3G2可形成為具有小於最小特徵大小？之 ,丨工，夂弟三導繞500 於頂蓋絕料117叹第二相介額m上，以^ 導線觸以及第二導線之伸展方向交又 ^極 三導線500用作敍刻罩幕 :了執仃將線: 旱秦之圖案化製程以_線形狀( 56 201250992 42785pif 壯層广以及第二資料層3〇2以及線形狀的第-選擇 二置層：以及第二選擇裝置層咖。所得結構可如圖 之半V體,己憶體裝置3 2 ’其中島狀物形狀的第一選擇 :置161以及島狀物形狀的第一資料層301配置於第-下 極151上’且島狀物形狀的第二選擇裂置162以及島 狀物形狀的第二資料層302配置於第二下部電極152上。 例示性實施例之應用 半導包含㈣本發明概念之實例實施例的 =體此體裳置之記憶卡之方塊圖。圖16Β為說明包含 ^據本發明概念之實例實關的半導體記憶财置之資訊 處理系統之方塊圖。 ^看目16Α，記憶卡測可包含控制主機與記憶體 裝置之間的—般資料交換之記憶體控制器1220。可 將靜態隨機存取記憶體（牆randGm扣卿咖叫； SRAM)咖料處理單元1222之操作記韻。主機介 面1223可包含連接至記憶卡簡的主機之資料交換協 定。錯誤校正紐1224可個域正在體 置⑽讀取之資料中包含的錯誤。記憶體介面 δ己憶體裳置1210介面連接。處理單元1222可執 憶體控制ϋ 12 2 〇之資料交換的—般控㈣作。記憶體茫置 ⑵〇可包含根據本發明概念之實例實施例的半導體^ 體裝置10至13、20至23、30至32以及40至42Γ 少一者。 r(主 參看圖1紐，可使用包含㈣康本發明概念之實例實施 57 201250992 例的半導體記憶體裝置10至13、20至23、30至32以及 40至42中之至少一者的記憶體系統1310實現資訊處理系 統1300。舉例而言，資訊處理系統1300可為行動裝置及/ 或桌上型電腦。在一些實施例中，除了記憶體系統131〇 之外，資訊處理系統1300亦可進一步包含電連接至系統匯 流排1360之數據機1320、中央處理單元（Centralpr〇cessing unit; CPU) 1330、RAM 1340以及使用者介面1350。記憶 體系統1310可包含記憶體裝置1311以及記憶體控制器 1312。在一些實施例中，記憶體系統131〇可組構為與參看 圖16A描述之記憶體系統實質上相同。由CPu 133〇處理 及/或自外部輸入之資料可儲存於記憶體系統131〇中。在 一些實施例中，記憶體系統1310可用作固態磁碟機（s〇Ud state drive ; SSD)之部分，且在此情況7：，資訊處理系統 1300可穩定且可靠地將大量資料儲存於記憶體系統131〇 中。雖未說明，但對熟習此項技術者顯而易見，例如，應 用程式晶片組、攝影機影像感測器、攝影機影像信號處理 器（image signal processor ; ISP)、輸入/輸出裝置或其類似 者可進一步包含於根據本發明概念之資訊處理系統 中。 根據本發明概念之實例實施例，可藉由使用兩個金屬 層形成製程以及一個接觸插塞形成製程而在不同層級處形 成兩個5己憶體胞元，這能夠減少製造過程之數目。此外， 由於在垂直剖視圖令交替地形成兩個金屬層，因此可在不 改變設計規則的情況下實現胞元間距加倍效應（亦即，將 58 201250992 42785pif 距減半）。在不需要高成本之製造技術（諸如， 圮㈣胎〜兄下’可以非高成本方式地在不同層級處實現 每二層級=襄置相比具有成本競爭力。此外，由於在 每現罝右t °己憶體胞兀具有—致的記憶體性質，因此可 貝可靠性以及改良電特性的記憶體裝置。 本發明ίΓ已以實施例揭露如上，然其並相以限定 =之=:=，具有通常知識者，在不脫離 發明之保^1圍^可作些許之更動與潤飾，故本 ;圖式簡單二當視後附之申請專利範圍所界定者為準。 元結構之據本發明概念之例示性實施_記憶體胞 施術 以及圖^為根據自參看圖1A描述之例示性實 ^而成之實施_記㈣胞元結構之透視圖。、 憶體裝置本發明概念之例示性實施例的半導體記 圖為圖2A之平面圖。 圖2C為圖2A之等效電路圖。 而士 為根據自參看® 2A描述之例示性實施例修改 。列不性實施例的半導體記憶體裝置之透視圖。 體記概念之其他例示性實施例的半導 圖3B為圖3A之平面圖。 59 201250992 圖3C為圖3A之等效電路圖。 圖3D為根據自參看圖3A描述之例示性實施例修改 而成之例示性實施例的半導體記憶體裝置之透視圖。 圖4A為根據本發明概念之其他例示性實施例的半導 體記憶體裝置之透視圖。 圖4B為圖4A之平面圖。 圖4C為根據自參看圖4A描述之例示性實施例修改而 成之例示性實施例的半導體記憶體裝置之透視圖。 圖5A為根據本發明概念之其他例示性實施例的 體δ己憶體裝置之透視圖。 圖5Β為圖5Α之平面圖。 、圖fC為根據自參看圖5Α描述之例示性實施例修改 成之例不性實施繼半導體記賴裝置之透視圖。 圖6A為根據本發明概念之其示性 體記憶體裝置之透視圖。 旳牛π …丨！ Γ以及圖6C為根據自參看圖6a描述之例示性實 施例成之實_的半導败憶體裝置之透視圖 體記憶體裝==明概念之其他例示性實施例的半導 施：:及：二 η關裝置之方法之剖視圖。 圖9Α至圖9C為說明根據本發明概念之其他例示性實 60 201250992 42785pif 施例的製造半導體記憶體裝置之方法之剖視圖。 圖10A至圖i〇D為說明 施例的形成選擇裝置之方法之剖視圖只 例的===:發明概念之經修改實施 圖12A至圖12D為說明根據本 性實施例的製造半導體記憶體裝置之方法之；^圖】不 實為說明根據本發明概念之其他例示性 貫施例的導體域體裝置之方法之剖視圖。 心f，至圖MC為說明根據本發明概念之其他例示性 實施例的製造半導體記憶體裝置之方法之剖視圖 每圖15A至圖15C為說明根據本發明概念之另外例示性 «施例的製造半導體記憶财置之方法之剖視圖。 的半^說裝 方法及在某些實例實施例中利用的 :。然而，此等補== 釋為二之精侧或效能特性，且不應被解 例而+，為了生由貫例實施例涵蓋的值或性質之範圍。舉 或結構元件之或:=式= 61 201250992 ----- 相同參考數字之使用意欲指示類似或相同元件或特徵之存 在。 【主要元件符號說明】 I :記憶體胞元結構 la :第一記憶體胞元 lb :第二記憶體胞元 2:記憶體胞元結構 2a :第一記憶體胞元 2b :第二記憶體胞元 3 :記憶體胞元結構 3a :第一記憶體胞元 3b :第二記憶體胞元 10 :半導體記憶體裝置 II :半導體記憶體裝置 12 :半導體記憶體裝置 13 :半導體記憶體裝置 20 :半導體記憶體裝置 21 :半導體記憶體裝置 22 :半導體記憶體裝置 23 :半導體記憶體裝置 30 :半導體記憶體裝置 31 :半導體記憶體裝置 32 :半導體記憶體裝置 40 :半導體記憶體裝置 62 201250992 42785pif 41 :半導體記憶體裝置 42 :半導體記憶體裝置 90 :半導體基板 92 :絕緣層 94 :罩幕 95 :佔據面積 100 :第一導線 101 :第一驅動電路 111 =渠溝 112:第一層間介電層/第一層間介電質 114:第二層間介電層/第二層間介電質 117 :頂蓋絕緣層 118 :第三層間介電質/第三層間介電層 119 :第二頂蓋絕緣層 121 :第二渠溝 131a :第一凹座 131b :第二凹座 150 :導電材料層 151 :第一下部電極 152 :第二下部電極 153 :虛設電極 160 :選擇裝置材料層/第一選擇裝置材料層 160a :第一子選擇裝置層 160b :第二子選擇裝置層 63 201250992 42785pif 161 :第一選擇裝置 161a :第一選擇裝置層 162 :第二選擇裝置 162a :第二選擇裝置層 170 :第二選擇裝置材料層 170a :第三子選擇裝置層 170b :第四子選擇裝置層 200 :第二導線 201 :第二驅動電路 202 :側壁間隔物/側壁 300 :資料儲存層 301 :第一資料儲存層 302 :第二資料儲存層 400 :上部電極 500 :第三導線 1200 :記憶卡 1210 :記憶體裝置 1220 :記憶體控制器 1221 :靜態隨機存取記憶體（SRAM) 1222 :處理單元 1223 :主機介面 1224 :錯誤校正區塊 1225 :記憶體介面 1300 :資訊處理系統 64 201250992 42785pif 1310 :記憶體系統 1311 :記憶體裝置 1312 :記憶體控制器 1320 :數據機 1330 :中央處理單元（CPU)

1340 : RAM 1350 :使用者介面 1360 :系統匯流排 BL0 :位元線 BL1 :位元線 F:最小特徵大小 la :第一電流 lb :第二電流

La :間距

Lb :間距 Μ:記憶體胞元

Pla :間距 P2a :間距 P3a :間距

Plb :間距 P2b :間距 P3b :間距

Pic :間距 P2c :間距 65 201250992 42785pif P3C :間距 51 :元件 52 :元件 Sa :間距 Sb :間距

Ta :渠溝之寬度

Ta’ ：第二渠溝之寬度

Tb :渠溝之寬度

Vw :電壓/電壓差 W10 :字線 W11 :字線 W12 :字線 W20 :字線 W21 :字線 W22 :字線

Wla :第一導線之寬度 W2a :第二導線之寬度 W3a :第三導線之寬度 Wlb :第一導線之寬度 W2b :第二導線之寬度 W3b :第三導線之寬度 Wlc :第一導線之寬度 W2c :第二導線之寬度 W3c :第三導線之寬度 66

Claims (1)

1. 201250992 42785pif 七、申請專利範圍： 1. 一種半導體記憶體裝置，其包括： 第一導線，其沿著第一方向延伸； 第二導線’纟平行於所述第一導線沿著所述第一方 延伸且其垂直配置高於所述第一導線； n 第三導線，其沿著第二方向延伸而與所述第 及所述第二導線蚊以與其形交點， 、置 於所述第二導線；以及 罝配置问 、第-記憶體胞元以及第三記憶體胞S， 第—導線與所述第三導線之所述相交點以及所ΐ第」 導線與所述第三導線之所述相交點。 31第一 置-二述之半導體記憶體裝 此偏移線與所述第二導線沿所述第二方向彼 置，其巾料第述之半導體記憶體裝 ，第-導:與;==^ 1第二記憶體胞元形成為具島狀物形狀^ 點内，且 二= 線與所述第三導、狀域財之對麵^於所述第 置，其^^範^1項㈣之何體記憶體装 述第三第導 1極以ί具有第一高度以連接所述第—導線與所 第 二電極，其具有小於所述第一高度之 第 二 高度以連 67 201250992 42785pif 接所述第二導線與所述第三導線。 置，其進觀㈣1項所述之半導體記憶體裝 ，第所述第 度上延上rr及其沿麵料二料在所述t導線之長 資料儲存層，其與所述上部電極一起在所 上延伸且配置於所述上部電極盥 _ d 及所述上部電極虚所述第一下第一下部電極之間以 點分別炉洁m 一下。P電極之間’以在所述相交 元:鄉摘^—⑽體胞元从所述第二記憶體胞 :如申請專利範圍第$項所述之 Hf〇x ΓΓ_存層包含金屬氧化物（例如，^ 如，βνΛΙ、:)、施以及卿Χ)、金屬氮化物（例 具有触礦結構之氧化物（例如， 子；:Γ雜之嶋）叹含_高擴散性之 以及GeS)中之至C;:g)的固體電解質(例如， 置，5項所述之半導體記憶體裝 力,孰時資料儲存層由可相變材料形成，視溫度以及 加…時間而定，所述可相變材料 換至低電阻⑷摘，且可再:：：明)狀態切 8.如申請專鄕圍第5項所述之半導體記憶體裝 68 201250992 42785pif 置，其中所述資料儲存層包含至少兩個鐵❹。 9. 如申請專利範圍第5項所述之日 置，其進一步包括： —己U體裝 J二體記憶體裝置，其垂直堆* 於所速體找體裝置上，使得所 ' 及所述第二記憶體胞元垂直或三維地配置於其=巴兀1 10. 如申請專利範圍第5項所述之半& 置，其中所述第—下部電極具有島狀物形狀，限定 笫-導線與所述第三導線之所述相交點内，=所$ 部電極具有島狀物形狀’限定於所述 ；一 導線之所述相交點内。 ㈣/、所述第二 η·如申請專利範圍第5項所述 £，其進-步包括： +㈣⑽體裝 第-選擇裝置，其界於所述第一下部電極盘所述資料 儲存層之間以控制經㈣述第—記憶體胞元之電流流動； 以及 第二選擇裝置，其界於所述第二下部電極與所述資料 儲存層之間=控制經由所述第二記憶體胞元之電流流動。 範圍第U項所述之半導體記憶體裝 置’二f筮二道：選擇裝置中之每一者形狀為島狀物，限 定於所以-導線與所述第三導線之所述相交點内，且所 述第二選擇裝置形狀為島狀物，限定於所述第二導線 述第三導線之所述相交點内。 〃 13.如申料__ 11項所述之铸體記憶體裝 69 201250992 4278^pif Ϊ之第一選擇裝置分別配置於所述第-下部電極 晉比ίίί 第1部電極以及所述第-選辭 線之所述相㈣内，且tr 線與所述第三導 第二下部電二:各二斤，選擇裝置分別配_ 述第二選】S3:者上，且所述第二下部電極以及所 ^ 製置& 有島狀物形狀，限定於所述第一導 與所述第三導線之所述相交點内。（圖3D) 導線 置，第U項所述之半導體記憶體裝 之寬度。 刀⑴J於所逃第一導線以及所述第二導線 置，Γ二ms第u項所述之半導體咖裝 提供===;擇裝置以及所述第二選擇裝置形成以 1如申請專利範圍第5項所述之半導體記憶 每丄者一導線之間的間距等於所述第-導線中2 置，r中專利範圍第5項所述之半導體記憶體裝 一者i寬度=㈣师擊糊三導線中之每 置，：中利範圍第5項所述之半導體記憶體裝 述第二下都ί第一下部電極與所述資料儲存層之間以及所 。極與所述資料儲存層之間的接點具有非線性 201250992 42785pif 電流流動特性。 19.如申請專利範圍第16項所外十*、兹从 置，其中所述第一下部電極以及所述第二番5己憶體裝 資料儲存層形成肖特基特性接點。—m與所述 20·如申請專利範圍第5項所述之半導 置，其帽述資料儲存層之電轉施加至其之 而在至少兩個位準之間變化。（第92段） 1 2L如申請專利範圍第2G項所^之半導體記情 置，其中至少兩個電阻位準構成儲存於所述第—記憶體胞 元中的一位元資料。 22. 如中請專利範圍第16項所述之半導體記憶體裝 置’其帽述資料儲存層具有至少三個穩㈣電阻位準以 允許多位元資料儲存於所述第一記憶體胞元中。 23. 如申明專利|ϋ圍第5項所述之半導體記憶體裝 置，其中所述資料儲存層包含具有至少兩個穩定電阻位準 之材料，所述電阻位準視施加至其之電壓或電流而可逆地 變化且得以維持。 24. 如申請專利範圍第5項所述之半導體記憶體裴 置，其進一步包括配置於所述第二導線之相對側處的側^ 間隔物，以對所述第二導線之所述侧提供絕緣。 25. 如申請專利範圍第24項所述之半導體記憶體穿 置，其進一步包括： 虛設電極，其自鄰近於所述第一電極中之各別者的所 述第一導線中之每一者延伸以接觸對應的第二導線之所迷 71 201250992 4Z/85pif 側壁間隔物中之一者。 26. 如申請專利範圍第1項所述之半導體襄置，复中 所述第二導線以及所述第三導線具有實質 27. 如申請專利範圍第丨項所述之半 所線與所述第二導線彼此_，使得沿著所^ 一方向不存在空間在其間。 罘 28. —種半導體記憶體胞元陣列，其包括·· ί :3導體基板上沿第-方向延伸; 對於所述第-導線以預定角所述第一導線上方且相 成“：導i垂直配置於所述第二導線上方且形 相交點以及第二相述第二導線交叉之多個第- 第處其配置於所述第-相交點以及所述 元陣以=第28項所述之半導體記憶體胞 極，以及分另所=固^ 一導線上之多個第一下部電 電極；〃成於所述多個第二導線上之多個第二下部 述第下輸以及所 多個上部電極’其形成於所述=資料儲存層令之各 72 201250992 42785pif 下部電極與所述第二下部 之對應相交點用於多個記 別者上方，使得所述第一 意極、 憶體皰 資料儲存層以及上部電極 元。 元陣:，:Γί 士 ：：29項所述之半導體記憶體跑 且其間之所平偏移， 31. 一種，造半導體記紐裝置方法，其包括： 在基板上第-垂直層級處形成多個第一導線， B Q » 垂直之第二方向上間隔 開， 、在基板上第二垂直層級處形成多個第二導線，其在所 述第一方向上延伸且在所述第二方向上間隔開，使得所述 第導線以及所述第二導線令之各別者按彼此交替之方武 在所述第二方向上配置； 形成分別沿著所述第一導線以及所述第二導線延神 之多個第一下部電極以及第二下部電極； ^在比所述第二垂直層級高之第三垂直層級處形成沿 著所述第一方向延伸之多個資料儲存層以及上部電極，以 使其與所述第一導線以及所述第二導線相交以在其相交f占 處形成記憶體胞元；以及 形成沿著所述上部電極延伸之多個第三導線，使得戶斤 述上部電極配置於各別資料儲存層與第三導線之間。 32.如申請專利範圍第31項所述之製造半導體犯慎 體裝置方法，其進一步包括： 73 201250992 形成第一絕緣層以覆蓋所述多個第一導線； 在所述第一絕緣層上方形成所述多個第二導線； 形成第二絕緣層以覆蓋所述多個第二導線； 形成渠溝以暴露所述第一導線與所述第二導線之彼 此鄰近配置之部分； 形成導電材料層待共形地形成於所述渠溝内以及所 述第一導線以及所述第二導線上；以及 非等向性蝕刻所述導電材料以形成所述多個第一下 部電極以及第二下部電極。 33.如申§青專利犯圍第32項所述之製造半導體記憶 體裝置方法，其中藉由將所述第三導線用^蝕刻罩幕之蝕 刻製程來圖案化所述第一下部電極以及所述第二下部電 極0 34. 如申請專利範圍第32項所述之製造半導體記憶 體裝置方法，其中所述多個第一下部電極以及第；下部電 極為在所述第一方向上自所述多個第—導線以及所述多個 第二導線延伸之垂直線。 35. 如申請專利範圍第32項所述之爭導艨纪憶 體裝置方法，其進一步包括： 形成第二絕緣層以填充所述渠溝； 在所述多個第-下部電極以及第二下邱電棱y 區域中形成凹座；以及 ° 形成第-選擇I置相及第二選 以#充戶斤 述凹座且與所述資料儲存層連接。、 201250992 42785pif 36 體ι ·如申請專利範圍第35項所述之製造半導體記憶 # 法，其中所述第一選擇裝置層以及所述第二選擇 装置_是由具有Ρ-η接面之材料形成。 7.如申請專利範圍第32項所述之製造半導體記憶 置方法，其進一步包括： 形成第三絕緣層以填充所述渠溝； 在所述多個第一下部電極以及第二下部電極之上部 區域中形成凹座；以及 在所述第一下部電極以及所述第二下部電極之所述 凹座中分別形成第一選擇裝置層以及第二選擇裝置層。 38·如申請專利範圍第37項所述之製造半導體記憶 體裝置方法，其中形成所述第一選擇裝置以及所述第二選 擇裴置包括： 在所述第三絕緣層以及凹座上沈積選擇裝置材料層； 非等向性蝕刻所述選擇裝置材料層以在所述渠溝之 側壁上形成第一子選擇裝置層以及第二子選樺裝置層； 在所述渠溝以及所述第—子選擇装置層以及所述第 一子選擇裝置層上形成第一選擇裝置材料層；以及 非等向性餘刻所述第二選擇裴置材料層以在所述第 一子選擇裝置層以及所述第二子選擇裝置層上形成第三子 選擇裝置層以及第四子遂擇裝置層。 39.如申請專利範®第項所述之製造半導體記憶 體裝置方法，其中所述第二選擇裝置材料層是由與所述選 擇裴置材料層不同之讨料形成。 75 201250992 42785pif :〇· —種半導體記憶體裝置，其包括： π I l H其沿著第―方向延伸且相對於彼此配置於 至少兩個不同垂直高度； > ^導線，其沿著第二方向延伸以與所述第一導線相 交且八，直配置高於最高配置之第一導線； °P電極其沿著所述第一導線、面向所述第二導線 而配置； 上部電極，其沿著所述第二導線、面向所述第一導線 而配置；以及 資料儲存層，其配置於所述上部電極與所述下部電極 之間的相交點以在所述第一導線與所述第二導線之間形成 纪憶體胞元。 41.如申請專利範圍第40項所述之半導體記憶體裝 ί，其中母一記憶體胞元是使用在所述相交點之整流性質 而選擇性地存取，所述記憶體胞元形成於所述下部電極與 戶斤述資料儲存層之間。 42· 一種製造半導體記憶體裝置方法，所述方法包括： 在基板上形成按預定距離間隔開之第一導線； 在所述第一導線上形成第一層間介電層； 在所述第一層間介電層上形成自所述第一導線垂直 偏移之第二導線； 形成侧壁間隔物以覆蓋所述第二導線之側壁； 在所述第二導線以及所述間隔物上形成第二層間介 電層； 76 201250992 42785pif 形成渠溝以暴露所述苐一導線與所述第二導線之彼 此鄰近的部分； 在所述第二層間介電層上且在所述渠溝中沈積導電 層； ' 蝕刻所述導電層以形成分別沿著所述第一導線以及 所述苐一導線之上部部分延伸的弟一下部電極以及第二下 部電極； 在所述渠溝内形成絕緣層達與所述第二層間介電層 相同的高度； θ 在所述絕緣層以及所述第二層間介電層上依序形成 資料儲存層、上部電極層以及第三導電層；以及 一圖案化所述資料儲存層、所述上部電極層以及所述第 二導電層以形成與所述第一導線以及所述第二導線交叉之 第三導線。 罢VI巧專利範圍第42項所述之製造半導體記憶 體裝置方法，其中_所述導電層包括沿著所述第一導線 形成第三纽1；細錢㈣側賴隔物，⑽止 一導線與所述第二導線之間的短路。 體/置4方t申ΐ專利範圍第42項所述之製造半導體記憶 頫戒置方法，其進一步包括： 所述ί第二導線用作|幕之細1製程來圖案化 下邻雜ϊ及所述第二下部電極，以使所述第- 於;：第二下部電極形成為島狀物形狀，配置 '所迷第-導線與所述第三導線以及所述第 77 201250992 42785pif 第三導線之間。 體二42項所述之製造半導體記憶 述第述=二，刻所 下部電極崎 二凹座；以及 展从及第 形成第-選擇裝置層以及第二選擇裳置 充所述第-凹座以及所述第二凹座。 a刀別真 «γ方項所述之製造半導體記憶 導電層將-所=存:;及所述上部電極層與所述第三 所述第藉-==::第罩幕= 狀，配置於所述第一====== 線與所述第三導線之間。31第一導線以及所述第二導 體裝置方法申項所述之製造半導體記憶 第-iH第展一下部電極以及所述第二下部電極與所述 = 選擇裝置層一起圖案化。 體裝置方、、纟j. . 項所述之製造半導體記憶 裝置方法，其中所述第一選擇裝置層叹解第二選擇 78 201250992 42785pif 裝置層是使用相同的單一製程同時形成。 49. 如申=專利範圍第45 _述之製造半導體記憶 體裝置方法’其巾形成所述第-選魏置層以及所二 選擇裝置層包括： 在所述第一凹座以及所述第二凹座中形成 裝置材料層； ' 使所述第一選擇裴置材料層凹陷至某一深度；以及 在所述凹座内形成第二選擇裝置材料層，使得所述第 -選擇裝置層以及所述第二選擇裝置層按雙層結構形成。 50. 如申請專利範圍帛47 _述之製造半導體記憶 體裝置方法’其中所述第—選擇裝置材料層以及所述第二 選擇裝置材料層巾之-者是由p_si、㈣咖減p_Cu〇x 中之至少一者形成，且另一者是由n_Si以及n_Ti〇x中之 至少一者形成。 51_如申請專利範圍第49項所述之製造半導體記憶 體製置方法，其中所述第-選擇裝置材料層以及所述第二 選擇裝置材料層包切二鋪以及氧化物二祕以及氧化 物層中之至少一者。 52·如申請專利範圍第42項所述之製造半導體記憶 介裝置方法’其中圖案化所述第三導電層以形成第三導線 '牵·案化所述第—下部電極以及所述第二下部電極，以圖 述第"'下部電極以及所述第二下部電極而使其具有 島狀物形下部電極。 53 ’如申請專利範圍第42項所述之製造半導體記憶 79 201250992 42785pif 體裝置方法’其進一步包括： 在於所述渠溝内形成所述絕緣層後，圖案化第三 介電層以界定暴露所述第—下部電極以及所述第二下;ς 極之多個第二渠溝； € 在所述第二渠溝以及所述圖案化之第三層間介 上沈積選擇裝置材料層；以及 增 银刻所述選擇裳置材料層以分別沿著所述第一下 電極以及所述第二下部電極形絲—選縣置層 選擇裝置層。 $一 54·如申請專利範圍第&項所述之製造半 體裝置方法，其中形成所述渠溝包括： °己隐 成罩二相介電層上塗紅㈣化纽層以形 使用所述罩幕選擇性地㈣所述第—層間 及ϊΐί二層間介電層以形成所述渠溝，同時暴露所 -導線”所述第二導線之彼此鄰近配置之所述部分。 55. 如申請專利範圍第54項所述之製造半 體裝置方法，其巾所述祕形成為具有相等寬度。 56. 如申凊專利範圍第42項所述之造半 體裝置方法，复中所什筮道姑 導體自己憶 豆右相… 導線以及所述第二導線形成為 具有相錢如及實質上等於每-寬度之_。 體穿^7方專利範圍第56項所述之製造半導體記怜 導線—: 201250992 42785pif 體裝申：ί利乾圍第42項所述之製造半導體記憶 右柄;5處所述導電層是由對於所述資料儲存層具 有低反應性的材料形成。 貝1Τ 59. -種半導體記憶 第:導線’其在第—方向上延伸^:括 後垂Hi其在所述第—方向上延伸且自所述第一導 線垂直偏移而與所述第-導線之部分重疊； ί一下部電極，其沿著所述第-導i之中心延伸； 得所、極’其沿著所述第二導線之中心延伸，使 上箄二*十、：邛電極與所述第二下部電極之間的距離實質 上，=一導線以及所述第二導線之寬度； ，其在第二方向上延伸以與所述第一下部電 極以及所述第二下部電極交又；以及 所、,it 記,M胞元以及第二記憶體胞元 ，其分別配置於 與戶導線與所述第—下部電極之間以及所述第三導線 興所迷弟二下部電極之間。 中睛專利範圍第59項所述之半導體記憶體裝 直’其進一步包括： 側，，其沿著所述第二導線之相對侧而形成 ;以及 辦、+、又電極’其在所述第-導線中之每—者之上部側與 伸迹第二導線之重疊於所述對應第一導線的侧壁之間延