JP2021136301A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP2021136301A
JP2021136301A JP2020030578A JP2020030578A JP2021136301A JP 2021136301 A JP2021136301 A JP 2021136301A JP 2020030578 A JP2020030578 A JP 2020030578A JP 2020030578 A JP2020030578 A JP 2020030578A JP 2021136301 A JP2021136301 A JP 2021136301A
Authority
JP
Japan
Prior art keywords
wiring layer
storage device
semiconductor storage
layer
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020030578A
Other languages
English (en)
Inventor
光太郎 野田
Kotaro Noda
光太郎 野田
裕之 大出
Hiroyuki Oide
裕之 大出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020030578A priority Critical patent/JP2021136301A/ja
Priority to TW109126819A priority patent/TWI762994B/zh
Priority to US17/010,999 priority patent/US11387276B2/en
Priority to CN202011137110.4A priority patent/CN113314563B/zh
Publication of JP2021136301A publication Critical patent/JP2021136301A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】隣接配線間の短絡を防止し、かつ配線抵抗を低減する。【解決手段】実施の形態に係る不揮発性半導体記憶装置は、第１方向に延伸する第１配線層と、第２方向に延伸する第２配線層と、第２方向に延伸し、第３方向上方に設けられる第３配線層と、第２配線層と第１配線層との間に配置され第１抵抗変化膜を有する第１メモリセルと、第１方向に延伸し、第３方向上方に設けられる第４配線層と、第４配線層と第３配線層との間に配置され第２抵抗変化膜を有する第２メモリセルを備える。第２配線層は、その表面のうち、第３配線層に接している上側の第１面Ｓ１及び、第１方向において第１面より長い部分を有し、第１面に対して第３方向に離れて設けられかつ、第１方向に延伸して、長い部分に接続する第２面Ｓ２を有する。第３配線層は、第３配線層の表面のうち、第２配線層の第１面に接する第３面Ｓ３を有し、第３面は第１方向において第１面より長い。【選択図】図８Ｂ

Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
近年、膜の抵抗変化を利用した抵抗変化メモリ（ＲｅＲＡＭ）が開発されている。ＲｅＲＡＭの一種として、膜の記憶領域における結晶状態とアモルファス状態との間の熱的な相転移による抵抗値変化を利用した相変化メモリ（ＰＣＭ）が開発されている。また、２つの異なる合金を繰り返し積層した超格子型のＰＣＭは、少ない電流で膜を相変化させることができるため、省電力化が容易な記憶装置として注目されている。
特開2013-201405号公報
上記のようなＰＣＭでは、セルを低電圧で駆動させるために、低抵抗のワード線／ビット線の配線が求められている。単純に配線膜厚を高くすることで配線ボリュームは増えるが、加工難易度が高く低抵抗化が困難である。並列に走る配線はハーフピッチ（ＨＰ：Half Pitch）に依存するライン／スペース幅しかなく、隣接配線と容易にショートする。
本実施の形態が解決しようとする課題は、隣接配線間の短絡を防止し、かつ配線抵抗を低減化した不揮発性半導体記憶装置及びその製造方法を提供することにある。
実施の形態に係る不揮発性半導体記憶装置は、複数の第１配線層と、複数の第２配線層と、第３配線層と、第１メモリセルと、複数の第４配線層と、第２メモリセルとを備える。複数の第１配線層は、第１方向に延伸する。複数の第２配線層は、第１方向に対して交差した第２方向に延伸し、複数の第１配線層に対し、第１方向及び第２方向に交差する第３方向上方に設けられる。第３配線層は、第２方向に延伸し、複数の第２配線層に対して第３方向上方に設けられる。第１メモリセルは、複数の第２配線層と複数の第１配線層との交差部分において、第２配線層と第１配線層との間に配置され、第１抵抗変化膜を有する。複数の第４配線層は、第１方向に延伸し、複数の第３配線層に対して第３方向上方に設けられる。第２メモリセルは、複数の第４配線層と複数の第３配線層との交差部分において、第４配線層と第３配線層との間に配置され、第２抵抗変化膜を有する。第２配線層は、第２配線層の表面のうち、第３配線層に接している上側の第１面及び、第１方向において第１面より長い部分を有し、第１面に対して第３方向に離れて設けられかつ、第１方向に延伸して、長い部分に接続する第２面を有する。第３配線層は、第３配線層の表面のうち、第２配線層の第１面に接する第３面を有し、第３面は第１方向において第１面より長い。
実施の形態に係る不揮発性半導体記憶装置の模式的鳥瞰構成図。 図１のメモリセル２段構成部分の模式的鳥瞰構成図。 実施の形態に係る不揮発性半導体記憶装置の回路構成図。 実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図。 実施の形態に係る不揮発性半導体記憶装置に適用可能な配線材料の組み合わせとして、タングステンとモリブデンを例とした配線抵抗（Ω／ｓｑ）と配線幅ＷＤ（a.u.）との関係を示す模式図。 実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２と上部配線層Ｕ２の２層構造からなる隣接する配線層のオーバーレイ０における配置例。 実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２と上部配線層Ｕ２の２層構造からなる隣接する配線層のオーバーレイを有する例における配置例。 比較例に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を形成し、２層構造からなる配線層を形成する製造工程を説明する模式的断面構造図。 比較例に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を形成し、更に共切りにて２層構造からなる配線層を形成する製造工程を説明する模式的断面構造図。 比較例に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造図。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造図。 第２の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造図。 第２の実施の形態の変形例１に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造図。 第２の実施の形態の変形例２に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造図。 第３の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２と上部配線層Ｕ２との間に金属層２７を更に備える構造からなる配線層の模式的断面構造図。 第３の実施の形態の変形例に係る不揮発性半導体記憶装置であって、下部配線層Ｇ２のＹ方向の中心線と、上部配線層Ｕ２のＹ方向の中心線と、金属層２７のＹ方向の中心線がそれぞれ異なる位置にある構造の模式的断面構造図。 第３の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２のＹ方向のピッチＰＧ２と上部配線層Ｕ２のＹ方向のピッチＰＵ２の説明図。 比較例に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その１）。 比較例に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その２）。 比較例に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その３）。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その１）。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その２）。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その３）。 第２の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その１）。 第２の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その２）。 第２の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その３）。 第２の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その４）。 第２の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その５）。 第３の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その１）。 第３の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法の一工程の模式的断面構造図（その２）。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２を形成する製造方法の一工程の模式的断面構造図（その１）。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２を形成する製造方法の一工程の模式的断面構造図（その２）。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２を形成する製造方法の一工程の模式的断面構造図（その３）。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２を形成する別の製造方法の一工程の模式的断面構造図（その１）。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２を形成する別の製造方法の一工程の模式的断面構造図（その２）。 第１の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２を形成する別の製造方法の一工程の模式的断面構造図（その３）。 比較例に係る不揮発性半導体記憶装置のメモリセル２段構成部分の模式的断面構造図。 第４の実施の形態に係る不揮発性半導体記憶装置のメモリセル２段構成部分の模式的断面構造図。 第４の実施の形態の変形例１に係る不揮発性半導体記憶装置のメモリセル２段構成部分の模式的断面構造図。 第４の実施の形態の変形例２に係る不揮発性半導体記憶装置のメモリセル２段構成部分の模式的断面構造図。 第４の実施の形態の変形例３に係る不揮発性半導体記憶装置のメモリセル２段構成部分の模式的断面構造図。 第４の実施の形態の変形例４に係る不揮発性半導体記憶装置のメモリセル２段構成部分の模式的断面構造図。 第４の実施の形態の変形例５に係る不揮発性半導体記憶装置のメモリセル２段構成部分の模式的断面構造図。 第４の実施の形態の変形例６に係る不揮発性半導体記憶装置のメモリセル２段構成部分の模式的断面構造図。 第１の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、一工程を説明する模式的鳥瞰構成図（その１）。 第１の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、一工程を説明する模式的鳥瞰構成図（その２）。 第１の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、一工程を説明する模式的鳥瞰構成図（その３）。 第１の実施の形態に係る不揮発性半導体記憶装置の第２の製造方法であって、一工程を説明する模式的鳥瞰構成図（その４）。 第１の実施の形態に係る不揮発性半導体記憶装置の第２の製造方法であって、一工程を説明する模式的鳥瞰構成図（その５）。 第１の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、一工程を説明する模式的鳥瞰構成図（その６）。 第１の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、一工程を説明する模式的鳥瞰構成図（その７）。 第１の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、一工程を説明する模式的鳥瞰構成図（その８）。 第１の実施の形態に係る不揮発性半導体記憶装置及び第１の製造方法であって、一工程を説明する模式的鳥瞰構成図（その９）。 第１の実施の形態に係る不揮発性半導体記憶装置の第２の製造方法であって、一工程を説明する模式的鳥瞰構成図。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、一工程を説明する模式的平面パターン構成図（その１）。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、一工程を説明する模式的平面パターン構成図（その２）。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、一工程を説明する模式的平面パターン構成図（その３）。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、一工程を説明する模式的平面パターン構成図（その４）。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２５ＡのＶ−Ｖ線に沿う模式的断面構造図。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２５ＡのＶＩ−ＶＩ線に沿う模式的断面構造図。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２５ＢのＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２５ＢのＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造図。 図２８Ｂの領域Ａ部分の拡大断面構造図。 図２８Ｂの領域Ａ部分の変形例１の拡大断面構造図。 図２８Ｂの領域Ａ部分の変形例２の拡大断面構造図。 図２８Ｂの領域Ａ部分の変形例３の拡大断面構造図。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２６ＡのＩＸ−ＩＸ線に沿う模式的断面構造図。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２６ＡのＸ−Ｘ線に沿う模式的断面構造図。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２６ＡのＸＩ−ＸＩ線に沿う模式的断面構造図。 図３１Ａの領域Ｃ部分の拡大断面構造図。 図３１Ａの領域Ｃ部分の変形例１の拡大断面構造図。 図３１Ａの領域Ｃ部分の変形例２の拡大断面構造図。 図３１Ａの領域Ｃ部分の変形例３の拡大断面構造図。 第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２６ＢのＸＩＩ−ＸＩＩ線に沿う模式的断面構造図。
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[実施の形態]
実施の形態に係る不揮発性半導体記憶装置１の模式的鳥瞰構成は、図１に示すように表され、例えば、３行×３列のアレイ状に４層積層化されている。図１のメモリセル２段構成部分の模式的鳥瞰構成は、図２に示すように表される。
実施の形態に係る不揮発性半導体記憶装置１は、図１に示すように、クロスポイント型メモリ構造を備え、同一平面上に配置された複数の第１配線層１１と、複数の第１配線層１１上の同一平面上に３次元的に交差して配置された複数の第２配線層１２と、それら複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置されたメモリセル１０と備える。実施の形態に係る不揮発性半導体記憶装置１は、例えば、半導体基板上に形成された絶縁層を備える絶縁基板上に配置されていても良い。
第１配線層１１と第２配線層１２は、非平行に３次元的に交差している。例えば、図１に示すように、複数のメモリセル１０が２次元方向（ＸＹ方向）にマトリックス状に配置され、更にそのマトリックス状のアレイが、ＸＹ平面に対して直交するＺ方向に複数層積層される。第１配線層１１は、Ｚ方向に隣接して配置されるメモリセル１０間で共有され、同様に、第２配線層１２は、Ｚ方向に隣接して配置されるメモリセル１０間で共有される。図１において、隣接して配置される複数の第１配線層１１間、隣接して配置される複数の第２配線層１２間及び隣接して配置されるメモリセル１０間には層間絶縁膜が配置されるが図示は省略している。
第１配線層１１をビット線、第２配線層１２をワード線と称することもある。また、クロスポイント型メモリ構造は、複数層積層化可能である。ビット線、ワード線の呼称は、逆にしても良い。
実施の形態に係る不揮発性半導体記憶装置には、抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化メモリ(ＰＣＭ: Phase-Change Memory)、強誘電体メモリ（ＦｅＲＡＭ :Ferroelectric Random Access Memory)等いずれも適用可能である。また、磁気トンネル接合（ＭＴＪ：Magneto Tunnel Junction）抵抗変化素子も適用可能である。以下の説明においては、主として、ＰＣＭについて説明する。
（メモリセルの構成）
実施の形態に係る不揮発性半導体記憶装置１のメモリセル１０は、図２に示すように、第１配線層１１と第２配線層１２との間に直列接続された記憶素子と、セレクタ２２とを有する。記憶素子は、抵抗変化膜２４を有する。
実施の形態に係る不揮発性半導体記憶装置１においては、ＰＣＭクロスポイントアレイ構造で、第１配線層１１、第２配線層１２及び第３配線層１３等のすべての配線を少なくとも２回に分けて並列方向に加工する構造を備える。
実施の形態に係る不揮発性半導体記憶装置１においては、並列に走る配線のライン／スペース寸法が、例えば、約２０．５ｎｍ／約２０．５ｎｍであるとすると、ハーフピッチＨＰは、２０．５ｎｍとなる。
本実施の形態に係る不揮発性半導体記憶装置１においては、セルを低電圧で駆動させるために、低抵抗のワード線／ビット線の配線が求められるが、具体的にセルの駆動電圧としては、例えば、約８．０Ｖ程度であり、隣接セルの半選択セルの駆動電圧としては、例えば、約４Ｖ程度である。
図２に示すように、第１配線層１１は、第１下部配線層１１Ｇ１と第１上部配線層１１Ｕ１の２層構造を備える。また、第２配線層１２は、第２下部配線層１２Ｇ２と第２上部配線層１２Ｕ２の２層構造を備える。第３配線層１３は、第３下部配線層１３Ｇ３と第３上部配線層１３Ｕ３の２層構造を備える。
第２配線層１２と第１配線層１１との間に配置された第１メモリセル１０１は、積層膜（２１，２２、２３、２４、２５、２６）を備え、第３配線層１３と第２配線層１２との間に配置された第２メモリセル１０２は、同様に積層膜（２１，２２、２３、２４、２５、２６）を備える。第１メモリセル１０１及び第２メモリセル１０２は、図１に示すように、メモリセル１０に対応するが、説明の便宜上区別している。同様に、第３配線層１３は、図１に示すように、第１配線層１１に対応するが、説明の便宜上区別している。
セレクタ２２は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、砒素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
また、セレクタ２２は、例えばＰＩＮ（p-intrinsic-n）構造を有するシリコンダイオード等で構成可能である。
抵抗変化膜２４は、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とを電気的にスイッチング可能で、データを不揮発に記憶する。セレクタ２２は、選択したメモリセルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）する際の回り込み電流（sneak current）を防止する。
抵抗変化膜２４は、例えば金属酸化物を含む。その金属酸化物として、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、マンガン（Ｍｎ）、タンタル（Ｔａ）、タングステン（Ｗ）からなる群から選択された１種の金属、若しくは２種以上の金属の合金の酸化物を用いることができる。
メモリセル１０を超格子型のＰＣＭとして形成する場合には、抵抗変化膜２４は、複数のカルコゲナイド化合物の層が積層された超格子構造により形成される。抵抗変化膜２４に用いられるカルコゲナイド化合物は、例えば、Ｓｂ２Ｔｅ３等のアンチモンテルル及びＧｅＴｅ等のゲルマニウムテルルのように、２つ以上のカルコゲナイド化合物から構成される。相変化を安定させるために、このカルコゲナイド化合物の一種はアンチモン（Ｓｂ）又はビスマス（Ｂｉ）を含むことが好ましい。セレクタ２２は、遷移金属のカルコゲナイド化合物により形成される。このカルコゲナイド化合物は、例えば、チタン（Ｔｉ）、バナジウム（Ｖ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びハフニウム（Ｈｆ）からなる群より選択された１種以上の遷移金属と、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）からなる群より選択された１種以上のカルコゲン元素との化合物である。より好適には、カルコゲナイド化合物は、Ｍを遷移金属、Ｘをカルコゲン元素とするとき、組成が化学式ＭＸ又はＭＸ２で表される化合物である。組成がＭＸである場合、このカルコゲナイド化合物における遷移金属Ｍの濃度は５０原子％であり、組成がＭＸ２である場合、遷移金属Ｍの濃度は３３原子％である。但し、化合物の組成には、それぞれ許容幅があるため、カルコゲナイド化合物における遷移金属Ｍの好適濃度は、２０原子％以上６０原子％以下である。本実施形態において、カルコゲナイド化合物は例えばＴｉＴｅ２である。
抵抗変化膜２４は、導電膜２５と導電膜２３で挟まれている。導電膜２５及び導電膜２３は、金属膜または金属窒化膜を備える。導電膜２５及び導電膜２３として、例えば窒化チタン膜を用いることも可能である。
導電膜２５と第２配線層１２との間には、電極層２６が配置されている。電極層２６には、例えば、Ｗ、Ｔｉ、Ｔａ、または、それらの窒化物等を適用可能である。また、抵抗変化膜２４がＳｉで形成され、電極層２６がＮｉ若しくはＰｔで形成されていてもよい。第１配線層１１及び第２配線層１２の材料については後述する。
第１配線層１１とセレクタ２２との間には、導電膜２１が配置されている。導電膜２１は、金属膜または金属窒化膜を備える。導電膜２１は、例えば、カーボン、カーボン窒化物（ＣＮ）、チタン窒化物（ＴｉＮ）、Ｗ、Ｃｕ又はＡｌ等の導電性材料を備えていても良い。導電膜２１は、第１配線層１１に接続されている。
導電膜２１、２３、２５は、導電膜２１、２３、２５を挟んだ上下の層間の元素の拡散を防止する。また、導電膜２１、２３、２５は、導電膜２１、２３、２５を挟んだ上下の層間の密着性を高める。
第１配線層１１及び第２配線層１２を通じて、相対的に抵抗が低い低抵抗状態（セット状態）の抵抗変化膜２４にリセット電圧が印加されると、抵抗変化膜２４は相対的に抵抗が高い高抵抗状態（リセット状態）に切り替わることができる。高抵抗状態（リセット状態）の抵抗変化膜２４に、リセット電圧よりも高いセット電圧が印加されると、抵抗変化膜２４は低抵抗状態（セット状態）に切り替わることができる。
実施の形態に係る不揮発性半導体記憶装置１の基本回路構成は、図３に示すように、第１配線層１１と、第２配線層１２とのクロスポイントにメモリセル１０が接続されている。図３において、メモリセル１０は、抵抗変化膜２４とセレクタ２２の直列構成として表されている。不揮発性半導体記憶装置１は、図１に示すように、例えば、４層の積層構造を有することから、この場合、図３に示された回路構成が４層積層化される。
実施の形態に係る不揮発性半導体記憶装置１の模式的平面パターン構成例は、図４に示すように、複数の第１配線層（ビット線）１１と、複数の第２配線層（ワード線）１２と、複数のビット線１１と複数のワード線１２との交差部に配置されたメモリセル１０とを備える。図４の構成は、メモリセル１０が１層配置される例である。
（配線材料の選択）
実施の形態に係る不揮発性半導体記憶装置１に適用可能な第１配線層１１及び第２配線層１２は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかのシリサイド材料であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの窒化物であっても良い。また、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの混合比を有する材料であっても良い。
シリサイド材料としては、例えば、ＮｉＳｉ、ＣｏＳｉ、ＷＳｉ、ＴｉＳｉを適用可能である。材料の混合比としては、例えば、Ｎｉ：Ｓｉ＝１：１や０．５：１等が含まれる。尚、各配線層において、上部配線層Ｕと下部配線層Ｇで金属材料は同一のものを使用している。
（配線抵抗と配線幅の関係＿Ｍｏ、Ｗ）
実施の形態に係る不揮発性半導体記憶装置１に適用可能な配線材料の組み合わせとして、ＷとＭｏを例とした配線抵抗（Ω／ｓｑ）と配線幅ＷＤ（a.u.）との関係は、模式的に図５に示すように表される。配線幅ＷＤ（a.u.）＝Ｘ２では、Ｗ配線とＭｏ配線は抵抗的に略同等の値を有している。
実施の形態に係る不揮発性半導体記憶装置によれば、１層のメモリセル構造を挟んでクロスポイントに対向する配線層が互いに異なる材料を備えていても良い。上方の配線層の加工時、下方の配線層がエッチングされにくいため、配線抵抗の上昇を回避し、配線抵抗を低減化した不揮発性半導体記憶装置を提供することもできる。
（隣接する２層配線の配置例）
実施の形態に係る不揮発性半導体記憶装置１において、Ｘ方向に延伸する下部配線層Ｇ２と上部配線層Ｕ２の２層構造からなる隣接する配線層のオーバーレイ０における配置例を図６Ａに示す。また、オーバーレイを有する例における配置例を図６Ｂに示す。
図６Ａに示すように、上部配線層Ｕ２のＹ方向の幅は、２Ｗ１、下部配線層Ｇ２のＹ方向の幅は、２Ｙ１であり、隣接する配線層間のスペースはＳＰ０である。具体的な数値例として、ハーフピッチＨＰ＝１４ｎｍ、Ｗ１＝７．５ｎｍ、Ｙ１＝５ｎｍとすると、Ｗ１−Ｙ１＝２．５ｎｍであり、ＳＰ０＝２ＨＰ−２Ｗ１＝１３ｎｍである。上部配線層Ｕ２と下部配線層Ｇ２がＹ方向にずれたとして、接触しなくなるまでのズレ量＝２Ｙ１＋Ｗ１−Ｙ１＝１２．５ｎｍである。
一方、６Ｂに示すように、オーバーレイ＝８ｎｍを有する場合、Ｗ３＝１０．５ｎｍ、Ｗ２＝４．５ｎｍ、ＳＰ１＝ＳＰ０−Ｙ１＝８ｎｍとなる。そこで、図６Ｂに示すように、２層構造からなる隣接する配線層間にスペースを確保するために、下部配線層Ｇ２をエッチングすることを想定すると、ＳＰ０＝１３ｎｍと同程度のスペースＲを確保するためには、Ｚ１＝１１ｎｍとするまでエッチングが必要になり、Ｒ１＝１３．３ｎｍとなる。
下部配線層Ｇ２上に上部配線層Ｕ２を形成し、ハードマスクＨＭを用いて上部配線層Ｕ２をエッチングする工程を説明する模式的断面構造は、図７Ａに示すように表される。図７Ａでは、下部配線層Ｇ２と上部配線層Ｕ２間のスペースＳＰＡが狭い。更に上部配線層Ｕ２と同時エッチング加工にて下部配線層Ｇ２をエッチングする工程を説明する模式的断面構造は、図７Ｂに示すように表される。上部配線層Ｕ２と同時エッチング加工にて下部配線層Ｇ２をエッチングすることにより、図７Ｂに示すように，上部配線層Ｕ２と下部配線層Ｇ２間には、スペースＳＰＢを確保することができる。しかしながら、上部配線層Ｕ２と同時エッチング加工にて下部配線層Ｇ２を加工する場合、例えば、ハーフピッチＨＰ＝１４ｎｍを想定すると、過剰なオーバーエッチングが必要であり、加工難易度が高い。上部配線層Ｕ２と同時エッチング加工にて下部配線層Ｇ２を加工するとは、図７Ａ及び図７Ｂに示すように、上部配線層Ｕ２のオーバーエッチングにより、下部配線層Ｇ２もエッチングすることを云う。図７Ａにおいて、矢印ＥＭＡは、ハードマスクＨＭに対するエッチング方向を示し、矢印ＥＧＡは、下部配線層Ｇ２に対するエッチング方向を示す。図７Ｂにおいて、矢印ＥＭＢは、ハードマスクＨＭに対するエッチング方向を示し、矢印ＥＧＢは、下部配線層Ｇ２に対するエッチング方向を示す。上部配線層Ｕ２のオーバーエッチングにより、下部配線層Ｇ２もエッチングされて、図７Ｂでは、下部配線層Ｇ２と上部配線層Ｕ２間には、スペースＳＰＢを確保することができる。尚、図７Ａ及び図７Ｂでは、下部配線層Ｇ２は、層間絶縁膜３１に埋め込まれて形成される。
（比較例）
比較例に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造は、図８Ａに示すように表される。図８Ａに示すように、下部配線層Ｇ２は、層間絶縁膜３１に埋め込まれて形成されており、上部配線層Ｕ２と下部配線層Ｇ２間には、狭いスペースＮ（Ｕ２−Ｇ２）しか形成できない。
（第１の実施の形態）
第１の実施の形態に係る不揮発性半導体記憶装置１において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造は、図８Ｂに示すように表される。Ｘ方向に延伸する配線層は、下部配線層Ｇ２と、上部配線層Ｕ２との積層構造を備える。ここで、積層構造は、積層界面において、Ｙ方向にリセス構造を備える。図８Ｂの例では、リセス構造は、上部配線層Ｕ２と接する下部配線層Ｇ２の上部両側に配置される。リセス構造は、Ｙ−Ｚ面において、半円形状の断面構造を備える。このリセス構造には、層間絶縁膜３１と同様の層間絶縁膜３１Ｓが充填されている。第１の実施の形態に係る不揮発性半導体記憶装置においては、上部配線層Ｕ２と下部配線層Ｇ２間には、図８Ａの比較例に比べて相対的に広いスペースＷ（Ｕ２−Ｇ２）が形成される。以下に詳述する。
図８Ｂに示すように、下部配線層Ｇ２は、下部配線層Ｇ２の表面のうち、上部配線層Ｕ２に接している上側の第１面Ｓ１及び、Ｙ方向において第１面Ｓ１より長い部分を有し、第１面Ｓ１に対してＺ方向に離れて設けられかつ、Ｙ方向に延伸して、長い部分に接続する第２面Ｓ２を有する。
上部配線層Ｕ２は、上部配線層Ｕ２の表面のうち、下部配線層Ｇ２の第１面Ｓ１に接する第３面Ｓ３を有し、第３面Ｓ３はＹ方向において第１面Ｓ１より長い。
下部配線層Ｇ２は、第１面Ｓ１に対してＺ方向に離れて設けられ、かつ、Ｙ方向に延伸して、長い部分に接続する第４面Ｓ４をさらに含み、第４面Ｓ４は、第１面Ｓ１を挟んで、第２面Ｓ２とは、Ｙ方向に反対側に位置する。
第２面Ｓ２上には層間絶縁膜３１Ｓが設けられている。
第３面Ｓ３はＹ方向において一端ＥＧ１と、他端ＥＧ２を有し、第４面Ｓ４は、Ｙ方向において、一端ＥＧ１と他端ＥＧ２との間に位置する。
第３面Ｓ３と第４面Ｓ４の間には層間絶縁膜３１Ｓが設けられている。
第１の実施の形態において、上部配線層Ｕ２及び下部配線層Ｇ２は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料若しくはいずれかの窒化物材料を有する。以下同様である。
（第２の実施の形態）
第２の実施の形態に係る不揮発性半導体記憶装置１において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造は、図９Ａに示すように表される。Ｘ方向に延伸する配線層は、下部配線層Ｇ２と、上部配線層Ｕ２との積層構造を備える。ここで、積層構造は、積層界面において、Ｙ方向にリセス構造を備える。図９Ａの例では、リセス構造は、下部配線層Ｇ２と接する上部配線層Ｕ２の下部両側に配置される。リセス構造は、Ｙ−Ｚ面において、半円形状の断面構造を備える。このリセス構造には、層間絶縁膜３１と同様の絶縁膜が充填される。第２の実施の形態に係る不揮発性半導体記憶装置においては、上部配線層Ｕ２と下部配線層Ｇ２間には、図８Ａの比較例に比べて相対的に広いスペースＷ（Ｕ２−Ｇ２）が形成される。
図９Ａに示すように、下部配線層Ｇ２は、下部配線層Ｇ２の表面のうち、上部配線層Ｕ２に接している上側の第１面Ｓ１及び、Ｙ方向において第１面Ｓ１より長い部分を有し、第１面Ｓ１に対してＺ方向に離れて設けられかつ、Ｙ方向に延伸して、長い部分に接続する第２面Ｓ２を有する。
上部配線層Ｕ２は、上部配線層Ｕ２の表面のうち、下部配線層Ｇ２の第１面Ｓ１に接する第３面Ｓ３を有し、第３面Ｓ３はＹ方向において第１面Ｓ１より長い。
第３面Ｓ３はＹ方向において一端ＥＧ１と、他端ＥＧ２を有する。
（第２の実施の形態＿変形例１）
第２の実施の形態の変形例１に係る不揮発性半導体記憶装置１において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造は、図９Ｂに示すように表される。Ｘ方向に延伸する配線層は、下部配線層Ｇ２と、上部配線層Ｕ２との積層構造を備える。ここで、積層構造は、積層界面において、Ｙ方向にリセス構造を備える。図９Ｂの例では、リセス構造は、上部配線層Ｕ２と接する下部配線層Ｇ２の上部両側に配置される。リセス構造は、Ｙ−Ｚ面において、Ｕ字形状の断面構造を備える。このリセス構造には、層間絶縁膜３１と同様の絶縁膜が充填される。第２の実施の形態の変形例１に係る不揮発性半導体記憶装置においては、上部配線層Ｕ２と下部配線層Ｇ２間には、図８Ａの比較例に比べて相対的に広いスペースＷ（Ｕ２−Ｇ２）が形成される。
図９Ｂに示すように、下部配線層Ｇ２は、下部配線層Ｇ２の表面のうち、上部配線層Ｕ２に接している上側の第１面Ｓ１及び、Ｙ方向において第１面Ｓ１より長い部分を有し、第１面Ｓ１に対してＺ方向に離れて設けられかつ、Ｙ方向に延伸して、長い部分に接続する第２面Ｓ２を有する。
上部配線層Ｕ２は、上部配線層Ｕ２の表面のうち、下部配線層Ｇ２の第１面Ｓ１に接する第３面Ｓ３を有し、第３面Ｓ３はＹ方向において第１面Ｓ１より長い。
第３面Ｓ３はＹ方向において一端ＥＧ１と、他端ＥＧ２を有する。
（第２の実施の形態＿変形例２）
第２の実施の形態の変形例２に係る不揮発性半導体記憶装置１において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層の模式的断面構造は、図９Ｃに示すように表される。Ｘ方向に延伸する配線層は、下部配線層Ｇ２と、上部配線層Ｕ２との積層構造を備える。ここで、積層構造は、積層界面において、Ｙ方向にリセス構造を備える。図９Ｃの例では、リセス構造は、上部配線層Ｕ２と下部配線層Ｇ２との両方に配置される。リセス構造は、Ｙ−Ｚ面において、半円形状の断面構造を備える。このリセス構造には、層間絶縁膜３１と同様の絶縁膜が充填される。第２の実施の形態の変形例２に係る不揮発性半導体記憶装置においては、上部配線層Ｕ２と下部配線層Ｇ２間には、図８Ａの比較例に比べて相対的に広いスペースＷ（Ｕ２−Ｇ２）が形成される。
図９Ｃに示すように、下部配線層Ｇ２は、下部配線層Ｇ２の表面のうち、上部配線層Ｕ２に接している上側の第１面Ｓ１及び、Ｙ方向において第１面Ｓ１より長い部分を有し、第１面Ｓ１に対してＺ方向に離れて設けられかつ、Ｙ方向に延伸して、長い部分に接続する第２面Ｓ２を有する。
上部配線層Ｕ２は、上部配線層Ｕ２の表面のうち、下部配線層Ｇ２の第１面Ｓ１に接する第３面Ｓ３を有し、第３面Ｓ３はＹ方向において第１面Ｓ１より長い。
第３面Ｓ３はＹ方向において一端ＥＧ１と、他端ＥＧ２を有する。
（第３の実施の形態）
第３の実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２と上部配線層Ｕ２との間に金属層２７を更に備える構造からなる配線層の模式的断面構造は、図１０Ａに示すように表される。
第３の実施の形態に係る不揮発性半導体記憶装置１は、図１０Ａに示すように、下部配線層Ｇ２と上部配線層Ｕ２との間に配置され、上部配線層Ｕ２と異なる金属層２７を更に備える。Ｘ方向に延伸する配線層は、下部配線層Ｇ２と、金属層２７と、上部配線層Ｕ２との積層構造を備える。ここで、積層構造は、金属層２７を介在することにより、Ｙ方向にリセス構造を備える。図１０Ａの例では、リセス構造は、上部配線層Ｕ２と下部配線層Ｇ２との間の金属層２７の両方の側壁に配置される。リセス構造は、Ｙ−Ｚ面において、矩形形状の断面構造を備える。このリセス構造には、層間絶縁膜３１と同様の絶縁膜が充填される。第３の実施の形態に係る不揮発性半導体記憶装置においては、上部配線層Ｕ２と下部配線層Ｇ２間には、図８Ａの比較例に比べて相対的に広いスペースＷ（Ｕ２−Ｇ２）が形成される。
下部配線層Ｇ２は、上部配線層Ｕ２と異なる金属から設けられ、上部配線層Ｕ２に接続する第１金属層２７を更に備える。
図１０Ａを参照して、以下に詳述する。尚、２層メモリセル構成は、図２を参照して説明する。
第３の実施の形態に係る不揮発性半導体記憶装置１は、図１０Ａ及び図２に示すように、複数の第１配線１１と、複数の第２配線Ｇ２（１２Ｇ）と、複数の第３配線Ｕ２（１２Ｕ）と、複数の第４配線２７と、複数の第５配線１３Ｇと、第１メモリセル１０１と、第２メモリセル１０２とを備える。 複数の第１配線１１は、Ｙ方向に延伸する。
複数の第２配線Ｇ２（１２Ｇ）は、Ｙ方向に交差するＸ方向に延伸し、複数の第１配線１１とＹ方向及びＸ方向に交差するＺ方向上方に設けられ、Ｙ方向に少なくとも第１幅を有する。
複数の第３配線Ｕ２（１２Ｕ）は、Ｘ方向に延伸し、Ｙ方向に少なくとも第２幅を有し、第２配線Ｇ２（１２Ｇ）に対し、Ｚ方向上方に設けられる。
複数の第４配線２７は、Ｘ方向に延伸し、Ｙ方向に第１幅及び第２幅より小さい第３幅を有し、Ｚ方向下方において第２配線Ｇ２（１２Ｇ）とそれぞれ接続し、Ｚ方向上方において第３配線Ｕ２（１２Ｕ）とそれぞれ接続する。
複数の第５配線１３Ｇは、Ｙ方向に延伸し、複数の第３配線Ｕ２に対してＺ方向上方に設けられる。
第１メモリセル１０１は、複数の第５配線１３Ｇと、複数の第１配線１１と複数の第２配線Ｇ２との複数の交差部分において、第１配線１１と第２配線Ｇ２との間に配置され、第１抵抗変化膜２４を有する。
第２メモリセル１０２は、複数の第３配線Ｕ２（１２Ｕ）と複数の第５配線１３Ｇとの複数の交差部分において、第３配線Ｕ２（１２Ｕ）と第５配線１３Ｇとの間に配置され、第２抵抗変化膜２４を有する。
（変形例）
第３の実施の形態の変形例に係る不揮発性半導体記憶装置１であって、下部配線層Ｇ２のＹ方向の中心線ＣＧ２と、上部配線層Ｕ２のＹ方向の中心線ＣＵ２と、金属層２７のＹ方向の中心線Ｃ２７がそれぞれ異なる位置にある構造の模式的断面構造は、図１０Ｂに示すように表される。図１０Ｂに示すように、第２配線Ｇ２のＹ方向における中心線ＣＧ２と、第２配線Ｇ２に接続する第４配線２７に接続する第３配線Ｕ２の第１方向における中心線ＣＵ２が異なる位置にあっても良い。ここで、図１０Ｂの構造例では、図１０Ａの構造に比べて、第４配線２７の配置がＹ方向にシフトしている例である。
また、図１０Ｂに示すように、第４配線２７のＹ方向における中心線Ｃ２７と、第４配線２７に接続する第２配線Ｇ２のＹ方向における中心線ＣＧ２と、第４配線２７に接続する第３配線Ｕ２のＹ方向における中心線ＣＵ２と、が異なる位置であっても良い。尚、図１０Ａに示された第３の実施の形態に係る不揮発性半導体記憶装置では、中心線Ｃ２７と中心線ＣＧ２とは異なるが、中心線ＣＵ２とは一致している。
（Ｙ方向ピッチ）
第３の実施の形態に係る不揮発性半導体記憶装置１において、下部配線層Ｇ２のＹ方向のピッチＰＧ２と上部配線層Ｕ２のＹ方向のピッチＰＵ２は、図１０Ｃに示すように表される。図１０Ｃに示すように、複数の第２配線Ｇ２は、Ｙ方向に第１ピッチＰＧ２で設けられ、複数の第４配線２７は、Ｙ方向に第１ピッチＰＧ２で設けられ、複数の第３配線Ｕ２は、Ｙ方向に第１ピッチＰＵ２（＝ＰＧ２）で設けられていても良い。すなわち、複数の第２配線Ｇ２、複数の第４配線２７、及び複数の第３配線Ｕ２は、Ｙ方向に同一ピッチＰＧ２で配置されていても良い。 また、第４配線２７と、第２配線Ｇ２は、同一の材料から一体的に形成されていても良い。
また、第４配線２７は、第２配線Ｇ２及び第３配線Ｕ２と異なる材料から形成されている。
第３の実施の形態に係る不揮発性半導体記憶装置１においては、上部配線層を２種類の異なる金属材料で成膜し、下部配線層Ｇ２と接触する金属層２７を選択的にエッチングすることによって形成可能である。
第３の実施の形態において、上部配線層Ｕ２及び下部配線層Ｇ２は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料若しくはいずれかの窒化物材料を有する。
また、金属層２７は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料若しくはいずれかの窒化物材料を有する。
（比較例の製造方法）
比較例に係る不揮発性半導体記憶装置において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法は、図１１Ａ〜図１１Ｃに示すように表される。
（ａ）まず、図１１Ａに示すように、スパッタリング技術等を用いて下部配線層Ｇ２を形成後、ＳｉＮ等のハードマスクＨＭを用いてＲＩＥにより下部配線層Ｇ２をパターニングする。その後、パターニングされた下部配線層Ｇ２間に層間絶縁膜３１を充填する。
（ｂ）次に、図１１Ｂに示すように、ＲＩＥ技術等を用いて、ＳｉＮ等のハードマスクＨＭとＳｉＯ2等の層間絶縁膜３１をエッチング（エッチバック）する。この結果、下部配線層Ｇ２が露出される。
（ｃ）次に、図１１Ｃに示すように、スパッタリング技術等を用いて上部配線層Ｕ２を形成後、ハードマスクＨＭを用いてＲＩＥにより上部配線層Ｕ２をパターニングする。
図１１Ｃに示すように、下部配線層Ｇ２は、層間絶縁膜３１に埋め込まれて形成されており、上部配線層Ｕ２と下部配線層Ｇ２間には、狭いスペースＮ（Ｕ２−Ｇ２）しか形成できない。
（第１の実施の形態の製造方法）
図１に示す基本構造は、例えば、以下のように製造可能である。配線層１１上にメモリセル１０を含む積層膜を積層した後、積層膜及び配線層１１をＹ方向のストライプ構造に加工し、加工によって形成された積層膜間のトレンチに層間絶縁膜を埋め込んだ後、積層膜上及び層間絶縁膜上に、配線層１２を形成する。配線層１２をＸ方向のストライプ構造に加工し、さらにストライプ構造に加工された配線層１２の間の下の積層膜及び層間絶縁膜も加工することで、配線層１２と配線層１１との交差部分に、略柱状（以降、単に「柱状」と称する）の複数の積層膜からなるメモリセル１０を形成することができる。
（エッチングガス系）
反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）によりＷ配線を形成する際のエッチングガス（エッチャント）としては、例えば、ＣＦ4／Ｏ2を適用可能である。ＲＩＥによりＭｏ配線を形成する際のエッチャントとしては、例えば、ＨＢｒ、ブロモトリフルオロメタン(ＣＢｒＦ3：Bromotrifluoromethane)を適用可能である。ブロモトリフルオロメタン(ＣＢｒＦ3)では、Ｗに比べてＭｏのエッチングが容易である。Ｍｏ配線を形成する際のエッチャントとしては、他に例えば、ＣＣｌ4、ＳｉＣｌ4／Ｏ2／ＣＨＦ3を適用可能である。
Ｗに比べて、Ｍｏのエッチングに適用可能なエッチャントとしては、ＦやＣｌ系ハロゲンガスとＯ2ガスの混合ガス等も適用可能である。Ｏ2があると、Ｗに比べてＭｏは酸化し易く、かつ酸化した方がエッチングが進むという性質を利用することができる。ＦやＣｌ系ハロゲンガスとＯ2ガスの混合ガスとしては、例えば、ＣＦ4／Ｏ2，ＣＨＦ3／Ｏ2、ＣＨ2Ｆ2／Ｏ2、ＳＦ6／Ｏ2、若しくはＣｌ2／Ｏ2等が挙げられる。
Ｍｏに比べて、Ｗのエッチングに有効なエッチャントとしては、Ｆ系ガスも適用可能である。金属電極の加工は、物理エッチングよりも化学エッチングが主体であり、Ｗ−Ｆは、蒸気圧的には低く、Ｍｏよりもエッチングが進む。この性質を利用することで、Ｗをエッチングすることができる。
第１の実施の形態に係る不揮発性半導体記憶装置１において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法は、図１２Ａ〜図１２Ｃに示すように表される。
（ａ）まず、図１２Ａに示すように、スパッタリング技術等を用いて下部配線層Ｇ２を形成後、ハードマスクＨＭを用いてＲＩＥにより下部配線層Ｇ２をパターニングする。ハードマスクＨＭとしては、例えばＳｉＮ等を適用可能である。その後、パターニングされた下部配線層Ｇ２間に層間絶縁膜３１を充填する。
（ｂ）次に、図１２Ｂに示すように、下部配線層Ｇ２の上部両側を選択的に円形のリセス構造にエッチングする。下部配線層Ｇ２を選択的にエッチングするためには、ウェツトエッチングやドライエッチングを用いることができる。ウェツトエッチングとしては、例えば、上部配線層Ｕ２がＷの場合、混酸や、Ｈ2Ｏ2とＴＭＹの混合液を適用可能である。また、Ｈ2Ｏ2とＨＣｌの混合液も適用可能である。また、ドライエッチング条件としては、例えば、ＨＢｒやＣＦ4／Ｏ2系のエッチングガスを適用可能である。ここで、ＴＭＹは、コリン水溶液であり、トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイドと呼ばれる。
（ｃ）次に、図１２Ｃに示すように、選択的にエッチングされたリセス構造に層間絶縁膜３１と同様の層間絶縁膜３１Ｓを充填後、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing)技術等を用いて、平坦化する。この結果、下部配線層Ｇ２が露出される。層間絶縁膜３１やエッチング部分に埋め込み、平坦化する層間絶縁膜３１Ｓの材料としては、ＳｉＯ2膜を用いる。層間絶縁膜３１Ｓの材料としては、スペースが狭いのでＳｉＯＣ膜を塗布してアニール処理して形成しも良い。
（ｄ）次に、図１２Ｃに示すように、スパッタリング技術等を用いて上部配線層Ｕ２を形成後、ハードマスクＨＭを用いてＲＩＥにより上部配線層Ｕ２をパターニングする。
図１２Ｃに示すように、下部配線層Ｇ２は、層間絶縁膜３１及び３１Ｓに埋め込まれて形成されており、上部配線層Ｕ２と下部配線層Ｇ２間には、図１１Ｃの比較例に比べて相対的に広いスペースＷ（Ｕ２−Ｇ２）が形成される。
（第２の実施の形態の製造方法）
第２の実施の形態に係る不揮発性半導体記憶装置１において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法は、図１３Ａ〜図１３Ｅに示すように表される。
（ａ）まず、図１３Ａに示すように、スパッタリング技術等を用いて下部配線層Ｇ２を形成後、ＳｉＮ等のハードマスクＨＭを用いてＲＩＥにより下部配線層Ｇ２をパターニングする。その後、パターニングされた下部配線層Ｇ２間に層間絶縁膜３１を充填する。
（ｂ）次に、図１３Ａに示すように、ＲＩＥ技術等を用いて、ＳｉＮ等のハードマスクＨＭとＳｉＯ2等の層間絶縁膜３１をエッチング（エッチバック）する。この結果、下部配線層Ｇ２が露出される。
（ｃ）次に、図１３Ａに示すように、スパッタリング技術等を用いて上部配線層Ｕ２を形成後、ハードマスクＨＭを用いてＲＩＥにより上部配線層Ｕ２をパターニングする。この時、パターニングされた上部配線層Ｕ２間には、下部配線層Ｇ２及び層間絶縁膜３１上に上部配線層Ｕ２の薄層も残すように形成する。
（ｄ）次に、図１３Ａに示すように、上部配線層Ｕ２上にＳｉＮ等のライナー絶縁膜を形成する。ライナー絶縁膜は、化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法を用いて形成している。
（ｅ）次に、図１３Ａに示すように、上部配線層Ｕ２上にＳｉＮ等のハードマスクＨＭをＣＶＤ法を用いて形成する。
（ｆ）次に、図１３Ｂに示すように、ウェツトエッチングを用いて、上部配線層Ｕ２の薄層部をエッチングし、リセス構造を形成する。ウェツトエッチングとしては、例えば、上部配線層Ｕ２がＷの場合、混酸や、Ｈ2Ｏ2とＴＭＹの混合液を適用可能である。また、Ｈ2Ｏ2とＨＣｌの混合液も適用可能である。この結果、上部配線層Ｕ２と下部配線層Ｇ２との間にスペースを広げることができる。上部配線層Ｕ２の側壁部は、ＳｉＮ等のライナー絶縁膜で保護することができるため、上部配線層Ｕ２と下部配線層Ｇ２との接続部において、スペースを広げることができる。この工程では、下部配線層Ｇ２と上部配線層Ｕ２との間の薄層部分の微小ショートをウェツトエッチングを用いて分離している。
上部配線層Ｕ２の加工底部に一部配線材料を残している理由は、一部配線材料を残してウェツトエッチングすることで上部配線層Ｕ２の底部部分と下部配線層Ｇ２の上部部分にウェツトエッチングの薬液が滞留し、かかるためである。一方、上部配線層Ｕ２の側壁部は、ＳｉＮ等のライナー絶縁膜で保護することができる。
（ｇ）次に、図１３Ｂに示すように、上部配線層Ｕ２の加工底部のライナー絶縁膜を除去後、更にドライエッチングにより、加工底部の上部配線層Ｕ２及び層間絶縁膜３１の上部、下部配線層Ｇ２の上部を一部除去する。尚、上部配線層Ｕ２の材料及び加工条件により、図１３Ｃに示すように、上部配線層Ｕ２がエッチングされる場合もある。
（ｈ）図１３Ｂの工程後、図１３Ｄに示すように、更に加工底部の上部配線層Ｕ２及び層間絶縁膜３１、下部配線層Ｇ２の上部をウェツトエッチングにより一部除去する。ウェツトエッチング条件としては、例えば、上部配線層Ｕ２がＷの場合、混酸や、Ｈ2Ｏ2とＴＭＹの混合液を適用可能である。また、Ｈ2Ｏ2とＨＣｌの混合液も適用可能である。
（ｉ）同様に、図１３Ｃの工程後、図１３Ｅに示すように、更に加工底部の上部配線層Ｕ２及び層間絶縁膜３１、下部配線層Ｇ２の上部をウェツトエッチングにより一部除去する。ウェツトエッチング条件としては、例えば、上部配線層Ｕ２がＷの場合、混酸や、Ｈ2Ｏ2とＴＭＹの混合液を適用可能である。また、Ｈ2Ｏ2とＨＣｌの混合液も適用可能である。
以上の工程により、リセス構造は様々な形状を形成可能であり、上部配線層Ｕ２の裾を凹ませる形状、下部配線層Ｇ２上部を凹ませる形状、楕円形状、半円形状、Ｕ字形状、三角形状、矩形形状、若しくは多角形形状のいずれか、もしくはこれらの組み合わせ形状も形成可能である。
（第３の実施の形態の製造方法）
第３の実施の形態に係る不揮発性半導体記憶装置１において、下部配線層Ｇ２上に上部配線層Ｕ２を配置する２層構造からなる配線層を形成する製造方法は、図１４Ａ〜図１４Ｂに示すように表される。
（ａ）まず、図１４Ａに示すように、スパッタリング技術等を用いて下部配線層Ｇ２を形成後、ＳｉＮ等のハードマスクＨＭを用いてＲＩＥにより下部配線層Ｇ２をパターニングする。その後、パターニングされた下部配線層Ｇ２間に層間絶縁膜３１を充填する。
（ｂ）次に、図１４Ａに示すように、ＲＩＥ技術等を用いて、ＳｉＮ等のハードマスクＨＭとＳｉＯ2等の層間絶縁膜３１をエッチング（エッチバック）する。この結果、下部配線層Ｇ２が露出される。
（ｃ）次に、図１４Ａに示すように、スパッタリング技術等を用いて金属層２７及び上部配線層Ｕ２を形成後、ハードマスクＨＭを用いてＲＩＥにより上部配線層Ｕ２及び金属層２７をパターニングする。
（ｄ）次に、図１４Ｂに示すように、ウェツトエッチングやＲＩＥにより金属層２７の側壁をＹ方向に一部除去する。例えば、金属層２７をポリシリコンで形成する場合には、エッチング液としては、例えば、Ｈ2Ｏ2とＴＭＹの混合液を適用可能である。金属層２７をＴｉＳｉで形成する場合には、エッチング液としては、例えば、ＤＨＦ（Diluted Hydrofluoric acid ：ＨＦとＨ2Ｏの混合液）を適用可能である。金属層２７をＭｏで形成する場合には、ＲＩＥとしては、例えば、ＢＣｌ3を適用可能である。ＢＣｌ3は、Ｗよりもエッチングレートが高いため、上部配線層Ｕ２をＷで形成する場合に有効である。金属層２７をＭｏで形成する場合には、ＲＩＥとしてはＮＦ3／ＣｌやＳＦ6(ＳとＦ)等も適用可能である。
第３の実施の形態の製造方法によれば、上層配線を少なくとも２種類以上の異なる材料で成膜し、下部配線層Ｇ２と接触する部分のみ選択的にエッチングして、図１４Ｂに示すように、上部配線層Ｕ２と下部配線層Ｇ２間には、スペースが形成される。
（実施の形態の下部配線層Ｇ２を形成する製造方法）
実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２を形成する製造方法は、図１５Ａ〜図１５Ｃに示すように表される。図１５Ａ〜図１５Ｃに示す製造方法は、絶縁層に金属を埋め込み形成することから、ダマシン型配線の製造方法と呼ぶことができる。
（ａ）まず、図１５Ａに示すように、層間絶縁膜３１に対して、ＲＩＥにより、Ｘ方向に延伸し、Ｙ方向に所定のパターンピッチを有するリセス構造を形成する。ここで、層間絶縁膜３１は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate, Tetraethoxysilane）を含む原料ガスを用いたプラズマＣＶＤ法、低圧ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、塗布法等により形成されるシリコン酸化膜を備える。ＴＥＯＳのエッチング条件としては、例えば、Ｃ4Ｆ8／Ｏ2／ＡｒをエッチングガスとするＲＩＥである。
（ｂ）次に、図１５Ｂに示すように、下部配線層Ｇ２となる金属層を全面に形成する。
（ｃ）次に、図１５Ｃに示すように、下部配線層Ｇ２の表面をＲＩＥやウェツトエッチングを用いてエッチングし、平坦化する。この結果、下部配線層Ｇ２の表面が露出する。下部配線層Ｇ２をＭｏで形成する場合には、ＲＩＥのエッチングガスとしては、例えば、ＢＣｌ3を適用可能である。他のエッチングガスとしては、ＮＦ3／ＣｌやＳＦ6(ＳとＦ)等も用可能である。
（実施の形態の下部配線層Ｇ２を形成する別の製造方法）
実施の形態に係る不揮発性半導体記憶装置において、下部配線層Ｇ２を形成する別の製造方法は、図１６Ａ〜図１６Ｃに示すように表される。図１６Ａ〜図１６Ｃに示す製造方法は、下部配線層Ｇ２をＲＩＥ加工することから、ＲＩＥ型配線の製造方法と呼ぶことができる。
（ａ）まず、図１６Ａに示すように、層間絶縁膜３１に対して、下部配線層Ｇ２となる金属層を全面に形成する。
（ｂ）次に、図１６Ｂに示すように、ＲＩＥにより、Ｘ方向に延伸し、Ｙ方向に所定のパターンピッチを有する下部配線層Ｇ２を形成する。下部配線層Ｇ２をＭｏで形成する場合には、ＲＩＥとしては、例えば、ＢＣｌ3を適用可能である。他にＮＦ3／ＣｌやＳＦ6(ＳとＦ)等も用可能である。
（ｃ）次に、図１６Ｃに示すように、下部配線層Ｇ２間のトレンチ溝に層間絶縁膜３１Ｂを埋め込み形成する。層間絶縁膜３１Ｂは、例えば、ＴＥＯＳシリコン酸化膜を備える。ＴＥＯＳのエッチング条件としては、例えば、Ｃ4Ｆ8／Ｏ2／ＡｒをエッチングガスとするＲＩＥである。この結果、下部配線層Ｇ２の表面が露出する。
実施の形態に係る不揮発性半導体記憶装置の製造方法において、ダマシン型配線の製造方法やＲＩＥ型配線の製造方法をもとに組み合わせてもよい。ダマシン型配線の製造方法によれば、下部配線層Ｇ２の形状は、図１５Ｃに示すように、Ｚ方向の表面側に広がるテーパー形状となる。一方、ＲＩＥ型配線の製造方法によれば、下部配線層Ｇ２の形状は、図１６Ｃに示すように、Ｚ方向の表面側に狭くなるテーパー形状となる。
（比較例＿２層メモリセル構成）
比較例に係る不揮発性半導体記憶装置のメモリセル２段構成部分の模式的断面構造は、図１７Ａに示すように表される。
図１７Ａは、Ｙ―Ｚ方向から見た模式的断面構造に対応している。図１７Ａでは、２層メモリセル構造を説明するために、第１メモリセル１０１、第２メモリセル１０２と表記するが、同じメモリセル１０を表す。また第１メモリセル１０１の積層膜を積層膜（１２１、１２２、１２３、１２４、１２５、１２６）と表記し、第２メモリセル１０２の積層膜を積層膜（２２１、２２２、２２３、２２４、２２５、２２６）と表記するが、各層は、図２と同様に、積層膜（２１、２２，２３、２４、２５、２６）に対応しており、同一の積層膜構造を備えている。以下同様である。
比較例に係る不揮発性半導体記憶装置は、図１７Ａに示すように、複数の第１配線層１１と、複数の第２配線層１２と、第１メモリセル１０１とを備える。複数の第１配線層１１は、Ｙ方向に延伸する。複数の第２配線層１２は、複数の第１配線層１１の上方で、Ｙ方向に対して交差したＸ方向に延伸する。第１メモリセル１０１は、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置される。
更に、比較例に係る不揮発性半導体記憶装置は、図１７Ａに示すように、複数の第３配線層１３と、第２メモリセル１０２とを備える。複数の第３配線層１３は、複数の第２配線層１２の上方で、Ｙ方向に延伸する。第２メモリセル１０２は、複数の第３配線層１３と複数の第２配線層１２との交差部分において、第３配線層１３と第２配線層１２との間に配置される。隣接する第１メモリセル１０１の間、隣接する第２メモリセル１０２の間、複数の第１配線層１１と複数の第２配線層１２との間には、層間絶縁膜１３１が配置されている。層間絶縁膜１３１は、前述の層間絶縁膜３１と同様の材料である。複数の第２配線層１２と複数の第３配線層１３との間には、層間絶縁膜１３１が配置されている。
第１配線層１１は、図１７Ａに示すように、第１下部配線層１１Ｇと、第１メモリセル１０１と接続される第１上部配線層１１Ｕとの積層構造を備える。
第２配線層１２は、図１７Ａに示すように、第１メモリセル１０１と接続される第２下部配線層１２Ｇと、第２メモリセル１０２と接続される第２上部配線層１２Ｕとの積層構造を備える。
第３配線層１３は、図１７Ａに示すように、第２メモリセル１０２と接続される第３下部配線層１３Ｇと、第３上部配線層１３Ｕとの積層構造を備える。
比較例に係る不揮発性半導体記憶装置では、図１７Ａに示すように、互いに隣接する第２下部配線層１２Ｇと、第２上部配線層１２Ｕとの間のスペースが狭いため短絡しやすい。
（第４の実施の形態＿２層メモリセル構成）
第４の実施の形態に係る不揮発性半導体記憶装置１のメモリセル２段構成部分の模式的断面構造は、図１７Ｂに示すように表される。図１７Ｂは、Ｙ―Ｚ方向から見た模式的断面構造に対応している。
第４の実施の形態に係る不揮発性半導体記憶装置１は、図１７Ｂに示すように、複数の第１配線層１１と、複数の第２配線層１２と、第１メモリセル１０１とを備える。複数の第１配線層１１は、Ｙ方向に延伸する。複数の第２配線層１２は、複数の第１配線層１１の上方で、Ｙ方向に対して交差したＸ方向に延伸する。第１メモリセル１０１は、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置される。第１メモリセル１０１は、第１セル部と第１セレクタ部を備える。第１セル部は、第１抵抗変化膜１２４を備える。第１セレクタ部は、第１セレクタ１２２を備え、第１セル部と直列接続される。
更に、第４の実施の形態に係る不揮発性半導体記憶装置１は、図１７Ｂに示すように、複数の第３配線層１３と、第２メモリセル１０２とを備える。複数の第３配線層１３は、複数の第２配線層１２の上方で、Ｙ方向に延伸する。第２メモリセル１０２は、複数の第３配線層１３と複数の第２配線層１２との交差部分において、第３配線層１３と第２配線層１２との間に配置される。第２メモリセル１０２は、第２セル部と第２セレクタ部を備える。第２セル部は、第２抵抗変化膜２２４を備える。第２セレクタ部は、第２セレクタ２２２を備え、第２セル部と直列接続される。隣接する第１メモリセル１０１の間、隣接する第２メモリセル１０２の間、複数の第１配線層１１と複数の第２配線層１２との間には、層間絶縁膜１３１が配置されている。層間絶縁膜１３１は、前述の層間絶縁膜３１と同様の材料である。複数の第２配線層１２と複数の第３配線層１３との間には、層間絶縁膜１３１が配置されている。以下同様である。
第１配線層１１は、図１７Ｂに示すように、第１下部配線層１１Ｇと、第１メモリセル１０１と接続される第１上部配線層１１Ｕとの積層構造を備える。
第３配線層１３は、図１７Ｂに示すように、第２メモリセル１０２と接続される第３下部配線層１３Ｇと、第３上部配線層１３Ｕとの積層構造を備える。
第２配線層１２は、図１７Ｂに示すように、第１メモリセル１０１と接続される第２下部配線層１２Ｇと、第２メモリセル１０２と接続される第２上部配線層１２Ｕとの第１積層構造を備える。第１積層構造は、積層界面において、Ｙ方向に第１リセス構造を備える。
第１リセス構造は、第２上部配線層１２Ｕと接する第２下部配線層１２Ｇの上部両側に配置される。
図１７Ｂ示す第１リセス構造は、半円形状を備える。第１リセス構造は、楕円形状、Ｕ字形状、三角形状、矩形形状、若しくは多角形形状の群から選ばれるいずれか、若しくはこれらの組み合わせを備えていても良い。
また、第２配線層１２は、第２下部配線層１２Ｇと第２上部配線層１２Ｕとの間に配置され、第２上部配線層１２Ｕと異なる第１金属層を更に備えていても良い。
また、第１配線層１１は、第１下部配線層１１Ｇと、第１メモリセルと接続される第１上部配線層１１Ｕとの第２積層構造を備え、第２積層構造は、積層界面において、第２方向に第２リセス構造を備えていても良い。
第２リセス構造は、第１下部配線層１１Ｇと第１上部配線層１１Ｕとの両方に配置されていても良い。
第２リセス構造は、第１下部配線層１１Ｇと接する第１上部配線層１１Ｕの下部両側に配置されていても良い。
第２リセス構造は、第１上部配線層１１Ｕと接する第１下部配線層１１Ｇの上部両側に配置されていても良い。
第１配線層１１は、第１下部配線層１１Ｇと第１上部配線層１１Ｕとの間に配置され、第１上部配線層と異なる第２金属層を更に備えていても良い。
ここで、第２リセス構造は、楕円形状、半円形状、Ｕ字形状、三角形状、矩形形状、若しくは多角形形状の群から選ばれるいずれか、若しくはこれらの組み合わせを備えていても良い。
また、第３配線層１３は、第３上部配線層１３Ｕと、第２メモリセルと接続される第３下部配線層１３Ｇとの第３積層構造を備え、第３積層構造は、積層界面において、第２方向に第３リセス構造を備えていても良い。
第３リセス構造は、第３下部配線層１３Ｇと第３上部配線層１３Ｕとの両方に配置されていても良い。
第３リセス構造は、第３下部配線層１３Ｇと接する第３上部配線層１３Ｕの下部両側に配置されていても良い。
第３リセス構造は、第３上部配線層１３Ｕと接する第３下部配線層１３Ｇの上部両側に配置されていても良い。
第３配線層１３は、第３上部配線層１３Ｕと第３下部配線層１３Ｇとの間に配置され、第３上部配線層１３Ｕと異なる第３金属層を更に備えていても良い。
ここで、第３リセス構造は、楕円形状、半円形状、Ｕ字形状、三角形状、矩形形状、若しくは多角形形状の群から選ばれるいずれか、若しくはこれらの組み合わせを備えていても良い。
また、第１下部配線層１１Ｇと第１上部配線層１１Ｕは同一材料を備え、第２下部配線層１２Ｇと第２上部配線層１２Ｕは同一材料を備え、第３下部配線層１３Ｇと第３上部配線層１３Ｕも同一材料を備えていても良い。
また、第１配線層１１、第２配線層１２及び第３配線層１３は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料若しくはいずれかの窒化物材料を有する。
また、第１金属層、第２金属層及び第３金属層は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料若しくはいずれかの窒化物材料を有する。
（第４の実施の形態の変形例１＿２層メモリセル構成）
第４の実施の形態の変形例１に係る不揮発性半導体記憶装置１のメモリセル２段構成部分の模式的断面構造は、図１７Ｃに示すように表される。
第１リセス構造は、図１７Ｃに示すように、第２下部配線層１２Ｇと接する第２上部配線層１２Ｕの下部両側に配置される。その他の構成は、第４の実施の形態と同様である。
（第４の実施の形態の変形例２＿２層メモリセル構成）
第４の実施の形態の変形例２に係る不揮発性半導体記憶装置１のメモリセル２段構成部分の模式的断面構造は、図１７Ｄに示すように表される。
第１リセス構造は、図１７Ｄに示すように、第２下部配線層１２Ｇと第２上部配線層１２Ｕとの両方に配置される。第１リセス構造は、半円形状を備える。その他の構成は、第４の実施の形態と同様である。
（第４の実施の形態の変形例３＿２層メモリセル構成）
第４の実施の形態の変形例３に係る不揮発性半導体記憶装置１のメモリセル２段構成部分の模式的断面構造は、図１７Ｅに示すように表される。
第１リセス構造は、図１７Ｅに示すように、第２下部配線層１２Ｇと第２上部配線層１２Ｕとの両方に配置される。第１リセス構造は、三角形状を備える。その他の構成は、第４の実施の形態と同様である。
（第４の実施の形態の変形例４＿２層メモリセル構成）
第４の実施の形態の変形例４に係る不揮発性半導体記憶装置１のメモリセル２段構成部分の模式的断面構造は、図１７Ｆに示すように表される。
第１リセス構造は、第２上部配線層１２Ｕと接する第２下部配線層１２Ｇの上部両側に配置される。第１リセス構造は、三角形状を備える。その他の構成は、第４の実施の形態と同様である。
（第４の実施の形態の変形例５＿２層メモリセル構成）
第４の実施の形態の変形例５に係る不揮発性半導体記憶装置１のメモリセル２段構成部分の模式的断面構造は、図１７Ｇに示すように表される。
第１リセス構造は、図１７Ｇに示すように、第２下部配線層１２Ｇと接する第２上部配線層１２Ｕの下部両側に配置される。第１リセス構造は、三角形状を備える。その他の構成は、第４の実施の形態と同様である。
（第４の実施の形態の変形例６＿２層メモリセル構成）
第４の実施の形態の変形例６に係る不揮発性半導体記憶装置１のメモリセル２段構成部分の模式的断面構造は、図１７Ｈに示すように表される。
第１リセス構造は、図１７Ｈに示すように、第２下部配線層１２Ｇと第２上部配線層１２Ｕとの両方に配置される。第１リセス構造は、矩形形状を備える。その他の構成は、第４の実施の形態と同様である。
本実施の形態によれば、隣接配線間の短絡を防止し、かつ配線抵抗を低減化した不揮発性半導体記憶装置及びその製造方法を提供することができる。
本実施の形態によれば、並列に走る積層配線の接触部を凹ませることで、隣接配線間のスペースマージンを確保し、隣接配線間の短絡を防止し、かつ配線抵抗を低減化した不揮発性半導体記憶装置及びその製造方法を提供することができる。
（製造方法）
（第１の製造方法＿１層セル構造）
以下、図１８〜図２３を用いて、第１の実施の形態に係る不揮発性半導体記憶装置１の第１の製造方法について説明する。ここで説明する第１の製造方法は、第２の実施の形態及びその変形例、及び第３の実施の形態に係る不揮発性半導体記憶装置の製造方法においても同様に適用可能である。また、上記のダマシン型配線やＲＩＥ型配線の製造方法を組み合わせて適用しても良い。
以下の説明において、積層膜（２１、２２、２３、２４、２５、２６）はメモリセル１０を構成することから、単に積層膜１０と表現することもある。
第１の製造方法は、図１８Ａに示すように、絶縁基板９上に第１層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図１８Ｂに示すように、Ｙ方向に延伸するストライプ構造に第１層間絶縁膜３１をパター二ング後、パターン形成された第１層間絶縁膜３１の間のトレンチ溝に第１下部配線層１１Ｇを埋め込む工程を有する。次に、図１９に示すように、第１下部配線層１１Ｇの上に第１上部配線層１１Ｕを形成し、ＣＭＰ等によって平坦化する工程を有する。次に、図２０Ａに示すように、第１上部配線層１１Ｕ及び第１層間絶縁膜３１上に、積層膜（２１、２２、２３、２４、２５、２６）を形成する工程を有する。次に、図２０Ｂに示すように、積層膜（２１、２２、２３、２４、２５、２６）をＹ方向に延伸するストライプ構造に加工する工程を有する。次に、図２１Ａに示すように、第２層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図２１Ｂに示すように、第２下部配線層１２Ｇを形成する工程を有する。次に、図２２に示すように、第２下部配線層１２ＧをＸ方向に延伸するストライプ構造に加工し、積層膜（２１、２２、２３、２４、２５、２６）と重畳する第２下部配線層１２Ｇを形成する工程を有する。次に、図２３に示すように、第２下部配線層１２Ｇの間の下の積層膜（２１、２２、２３、２４、２５、２６）及び層間絶縁膜３１を加工して、柱状の積層膜（２１、２２、２３、２４、２５、２６）を有するメモリセル１０を形成する工程を有する。次に、前述の図８Ｂ〜図１４Ｂにおいて説明したように、第２下部配線層１２Ｇ上に第２上部配線層１２Ｕを形成する工程を有する。以下に詳述する。
（ａ）まず、図１８Ａに示すように、絶縁基板９の上に層間絶縁膜３１を形成し、ＣＭＰ技術等を用いて、平坦化する。
（ｂ）次に、図１８Ｂに示すように、層間絶縁膜３１をＹ方向に延伸するストライプ構造に加工し、パターン形成された層間絶縁膜３１間のトレンチ溝に第１下部配線層１１Ｇを形成する。この場合の工程として、図１５Ａ〜図１５Ｃに示したダマシン型配線の製造工程を用いても良い。
（ｃ）次に、図１９に示すように、第１下部配線層１１Ｇの上に第１上部配線層１１Ｕを形成する。この場合の工程として、図１５Ａ〜図１５Ｃに示したダマシン型配線の製造工程を用いても良い。その後、ＣＭＰ等によって平坦化する。前述の図８Ｂ〜図１４Ｂにおいて説明したように、第１下部配線層１１Ｇと第１上部配線層１１Ｕとの積層構造の両側からＸ方向にリセス構造（図示省略）を形成する点は、同様である。また、上記の工程（ａ）〜工程（ｃ）に代えて、図１６Ａ〜図１６Ｃに示したＲＩＥ型配線の製造工程を用いても良い。
（ｄ）次に、図２０Ａに示すように、第１上部配線層１１Ｕ及び層間絶縁膜３１上にメモリセル１０となる積層膜（２１，２２、２３、２４、２５、２６）を積層する。すなわち、第１上部配線層１１Ｕ及び層間絶縁膜３１上に、導電膜２１、セレクタ２２、導電膜２３、抵抗変化膜２４、導電膜２５及び電極層２６が、順に形成される。
（ｅ）次に、図２０Ｂに示すように、例えばＲＩＥにより、積層膜１０をＹ方向に延伸するストライプ構造に同時加工する。複数の第１上部配線層１１Ｕ上の積層膜１０は、Ｙ方向に対して直交するＸ方向にトレンチを挟んで配列される。
（ｆ）次に、図２１Ａに示すように、層間絶縁膜３１を形成し、ＣＭＰ技術等を用いて、平坦化する。この結果、加工によって形成された積層膜１０の間のトレンチに層間絶縁膜３１が埋め込まれる。Ｘ方向で隣り合う第１配線層１１（１１Ｕ、１１Ｇ）の間の領域、及びＸ方向で隣り合う積層膜１０の間の領域に、層間絶縁膜３１が設けられる。層間絶縁膜３１は、ライナー膜（図示省略）を介して、埋め込まれていても良い。ライナー膜は、層間絶縁膜３１を形成する前に、コンフォーマルに形成される。
層間絶縁膜３１として、例えば、シリコン酸化膜あるいはシリコン窒化膜が、ＡＬＤ法、低圧ＣＶＤ、流動性（flowable）ＣＶＤ法等により形成される。
流動性ＣＶＤ法は、プラズマＣＶＤ法の一種であり、例えば４００℃程度の温度下で、不純物の混入により液体に似た流動性を持つＳｉＯxＮxＨx膜を形成する。その後、例えば、２００℃程度のＯ3雰囲気中でベーク、あるいは３５０℃程度の温度下でwater vapor gas処理をすることで、ＳｉＯxＮxＨx膜中からＮＨ3（気体）を抜いて、ＳｉＯ（シリコン酸化膜）にする。
例えば、第１下部配線層１１Ｇ及び第１上部配線層１１ＵはＭｏで形成され、電極層２６はＷで形成され、層間絶縁膜３１はシリコン酸化膜で形成可能である。尚、層間絶縁膜３１は多層化形成しても良い。
層間絶縁膜３１は、例えば、ＴＥＯＳを含む原料ガスを用いたプラズマＣＶＤ法、低圧ＣＶＤ法、ＡＬＤ法、塗布法等により形成されるシリコン酸化膜を備えていても良い。
層間絶縁膜３１は異種の膜、例えば、シリコン酸化膜とシリコン窒化膜の多層膜を用いることができる。また、層間絶縁膜３１は、例えば同じシリコン酸化物系の同種の多層膜にすることもできる。また、同種であっても、膜質が異なる多層膜にすることもできる。
例えば、シリコン酸化膜は、原料ガスに起因して水素（Ｈ）が含まれる場合がある。そして、成膜方法や成膜条件により、シリコン酸化膜中のＳｉ―Ｈ結合の量を制御することが可能である。一般に、緻密なシリコン酸化膜ほどＳｉ―Ｈ結合の量が少ない傾向がある。したがって、層間絶縁膜３１としてシリコン酸化膜を用いた場合、層間絶縁膜中のＳｉ―Ｈ結合の量を制御して、緻密な膜にすることで、例えばフッ化炭素（Ｃ4Ｆ8、Ｃ4Ｆ6、ＣＦ4等）を含むガスを用いたＲＩＥに対して、エッチングレートを、制御することができる。
積層膜１０より上に堆積した層間絶縁膜３１を、例えばＣＭＰ法により研磨して除去するとともに、層間絶縁膜３１の上面を平坦化する。図２１Ａに示すように、電極層２６の上面が露出される。
（ｇ）次に、図２１Ｂに示すように、第２下部配線層１２Ｇを形成する。例えば、第２下部配線層１２ＧはＷで形成される。
（ｈ）次に、図２２に示すように、第２下部配線層１２ＧをＸ方向に延伸するストライプ構造に加工する。この結果、第２下部配線層１２Ｇは、メモリセル１０の電極層２６と接続される。
複数の第２下部配線層１２Ｇは、隙間をあけてＹ方向に配列され、Ｙ方向で隣り合う第２下部配線層１２Ｇの間には、積層膜１０の上面（電極層２６の上面）、及び層間絶縁膜３１の上面が露出する。第２下部配線層１２Ｇは、積層膜１０をＸ方向に延び更に周辺にも延出している。
（ｉ）次に、図２３に示すように、図示しないマスクを用いたＲＩＥ法により、ストライプ構造に加工された第２下部配線層１２Ｇの間の下の積層膜１０及び層間絶縁膜３１も加工して、第２下部配線層１２Ｇと第１上部配線層１１Ｕとの交差部分に、柱状の積層膜１０を有する第１メモリセルを形成する。
（ｊ）次に、前述の図８Ｂ〜図１４Ｂにおいて説明したように、第２下部配線層１２Ｇ上に第２上部配線層１２Ｕ２を形成する。第２下部配線層１２Ｇと第２上部配線層１２Ｕとの積層構造の両側からＹ方向にリセス構造（図示省略）を形成する点は、同様である。この結果、第１の実施の形態に係る不揮発性半導体記憶装置を形成する。
ここで、第２下部配線層１２Ｇの間の下の積層膜１０や層間絶縁膜３１のエッチングには、例えば、フッ化炭素（Ｃ4Ｆ8、Ｃ4Ｆ6、ＣＦ4等）を含むガスを用いたＲＩＥ法を用いても良い。第２下部配線層１２Ｇの間の下の積層膜１０と層間絶縁膜３１は、同時にエッチングされて除去される。
（第２の製造方法＿１層セル構造）
以下、図２４を用いて、第１の実施の形態に係る不揮発性半導体記憶装置１の第２の製造方法について説明する。ここで説明する第２の製造方法は、第２の実施の形態及びその変形例、及び第３の実施の形態に係る不揮発性半導体記憶装置の製造方法においても同様に適用可能である。また、上記のダマシン型配線やＲＩＥ型配線の製造方法を組み合わせて適用しても良い。
第２の製造方法は、図１８Ａに示すように、絶縁基板９上に第１層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図１８Ｂに示すように、Ｙ方向に延伸するストライプ構造に第１層間絶縁膜３１をパター二ング後、パターン形成された第１層間絶縁膜３１の間のトレンチ溝に第１下部配線層１１Ｇを埋め込む工程を有する。次に、図１９に示すように、第１下部配線層１１Ｇの上に第１上部配線層１１Ｕを形成し、ＣＭＰ等によって平坦化する工程を有する。次に、図２０Ａに示すように、第１上部配線層１１Ｕ及び第１層間絶縁膜３１上に、積層膜（２１、２２、２３、２４、２５、２６）を形成する工程を有する。次に、図２０Ｂに示すように、積層膜（２１、２２、２３、２４、２５、２６）をＹ方向に延伸するストライプ構造に加工する工程を有する。次に、図２１Ａと同様に、第２層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図２４に示すように、第１上部配線層１１Ｕ上の積層膜１０をＹ方向に交差するＸ方向に加工し、柱状の積層膜１０を形成する工程を有する。次に、第３層間絶縁膜を形成し、平坦化する工程を有する。次に、図２１Ｂと同様に、第２下部配線層１２Ｇを形成後、図２２と同様に、第２方向に延伸するストライプ構造に加工し、積層膜１０と重畳する第２下部配線層１２Ｇを形成する工程を有する。この結果、複数の第１上部配線層１１Ｕと複数の第２下部配線層１２Ｇとの間に柱状の積層膜（２１、２２、２３、２４、２５、２６）を有するメモリセル１０を形成する。次に、前述の図８Ｂ〜図１４Ｂにおいて説明したように、第２下部配線層１２Ｇ上に第２上部配線層１２Ｕを形成する工程を有する。以下に詳述する。
（ａ）まず、図１８Ａに示すように、絶縁基板９の上に層間絶縁膜３１を形成し、ＣＭＰ技術等を用いて、平坦化する。
（ｂ）次に、図１８Ｂに示すように、層間絶縁膜３１をＹ方向に延伸するストライプ構造に加工し、パターン形成された層間絶縁膜３１間のトレンチ溝に第１下部配線層１１Ｇ１を形成する。この場合の工程として、図１５Ａ〜図１５Ｃに示したダマシン型配線の製造工程を用いても良い。
（ｃ）次に、図１９に示すように、第１下部配線層１１Ｇ１の上に第１上部配線層１１Ｕを形成する。その後、ＣＭＰ等によって平坦化する。前述の図８Ｂ〜図１４Ｂにおいて説明したように、第１下部配線層１１Ｇと第１上部配線層１１Ｕとの積層構造の両側からＸ方向にリセス構造（図示省略）を形成する点は、同様である。また、上記の工程（ａ）〜工程（ｃ）に代えて、図１６Ａ〜図１６Ｃに示したＲＩＥ型配線の製造工程を用いても良い。
（ｄ）次に、図２０Ａに示すように、第１上部配線層１１Ｕ１及び層間絶縁膜３１上にメモリセル１０となる積層膜（２１，２２、２３、２４、２５、２６）を積層する。
（ｅ）次に、図２０Ｂに示すように、例えばＲＩＥ法により、積層膜１０をＹ方向に延伸するストライプ構造に同時加工する。
（ｆ）次に、図２１Ａに示すように、層間絶縁膜３１を形成し、ＣＭＰ技術等を用いて、平坦化する。この結果、加工によって形成された積層膜１０の間のトレンチに層間絶縁膜３１が埋め込まれる。
（ｇ）次に、図２４に示すように、第１上部配線層１１Ｕ上の積層膜１０をＹ方向に交差するＸ方向に加工し、メモリセルを含む柱状の積層膜１０を形成する。
（ｈ）次に、層間絶縁膜３１を形成し、ＣＭＰ技術等を用いて、平坦化する。この結果、加工によって形成された柱状の積層膜１０の間のトレンチに層間絶縁膜３１が埋め込まれる。
（ｉ）次に、図２１Ｂと同様に、第２下部配線層１２Ｇを形成する。
（ｊ）次に、図２２と同様に、第２下部配線層１２ＧをＸ方向に延伸するストライプ構造に加工する。この結果、第２下部配線層１２Ｇは、メモリセル１０の電極層２６と接続される。この結果、複数の第１上部配線層１１Ｕと複数の第２下部配線層１２Ｇとの間に柱状の積層膜（２１、２２、２３、２４、２５、２６）を有するメモリセル１０を形成する。
（ｋ）次に、前述の図８Ｂ〜図１４Ｂにおいて説明したように、第２下部配線層１２Ｇ上に第２上部配線層１２Ｕを形成する。第２下部配線層１２Ｇと第２上部配線層１２Ｕとの積層構造の両側からＹ方向にリセス構造（図示省略）を形成する点は、同様である。この結果、第１の実施の形態に係る不揮発性半導体記憶装置を形成する。
（製造方法＿２層メモリセル構成）
第４の実施の形態に係る不揮発性半導体記憶装置１の製造方法は、図２５〜図３２に示すように表される。
以下の説明において、積層膜（１２１，１２２、１２３、１２４、１２５、１２６）はメモリセル１０１を構成することから、単に積層膜１０１と表現することもある。積層膜（２２１，２２２、２２３、２２４、２２５、２２６）はメモリセル１０２を構成することから、単に積層膜１０２と表現することもある。
図３１Ａ及び図３２示すように、第１配線層１１と第２配線層１２との間に第１メモリセル１０１が配置され、更に第２配線層１２と第３配線層１３との間に第２メモリセル１０２が配置される。すなわち、メモリセルが２層積層化配置される。
第１配線層１１は、第１下部配線層１１Ｇと第１上部配線層１１Ｕの積層構造を備え、第２配線層１２は、第２下部配線層１２Ｇと第２上部配線層１２Ｕの積層構造を備え、第３配線層１３は、第３下部配線層１３Ｇと第３上部配線層１３Ｕの積層構造を備える。
図３１Ａ及び図３２示すように、Ｙ方向に延伸する複数の第１配線層１１と、複数の第１配線層１１の上方で、Ｙ方向に対して交差したＸ方向に延伸する複数の第２配線層１２と、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置された第１メモリセル１０１とを備える。
更に、複数の第２配線層１２の上方で、第１方向に延伸する複数の第３配線層１３と、複数の第３配線層１３と複数の第２配線層１２との交差部分において、第３配線層１３と第２配線層１２との間に配置された第２メモリセル１０２とを備える。
第４の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、一工程を説明する模式的平面パターン構成は、図２５Ａ及び図２５Ｂ、図２６Ａ及び図２６Ｂに示すように表される。
図２５ＡのＶ−Ｖ線に沿う模式的断面構造は、図２７Ａに示すように表され、図２５ＡのＶＩ−ＶＩ線に沿う模式的断面構造は、図２７Ｂに示すように表される。
（ａ）まず、図１８Ａ〜図１９と同様に、絶縁基板９上に層間絶縁膜３１をパターン形成後、第１配線層１１を形成し、ＣＭＰ技術等を用いて、平坦化する。この結果、パターン形成された層間絶縁膜３１間に第１配線層１１が埋め込まれる。第１配線層１１は、第１下部配線層１１Ｇと第１上部配線層１１Ｕとの積層構造を備える。前述の図８Ｂ〜図１４Ｂにおいて説明したように、第１下部配線層１１Ｇと第１上部配線層１１Ｕとの積層構造の両側からＸ方向にリセス構造（図示省略）を形成する点は、同様である。
（ｂ）次に、図２０Ａと同様に、パターン形成された第１配線層１１及び層間絶縁膜３１の上に、メモリセル１０１となる積層膜（１２１、１２２、１２３、１２４、１２５、１２６）を順次形成する。第１配線層１１及び層間絶縁膜３１の上に、導電膜１２１、セレクタ１２２、導電膜１２３、抵抗変化膜１２４、導電膜１２５及び電極層１２６が、順次形成される。
（ｃ）次に、図２０Ｂと同様に、積層膜１０１を加工する。例えばＲＩＥ法により、第１配線層１１の上の積層膜１０１はＹ方向に延伸するストライプ構造に加工される。複数の第１配線層１１及び第１配線層１１の上の積層膜１０１は、Ｙ方向に対して直交するＸ方向にトレンチを挟んで配列される。
（ｄ）次に、図２１Ａと同様に、層間絶縁膜３１を形成し、ＣＭＰ技術等を用いて、平坦化する。この結果、図２７Ａ及び図２７Ｂに示すように、加工によって形成された積層膜１０１の間のトレンチに層間絶縁膜３１が埋め込まれる。
積層膜１０１より上に堆積した層間絶縁膜３１を、例えばＣＭＰ法により研磨して除去するとともに、層間絶縁膜３１の上面を平坦化する。図２７Ａ及び図２７Ｂに示すように、電極層１２６の上面が露出される。
図２５ＢのＶＩＩ−ＶＩＩ線に沿う模式的断面構造は、図２８Ａに示すように表され、図２５ＢのＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造は、図２８Ｂに示すように表される。
（ｅ）次に、図２８Ａ及び図２８Ｂに示すように、第２配線層１２を形成する。ここで、第２配線層１２は、第２下部配線層１２Ｇと第２上部配線層１２Ｕとの積層構造を備える。まず、第２下部配線層１２Ｇを形成し、パターニングする。第２下部配線層１２ＧをＸ方向に延伸するストライプ構造に加工する。この結果、第２下部配線層１２Ｇは、メモリセル１０１の電極層１２６と接続される。
複数の第２下部配線層１２Ｇは、隙間をあけてＹ方向に配列され、Ｙ方向で隣り合う第２下部配線層１２Ｇの間には、積層膜１０１の上面（電極層１２６の上面）、及び層間絶縁膜３１の上面が露出する。第２下部配線層１２Ｇは、積層膜１０１の上をＸ方向に延び、更に周辺にも延出している。
（ｆ）次に、ＲＩＥ法により、ストライプ構造に加工された第２下部配線層１２Ｇの間の下の積層膜１０１及び層間絶縁膜３１も加工して、第２下部配線層１２Ｇと第１配線層１１との交差部分に、メモリセル１０１を含む柱状の積層膜（１２１，１２２、１２３、１２４、１２５、１２６）を形成する。
（ｇ）次に、層間絶縁膜３１を形成し、平坦化した後、第２上部配線層１２Ｕを形成し、パターニングする。すなわち、第２上部配線層１２ＵをＸ方向に延伸するストライプ構造に加工する。この結果、図２８Ａ及び図２８Ｂに示すように、第２下部配線層１２Ｇ上に第２上部配線層１２Ｕが積層化形成される。前述の図８Ｂ〜図１４Ｂにおいて説明したように、第２下部配線層１２Ｇと第２上部配線層１２Ｕとの積層構造の両側からＹ方向にリセス構造を形成する点は、同様である。
図２８Ｂの領域Ａ部分の拡大断面構造は、図２８Ｃに示すように表される。また、図２８Ｂの領域Ａ部分の変形例１の拡大断面構造は、図２８Ｄに示すように表され、図２８Ｂの領域Ａ部分の変形例２の拡大断面構造は、図２８Ｅに示すように表され、図２８Ｂの領域Ａ部分の変形例３の拡大断面構造は、図２８Ｆに示すように表される。
リセス構造は、図２８Ｃ及び図２８Ｄに示すように、第２上部配線層１２Ｕと接する第２下部配線層１２Ｇの上部両側に配置されていても良い。リセス構造は、図２８Ｅ及び図２８Ｆに示すように、第２下部配線層１２Ｇと接する第２上部配線層１２Ｕの下部両側に配置されていても良い。リセス構造は、第２下部配線層１２Ｇと第２上部配線層１２Ｕとの両方に配置されていても良い。第２配線層１２は、第２下部配線層１２Ｇと第２上部配線層１２Ｕとの間に配置され、第２上部配線層と異なる金属層を更に備えていても良い。ここで、リセス構造は、楕円形状、半円形状、Ｕ字形状、三角形状、矩形形状、若しくは多角形形状の群から選ばれるいずれか、若しくはこれらの組み合わせを備えていても良い。
図２６ＡのＩＸ−ＩＸ線に沿う模式的断面構造は、図２９に示すように表され、図２６ＡのＸ−Ｘ線に沿う模式的断面構造は、図３０に示すように表される。
（ｈ）次に、層間絶縁膜３１を形成し平坦化した後、図２９に示すように、第２上部配線層１２Ｕ及び層間絶縁膜３１上に、第２メモリセル１０２となる積層膜（２２１、２２２、２２３、２２４、２２５、２２６）を順次形成する。第２上部配線層１２Ｕ及び層間絶縁膜３１の上に、導電膜２２１、セレクタ２２２、導電膜２２３、抵抗変化膜２２４、導電膜２２５及び電極層２２６が、順次形成される。
（ｉ）次に、積層膜１０２を加工する。第２上部配線層１２Ｕの上の積層膜１０２は、Ｘ方向に延伸するストライプ構造に加工される。結果として、第２メモリセル１０２となる積層膜（２２１、２２２、２２３、２２４、２２５、２２６）が形成される。
（ｊ）次に、層間絶縁膜３１を形成し平坦化する。この結果、図２９及び図３０に示すように、加工によって形成された積層膜１０２の間のトレンチに層間絶縁膜３１が埋め込まれる。
図２６ＢのＸＩ−ＸＩ線に沿う模式的断面構造は、図３１Ａに示すように表され、図２６ＢのＸＩＩ−ＸＩＩ線に沿う模式的断面構造は、図３２に示すように表される。
（ｋ）次に、第３配線層１３を形成する。２層メモリセル構成の場合は、第３配線層１３は、１層構造でも良い。更なる積層化を想定して、第３配線層１３は、第３下部配線層１３Ｇと第３上部配線層１３Ｕとの積層構造に形成しても良い。
（ｌ）この場合、まず、第３下部配線層１３Ｇを形成し、パターニングする。第３下部配線層１３ＧをＸ方向に延伸するストライプ構造に加工する。この結果、第３下部配線層１３Ｇは、メモリセル１０２の電極層２２６と電気的に接続される。
（ｍ）次に、ストライプ構造に加工された第３下部配線層１３Ｇの間の下の積層膜１０２及び層間絶縁膜３１も加工して、第３下部配線層１３Ｇと第２上部配線層１２Ｕとの交差部分に、メモリセル１０２を含む柱状の積層膜（２２１，２２２、２２３、２２４、２２５、２２６）を形成する。
（ｎ）次に、層間絶縁膜３１を形成し、平坦化した後、第３上部配線層１３Ｕを形成し、パターニングする。第３上部配線層１３ＵをＸ方向に延伸するストライプ構造に加工する。この結果、図３１Ａ及び図３２に示すように、第３下部配線層１３Ｇの上に第３上部配線層１３Ｕが積層化され、第３配線層１３は、積層化構造に形成される。前述の図８Ｂ〜図１４Ｂにおいて説明したように、第３下部配線層と第３上部配線層との積層構造の両側からＸ方向にリセス構造を形成する点は、同様である。
また、図３１Ａの領域Ｃ部分の拡大断面構造は、図３１Ｂに示すように表される。また、図３１Ａの領域Ｃ部分の変形例１の拡大断面構造は、図３１Ｃに示すように表され、図３１Ａの領域Ｃ部分の変形例２の拡大断面構造は、図３１Ｄに示すように表され、図３１Ａの領域Ｃ部分の変形例３の拡大断面構造は、図３１Ｅに示すように表される。
リセス構造は、図３１Ｂ及び図３１Ｃに示すように、第３上部配線層１３Ｕと接する第３下部配線層１３Ｇの上部両側に配置されていても良い。リセス構造は、図３１Ｄ及び図３１Ｅに示すように、第３下部配線層１３Ｇと接する第３上部配線層１３Ｕの下部両側に配置されていても良い。リセス構造は、第３下部配線層１３Ｇと第３上部配線層１３Ｕとの両方に配置されていても良い。第３配線層１３は、第３下部配線層１３Ｇと第３上部配線層１３Ｕとの間に配置され、第３上部配線層１３Ｕと異なる金属層を更に備えていても良い。ここで、リセス構造は、楕円形状、半円形状、Ｕ字形状、三角形状、矩形形状、若しくは多角形形状の群から選ばれるいずれか、若しくはこれらの組み合わせを備えていても良い。
（ｏ）尚、図２４と同様に、図２５Ａ及び図２７Ａ及び図２７Ｂに示された工程後、第１配線層１１の上の積層膜１０１をＹ方向に交差するＸ方向に加工し、メモリセル１０１を含む柱状の積層膜（１２１，１２２、１２３、１２４、１２５、１２６）を形成しても良い。
（ｐ）次に、層間絶縁膜３１を形成し、ＣＭＰ技術等を用いて、平坦化する。この結果、加工によって形成された柱状の積層膜１０１の間のトレンチに層間絶縁膜３１が埋め込まれる。更に、図２８Ａ及び図２８Ｂと同様に、第２下部配線層１２Ｇ及び第２上部配線層１２Ｕを形成することができる。以下の工程は同様である。
尚、更に多層化する場合には、メモリセルアレイの積層数に応じて、前述した工程を繰り返す。
ＰＣＭでは積層するとプロセスの工数が増えるため、コストが上がるが、本実施の形態に係る不揮発性半導体記憶装置においては、セル配線を厚膜化することで配線抵抗が小さくなり、同じ回路で大きなセルを作成することができる。この結果、単位面積当たりのビット数が増えるため、コストが低下する。
本実施の形態に係る不揮発性半導体記憶装置においては、配線を積層していくことで、積層する分のコスト増加よりもチップの縮小効果が大きく、コストダウン効果が大きい。
以上説明したように、実施の形態によれば、隣接配線間の短絡を防止し、かつ配線抵抗を低減化した不揮発性半導体記憶装置及びその製造方法を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…不揮発性半導体記憶装置、１０、１０１、１０２…メモリセル（積層膜）、１１…第１配線層、１１Ｇ…第１下部配線層、１１Ｕ…第１上部配線層、１２…第２配線層、１２Ｇ…第２下部配線層、１２Ｕ…第２上部配線層、１３…第３配線層、１３Ｇ…第３下部配線層、１３Ｕ…第３上部配線層、２２…セレクタ、２１、２３、２５…導電膜、２４…抵抗変化膜、２６…電極層、３１、３１Ｓ、３１Ｂ…層間絶縁膜

Claims (20)

  1. 第１方向に延伸する複数の第１配線層と、
    前記第１方向に対して交差した第２方向に延伸し、前記複数の第１配線層に対し、前記第１方向及び前記第２方向に交差する第３方向上方に設けられる複数の第２配線層と、
    前記第２方向に延伸し、前記複数の第２配線層に対して前記第３方向上方に設けられる複数の第３配線層と、
    前記複数の第２配線層と前記複数の第１配線層との交差部分において、前記第２配線層と前記第１配線層との間に配置され、第１抵抗変化膜を有する第１メモリセルと、
    前記第１方向に延伸し、前記複数の第３配線層に対して前記第３方向上方に設けられる複数の第４配線層と、
    前記複数の第４配線層と前記複数の第３配線層との交差部分において、前記第４配線層と前記第３配線層との間に配置され、第２抵抗変化膜を有する第２メモリセルとを備え、
    前記第２配線層は、前記第２配線層の表面のうち、前記第３配線層に接している上側の第１面及び、前記第１方向において前記第１面より長い部分を有し、前記第１面に対して前記第３方向に離れて設けられかつ、前記第１方向に延伸して、前記長い部分に接続する第２面を有し、
    前記第３配線層は、前記第３配線層の表面のうち、前記第２配線層の前記第１面に接する第３面を有し、前記第３面は前記第１方向において前記第１面より長い、不揮発性半導体記憶装置。
  2. 前記第２配線層は、前記第１面に対して前記第３方向に離れて設けられ、かつ、前記第１方向に延伸して、前記長い部分に接続する第４面をさらに含み、前記第４面は、前記第１面を挟んで、前記第２面とは、前記第１方向に反対側に位置する、請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第２面上には絶縁膜が設けられている、請求項１に記載の不揮発性半導体記憶装置。
  4. 前記第３面は前記第１方向において一端と、他端を有し、前記第４面は、前記第１方向において、前記一端と前記他端との間に位置する、請求項２に記載の不揮発性半導体記憶装置。
  5. 前記第３面と前記第４面の間には絶縁膜が設けられている、請求項２に記載の不揮発性半導体記憶装置。
  6. 前記第２配線層は、前記第３配線層と異なる金属から設けられ、前記第３配線層に接続する第１金属層を更に備える、請求項１に記載の不揮発性半導体記憶装置。
  7. 前記第１配線層、前記第２配線層及び前記第３配線層は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料若しくはいずれかの窒化物材料を有する、請求項１に記載の不揮発性半導体記憶装置。
  8. 前記第１金属層は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料若しくはいずれかの窒化物材料を有する、請求項６に記載の不揮発性半導体記憶装置。
  9. 第１方向に延伸する複数の第１配線と、
    前記第１方向に交差する第２方向に延伸し、前記複数の第１配線と前記第１方向及び前記第２方向に交差する第３方向上方に設けられ、前記第１方向に少なくとも第１幅を有する第２配線と、
    前記第２方向に延伸し、前記第１方向に少なくとも第２幅を有し、前記第２配線に対し、前記第３方向上方に設けられる複数の第３配線と、
    前記第２方向に延伸し、前記第１方向に前記第１幅及び前記第２幅より小さい第３幅を有し、前記第３方向下方において前記第２配線とそれぞれ接続し、前記第３方向上方において前記第３配線とそれぞれ接続する複数の第４配線と、
    前記第１方向に延伸し、前記複数の第３配線に対して前記第３方向上方に設けられた複数の第５配線と、
    前記複数の第１配線と前記複数の第２配線との複数の交差部分において、前記第１配線と前記第２配線との間に配置され、第１抵抗変化膜を有する第１メモリセルと、
    前記複数の第３配線と前記複数の第５配線との複数の交差部分において、前記第３配線と前記第５配線との間に配置され、第２抵抗変化膜を有する第２メモリセルとを備える不揮発性半導体記憶装置。
  10. 前記第２配線の前記第１方向における中心と、前記第２配線に接続する前記第４配線に接続する前記第３配線の前記第１方向における中心が異なる位置にある請求項９に記載の不揮発性半導体記憶装置。
  11. 前記第４配線の前記第１方向における中心と、前記第４配線に接続する前記第２配線の前記第１方向における中心と、前記第４配線に接続する前記第３配線の前記第１方向における中心と、が異なる位置である請求項９に記載の不揮発性半導体記憶装置。
  12. 前記複数の第２配線は、前記第１方向に第１ピッチで設けられ、
    前記複数の第４配線は、前記第１方向に前記第１ピッチで設けられ、
    前記複数の第３配線は、前記第１方向に前記第１ピッチで設けられる、
    請求項９に記載の不揮発性半導体記憶装置。
  13. 前記第４配線と、前記第２配線は、同一の材料から一体的に形成されている、請求項９に記載の不揮発性半導体記憶装置。
  14. 前記第４配線は、前記第２配線及び前記第３配線と異なる材料から形成されている、請求項９に記載の不揮発性半導体記憶装置。
  15. 前記第１配線、前記第２配線及び前記第３配線は、Ｗ、Ｍｏ、ポリシリコン、Ｎｉ、Ｃｏ、Ｔｉ、及びＣｕの群から選ばれるいずれかの材料、いずれかのシリサイド材料若しくはいずれかの窒化物材料を有する、請求項９に記載の不揮発性半導体記憶装置。
  16. 基板の上に第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜を第１方向に延伸するストライプ状に加工する工程と、
    前記第１層間絶縁膜の間のトレンチ溝に第１下部配線層を埋め込む工程と、
    前記第１下部配線層の上に第１上部配線層を形成する工程と、
    前記第１上部配線層及び前記第１層間絶縁膜の上に、積層膜を形成する工程と、
    前記積層膜を前記第１方向に延伸するストライプ構造に加工する工程と、
    第２層間絶縁膜を形成する工程と、
    第２下部配線層を形成する工程と、
    前記第２下部配線層を前記第１方向に交差する第２方向に延伸するストライプ構造に加工し、前記積層膜と重畳する前記第２下部配線層を形成する工程と、
    前記第２下部配線層の間の下の前記積層膜、及び前記第２層間絶縁膜を加工して、柱状の前記積層膜を有する第１メモリセルを形成する工程と、
    前記第２下部配線層の上に第２上部配線層を形成する工程と、
    前記第２下部配線層と前記第２上部配線層との積層構造の両側から前記第１方向にエッチングしてリセス構造を形成する工程とを有する、不揮発性半導体記憶装置の製造方法。
  17. 第３層間絶縁膜を形成し、平坦する工程と、
    前記第２上部配線層及び前記第３層間絶縁膜の上に第２積層膜を積層する工程と、
    前記第２積層膜を前記第１方向に延伸するストライプ構造に加工する工程と、
    第４層間絶縁膜を形成し、平坦化する工程と、
    第３下部配線層を形成する工程と、
    前記第３下部配線層を前記第１方向に延伸するストライプ構造に加工する工程と、
    前記第３下部配線層の間の下の前記第２積層膜及び前記第４層間絶縁膜を加工して、柱状の前記第２積層膜を有する第２メモリセルを形成する工程と、
    前記第３下部配線層の上に第３上部配線層を形成する工程と、
    前記第３下部配線層と前記第３上部配線層との積層構造の両側から前記第２方向にエッチングしてリセス構造を形成する工程とを有する、請求項１６に記載の不揮発性半導体記憶装置の製造方法。
  18. 基板の上に第１層間絶縁膜を形成し、平坦化する工程と、
    前記第１層間絶縁膜を第１方向に延伸するストライプ構造に加工する工程と、
    前記第１層間絶縁膜の間のトレンチ溝に第１下部配線層を埋め込む工程と、
    前記第１下部配線層の上にり第１上部配線層を形成する工程と、
    前記第１上部配線層及び前記第１層間絶縁膜の上に、第１積層膜を形成する工程と、
    前記第１積層膜を前記第１方向に延伸するストライプ構造に加工する工程と、
    第２層間絶縁膜を形成し、平坦化する工程と、
    前記第１上部配線層の上の前記第１積層膜を前記第１方向に交差する第２方向に加工し、柱状の前記第１積層膜を有する第１メモリセルを形成する工程と、
    第３層間絶縁膜を形成し、平坦化する工程と、
    第２下部配線層を形成する工程と、
    前記第２下部配線層を前記第２方向に延伸するストライプ構造に加工し、前記第１積層膜と重畳する前記第２下部配線層を形成する工程と、
    前記第２下部配線層の上に第２上部配線層を形成する工程と、
    前記第２下部配線層と前記第２上部配線層との積層構造の両側から前記第１方向にエッチングしてリセス構造を形成する工程とを有する、不揮発性半導体記憶装置の製造方法。
  19. 第４層間絶縁膜を形成し、平坦する工程と、
    前記第２上部配線層及び前記第４層間絶縁膜の上に第２積層膜を積層する工程と、
    前記第２積層膜を前記第１方向に延伸するストライプ構造に加工する工程と、
    第５層間絶縁膜を形成し、平坦化する工程と、
    第３下部配線層を形成する工程と、
    前記第３下部配線層を前記第１方向に延伸するストライプ構造に加工する工程と、
    前記第３下部配線層の間の下の前記第２積層膜及び前記第５層間絶縁膜を加工して、柱状の前記第２積層膜を有する第２メモリセルを形成する工程と、
    前記第３下部配線層の上に第３上部配線層を形成する工程と、
    前記第３下部配線層と前記第３上部配線層との積層構造の両側から前記第２方向にエッチングしてリセス構造を形成する工程とを有する、請求項１８に記載の不揮発性半導体記憶装置の製造方法。
  20. 前記第２下部配線層の上に金属層を形成する工程を有し、前記第２上部配線層は、前記金属層の上に形成され、前記リセス構造は、前記金属層を前記第１方向にエッチングすることで形成される、請求項１６〜１９のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
JP2020030578A 2020-02-26 2020-02-26 不揮発性半導体記憶装置及びその製造方法 Pending JP2021136301A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020030578A JP2021136301A (ja) 2020-02-26 2020-02-26 不揮発性半導体記憶装置及びその製造方法
TW109126819A TWI762994B (zh) 2020-02-26 2020-08-07 非揮發性半導體記憶裝置及其製造方法
US17/010,999 US11387276B2 (en) 2020-02-26 2020-09-03 Nonvolatile semiconductor storage device and method of manufacturing the same
CN202011137110.4A CN113314563B (zh) 2020-02-26 2020-10-22 非易失性半导体存储装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020030578A JP2021136301A (ja) 2020-02-26 2020-02-26 不揮発性半導体記憶装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2021136301A true JP2021136301A (ja) 2021-09-13

Family

ID=77366483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020030578A Pending JP2021136301A (ja) 2020-02-26 2020-02-26 不揮発性半導体記憶装置及びその製造方法

Country Status (4)

Country Link
US (1) US11387276B2 (ja)
JP (1) JP2021136301A (ja)
CN (1) CN113314563B (ja)
TW (1) TWI762994B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023074609A1 (ja) * 2021-10-27 2023-05-04 国立研究開発法人産業技術総合研究所 アモルファス材料及びクロスポイント型メモリ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63310173A (ja) * 1987-06-12 1988-12-19 Seiko Epson Corp 半導体装置及びその製造方法
JPH10256497A (ja) * 1997-03-06 1998-09-25 Sony Corp 半導体装置の製造方法
JP4083397B2 (ja) * 2001-06-18 2008-04-30 株式会社ルネサステクノロジ 半導体集積回路装置
JP2004095745A (ja) * 2002-08-30 2004-03-25 Sony Corp 半導体装置およびその製造方法
JP4113199B2 (ja) * 2005-04-05 2008-07-09 株式会社東芝 半導体装置
US7629253B2 (en) * 2007-03-30 2009-12-08 Sandisk 3D Llc Method for implementing diffusion barrier in 3D memory
JP2011515447A (ja) * 2008-03-27 2011-05-19 ゾルファイ フルーオル ゲゼルシャフト ミット ベシュレンクテル ハフツング Ｈｆ含有有機カーボネートからのｈｆの除去方法
US20090309163A1 (en) * 2008-06-11 2009-12-17 International Business Machines Corporation Method and structure for enhancing both nmosfet and pmosfet performance with a stressed film and discontinuity extending to underlying layer
JP2011014795A (ja) * 2009-07-03 2011-01-20 Toshiba Corp 不揮発性記憶装置
JP2011199186A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性記憶装置およびその製造方法
KR20120137862A (ko) * 2011-06-13 2012-12-24 삼성전자주식회사 3차원 더블 크로스 포인트 어레이를 갖는 반도체 메모리 소자 및 그 제조방법
JP2013062327A (ja) * 2011-09-12 2013-04-04 Panasonic Corp 不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法
KR20130052371A (ko) * 2011-11-11 2013-05-22 삼성전자주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
JP2013201414A (ja) * 2012-02-23 2013-10-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP2013201405A (ja) 2012-03-26 2013-10-03 Toshiba Corp 不揮発性記憶装置
KR20140025632A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9042158B2 (en) * 2013-05-21 2015-05-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with protective resistance film
JP2015115531A (ja) * 2013-12-13 2015-06-22 東京エレクトロン株式会社 半導体装置の製造方法
US9853211B2 (en) * 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023074609A1 (ja) * 2021-10-27 2023-05-04 国立研究開発法人産業技術総合研究所 アモルファス材料及びクロスポイント型メモリ

Also Published As

Publication number Publication date
US11387276B2 (en) 2022-07-12
CN113314563A (zh) 2021-08-27
US20210265427A1 (en) 2021-08-26
TW202133343A (zh) 2021-09-01
CN113314563B (zh) 2024-02-09
TWI762994B (zh) 2022-05-01

Similar Documents

Publication Publication Date Title
JP5422231B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US11251369B2 (en) Semiconductor constructions
JP5025696B2 (ja) 抵抗変化メモリ
KR101957897B1 (ko) 가변 저항 메모리 장치 및 그 제조 방법
US9397144B2 (en) Non-volatile semiconductor memory device
JP2008277543A (ja) 不揮発性半導体記憶装置
US11355706B2 (en) Single-sided liner PCM cell for 3D crossbar PCM memory
JP6548003B2 (ja) 不揮発性記憶装置
CN113284919B (zh) 非易失性半导体存储装置及其制造方法
CN113314563B (zh) 非易失性半导体存储装置及其制造方法
US20210210556A1 (en) Nonvolatile semiconductor memory device and fabrication method of the nonvolatile semiconductor memory device
WO2020179006A1 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2014082279A (ja) 不揮発性記憶装置及びその製造方法
US9166157B2 (en) Conductive bridging memory device and method for manufacturing same
JP2010226027A (ja) 不揮発性記憶装置及びその製造方法
JP4746683B2 (ja) 半導体装置の製造方法
US11651995B2 (en) Memory devices
US10741491B1 (en) Electronic device and method of fabricating the same
US20230413699A1 (en) Semiconductor device and method for fabricating the same
KR20230173411A (ko) 반도체 장치 및 그 제조 방법