KR20230173411A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 실시예의 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 복수의 제1 하부 라인, 상기 제1 하부 라인 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제1 상부 라인, 및 복수의 제1 하부 라인과 복수의 제1 상부 라인 사이에서 이들의 교차 영역과 각각 중첩하는 복수의 제1 메모리 셀을 포함하는 제1 적층 구조물을 형성하는 단계; 상기 복수의 제1 메모리 셀 사이 및 상기 복수의 제1 상부 라인 사이를 매립하는 제1 절연막을 형성하는 단계; 상기 복수의 제1 상부 라인의 측면이 노출되도록 상기 제1 절연막을 리세스하여 제1 공간을 형성하는 단계; 및 상기 제1 공간을 매립하면서 상기 제1 절연막보다 식각 저항성이 큰 제2 절연막을 형성하는 단계를 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 제조 공정이 용이하고 메모리 셀의 손상을 감소 및/또는 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 복수의 제1 하부 라인, 상기 제1 하부 라인 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제1 상부 라인, 및 복수의 제1 하부 라인과 복수의 제1 상부 라인 사이에서 이들의 교차 영역과 각각 중첩하는 복수의 제1 메모리 셀을 포함하는 제1 적층 구조물을 형성하는 단계; 상기 복수의 제1 메모리 셀 사이 및 상기 복수의 제1 상부 라인 사이를 매립하는 제1 절연막을 형성하는 단계; 상기 복수의 제1 상부 라인의 측면이 노출되도록 상기 제1 절연막을 리세스하여 제1 공간을 형성하는 단계; 및 상기 제1 공간을 매립하면서 상기 제1 절연막보다 식각 저항성이 큰 제2 절연막을 형성하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 텅스텐막 상에 형성된 ULTO막을 포함하는 반도체 장치의 제조 방법으로서, 상기 텅스텐막의 표면이 소수성으로 변환되는 단계; 상기 텅스텐막 상에 상기 ULTO막의 일부를 형성하는 단계; 상기 ULTO막의 상기 일부가 형성된 공정 결과물에 대해 8족 불활성 기체를 이용하여 플라즈마 처리를 수행하는 단계; 및 상기 ULTO막의 나머지를 형성하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 기판 상에 배치되고, 제1 방향으로 연장하는 복수의 제1 하부 라인; 상기 제1 하부 라인 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제1 상부 라인; 상기 복수의 제1 하부 라인과 상기 복수의 제1 상부 라인 사이에서 이들의 교차 영역과 각각 중첩하는 복수의 제1 메모리 셀; 상기 복수의 제1 메모리 셀 사이를 매립하는 제1 절연막; 및 상기 제1 절연막 상에서 상기 복수의 제1 상부 라인 사이를 매립하고, 상기 제1 절연막보다 식각 저항성이 큰 제2 절연막을 포함할 수 있다.
본 발명의 실시예들에 의하면, 제조 공정이 용이하고 메모리 셀의 손상을 감소 및/또는 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이다.
도 1b는 도 1a의 메모리 셀의 일례를 설명하기 위한 단면도이다.
도 2a 내지 도 9b는 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 10은 본 실시예에서 텅스텐막과 ULTO막 사이의 계면에 텅스텐 산화물막이 형성됨을 보여주는 EELS 맵핑 결과이다.
도 11은 본 실시예에서 텅스텐막과 ULTO막 사이의 계면에 텅스텐 산화물막이 형성됨을 보여주는 SIMS 분석 결과이다.
도 12는 텅스텐막의 표면 특성 변화를 보여주는 도면이다.
도 1b는 도 1a의 메모리 셀의 일례를 설명하기 위한 단면도이다.
도 2a 내지 도 9b는 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 10은 본 실시예에서 텅스텐막과 ULTO막 사이의 계면에 텅스텐 산화물막이 형성됨을 보여주는 EELS 맵핑 결과이다.
도 11은 본 실시예에서 텅스텐막과 ULTO막 사이의 계면에 텅스텐 산화물막이 형성됨을 보여주는 SIMS 분석 결과이다.
도 12는 텅스텐막의 표면 특성 변화를 보여주는 도면이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이고, 도 1b는 도 1a의 메모리 셀의 일례를 설명하기 위한 단면도이다.
먼저, 도 1a를 참조하면, 본 실시예의 메모리 장치는, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 순차적으로 형성된 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)을 포함할 수 있다.
제1 적층 구조물(ST1)은, 제1 방향으로 서로 평행하게 연장하면서 제1 방향과 교차하는 제2 방향에서 서로 이격하는 복수의 제1 하부 라인(11), 복수의 제1 하부 라인(11) 상에 배치되고 제2 방향으로 서로 평행하게 연장하면서 제1 방향에서 서로 이격하는 복수의 제1 상부 라인(13), 및 복수의 제1 하부 라인(11)과 복수의 제1 상부 라인(13) 사이에서 이들의 교차 영역과 각각 중첩하도록 배치되는 복수의 제1 메모리 셀(12)을 포함할 수 있다.
제1 메모리 셀(12)은 기둥 형상을 가질 수 있다. 특히, 도시된 바와 같이, 제1 메모리 셀(12)은 평면상 제1 하부 라인(11)의 양 측벽 및 제1 상부 라인(13)의 양 측벽과 정렬되는 측벽들을 갖는 사각 형상을 가질 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 메모리 셀(12)이 제1 하부 라인(11)과 제1 상부 라인(13)의 교차 영역과 중첩하지만 하면, 그 평면 형상은 다양하게 변형될 수 있다.
제2 적층 구조물(ST2)은, 제1 적층 구조물(ST1) 상에 배치되고 제2 방향으로 서로 평행하게 연장하면서 제1 방향에서 서로 이격하는 복수의 제2 하부 라인(21), 복수의 제2 하부 라인(21) 상에 배치되고 제1 방향으로 서로 평행하게 연장하면서 제2 방향에서 서로 이격하는 복수의 제2 상부 라인(23), 및 복수의 제2 하부 라인(21)과 복수의 제2 상부 라인(23) 사이에서 이들의 교차 영역과 각각 중첩하도록 배치되는 복수의 제2 메모리 셀(22)을 포함할 수 있다.
제2 메모리 셀(22)은 기둥 형상을 가질 수 있다. 특히, 도시된 바와 같이, 제2 메모리 셀(22)은 평면상 제2 하부 라인(21)의 양 측벽 및 제2 상부 라인(23)의 양 측벽과 정렬되는 측벽들을 갖는 사각 형상을 가질 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 메모리 셀(22)이 제1 하부 라인(21)과 제1 상부 라인(23)의 교차 영역과 중첩하지만 하면, 그 평면 형상은 다양하게 변형될 수 있다.
복수의 제2 하부 라인(21)은 복수의 제1 상부 라인(13)과 각각 중첩 및 접촉하도록 배치될 수 있다. 복수의 제2 상부 라인(23)은 복수의 제1 하부 라인(11)과 각각 중첩하도록 배치될 수 있다. 복수의 제2 메모리 셀(22)은 복수의 제1 메모리 셀(12)과 각각 중첩하도록 배치될 수 있다.
제1 하부 라인(11), 제1 상부 라인(13), 제2 하부 라인(21), 및 제2 상부 라인(23) 각각은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다.
제1 메모리 셀(12) 및 제2 메모리 셀(22) 각각은 데이터 저장 기능을 할 수 있는 다양한 물질을 포함할 수 있고, 다양한 층 구조를 가질 수 있다. 일례로서, 제1 메모리 셀(12) 및 제2 메모리 셀(22) 각각은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 물질을 포함할 수 있다. 가변 저항 물질로는 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등이 이용될 수 있다. 또한, 제1 메모리 셀(12) 및 제2 메모리 셀(22) 각각은 단일막 구조 또는 다중막 구조를 가질 수 있다. 다중막 구조의 일례에 대하여는 도 1b를 참조하여 보다 구체적으로 설명하기로 한다.
도 1b를 참조하면, 제1 메모리 셀(12)은 하부 전극층(12-1), 선택 소자층(12-3), 중간 전극층(12-5), 가변 저항층(12-7), 및 상부 전극층(12-9)을 포함하는 다중막 구조를 가질 수 있다.
하부 전극층(12-1) 및 상부 전극층(12-9)은 제1 메모리 셀(12)의 하단 및 상단에 각각 위치하여 제1 메모리 셀(12)의 동작에 필요한 전압 또는 전류를 전달하는 기능을 할 수 있다. 중간 전극층(12-5)은 선택 소자층(12-3)과 가변 저항층(12-7)을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 하부 전극층(12-1), 중간 전극층(12-5), 또는 상부 전극층(12-9)은, 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(12-1), 중간 전극층(12-5), 또는 상부 전극층(12-9)은 탄소 전극을 포함할 수도 있다.
선택 소자층(12-3)은, 제1 하부 라인(11) 또는 제1 상부 라인(13)을 공유하는 제1 메모리 셀(12) 사이에서 발생할 수 있는 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(12-3)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(12-3)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 선택 소자층(12-3)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등을 포함할 수 있다
가변 저항층(12-7)은 제1 메모리 셀(12)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(12-7)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(12-7)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
그러나, 제1 메모리 셀(12)의 층 구조가 이에 한정되는 것은 아니다. 제1 메모리 셀(12)이 가변 저항 소자인 경우, 데이터 저장에 필수적인 가변 저항층(12-7)을 포함하기만 하면, 막의 적층 순서가 바뀌거나 적층되는 막의 적어도 일부가 생략될 수 있다. 일례로서, 하부 전극층(12-1), 선택 소자층(12-3), 중간 전극층(12-5), 및 상부 전극층(12-9) 중 하나 이상의 층이 생략되거나, 또는, 선택 소자층(12-3)과 가변 저항층(12-7)의 위치가 서로 뒤바뀔 수도 있다. 또는, 공정 개선 또는 메모리 셀의 특성 개선 등을 위하여 하나 이상의 막(미도시됨)이 제1 메모리 셀(12)에 추가될 수도 있다.
도시하지는 않았으나, 도 1a의 제2 메모리 셀(22)도 도 1b에 도시된 것과 동일한 층 구조를 가질 수 있다.
다시 도 1a로 돌아가서, 제1 메모리 셀(12)은 제1 하부 라인(11)과 제1 상부 라인(13)에 인가되는 전압 또는 전류에 의해 구동될 수 있고, 제2 메모리 셀(22)은 제2 하부 라인(21)과 제2 상부 라인(23)에 인가되는 전압 또는 전류에 의해 구동될 수 있다. 여기서, 제1 상부 라인(13)과 제2 하부 라인(21)은 서로 접촉하기 때문에, 동일한 기능을 가질 수 있다. 예컨대, 제1 하부 라인(11)과 제2 상부 라인(23)이 각각 워드라인으로 기능하는 경우, 제1 상부 라인(13) 및 제2 하부 라인(21)은 제1 적층 구조물(ST1)과 제2 적층 구조물(ST2)의 공통 비트라인으로 기능할 수 있다. 또는, 예컨대, 제1 하부 라인(11)과 제2 상부 라인(23)이 각각 비트라인으로 기능하는 경우, 제1 상부 라인(13) 및 제2 하부 라인(21)은 제1 적층 구조물(ST1)과 제2 적층 구조물(ST2)의 공통 워드라인으로 기능할 수 있다.
한편, 위와 같은 메모리 장치의 제조시, 제2 적층 구조물(ST2)을 형성하는 과정에서 제1 적층 구조물(ST1)에 대한 어택(attack)이 발생할 수 있다. 본 실시예에서는 제1 적층 구조물(ST1)에 대한 어택 및 그로 인하여 발생할 수 있는 문제점을 감소시킬 수 있는 방법을 제안하고자 한다.
도 2a 내지 도 9b는 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a는 도 1a의 제2 방향의 단면을 기준으로 하여 도시된 것이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 도 1a의 제1 방향의 단면을 기준으로 하여 도시된 것이다.
이하, 제조 방법을 먼저 설명하기로 한다.
도 2a 및 도 2b를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 실리콘 등의 반도체 물질을 포함할 수 있다. 또한, 기판(100) 내에는 요구되는 소정의 하부 구조물(미도시됨)이 형성될 수 있다. 예컨대, 기판(100) 내에는 후술하는 도전 라인들을 구동하기 위한 집적 회로 등이 형성될 수 있다.
이어서, 기판(100) 상에 제1 하부 라인(110) 및 초기 제1 메모리 셀(120)의 적층 구조물을 형성할 수 있다. 제1 하부 라인(110) 및 초기 제1 메모리 셀(120)은, 기판(100) 상에 제1 하부 라인(110) 형성을 위한 도전막 및 초기 제1 메모리 셀(120) 형성을 위한 물질막을 증착한 후, 제1 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 이 도전막 및 물질막을 식각하는 방식으로 형성될 수 있다. 초기 제1 메모리 셀(120)은 다중막 구조 예컨대, 도 1b에 도시된 것과 같은 구조를 가질 수 있다.
제1 하부 라인(110) 및 초기 제1 메모리 셀(120)의 적층 구조물은 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 복수의 제1 하부 라인(110) 및 초기 제1 메모리 셀(120)의 적층 구조물은 제2 방향에서 서로 이격하여 배열될 수 있다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 제1 하부 라인(110) 및 초기 제1 메모리 셀(120)의 적층 구조물 사이를 매립하는 제1 층간 절연막(140)을 형성할 수 있다.
제1 층간 절연막(140)은 기판(100) 상에 제1 하부 라인(110) 및 초기 제1 메모리 셀(120)의 적층 구조물을 충분히 덮는 두께의 절연 물질을 형성한 후, 초기 제1 메모리 셀(120)의 상면이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
제1 층간 절연막(140)은, 다양한 절연 물질을 포함할 수 있다. 특히, 제1 하부 라인(110) 및 초기 제1 메모리 셀(120)의 적층 구조물 사이의 공간의 종횡비가 크기 때문에, 제1 층간 절연막(140) 형성시 매립 특성이 우수한 공정 및/또는 물질을 이용할 수 있다. 일례로서, 제1 층간 절연막(140)은 스핀 코팅(spin coating) 등의 방식으로 형성될 수 있는 유동성 물질을 포함할 수 있다. 이 유동성 물질은 매립 후 경화되어 제1 층간 절연막(140)을 형성할 수 있다. 또는, 일례로서, 제1 층간 절연막(140)은 초기 제1 메모리 셀(120)이 패터닝되어 형성될 제1 메모리 셀 사이의 열 전달을 방지하기 위하여 열 전도도(thermal conductivity)가 낮은 물질 즉, Low-K 물질을 포함할 수 있다. 또는, 일례로서, 제1 층간 절연막(140)은 스핀 코팅 방식으로 형성되면서 낮은 열 전도도를 갖는 물질 즉, SOL(Spin On Low-K) 물질을 포함할 수 있다. SOL 물질은, SiOC을 포함할 수 있고, 이에 더하여, 수소(H), 질소(N) 등의 불순물을 더 포함할 수도 있다.
평탄화 공정은, CMP(Chemical Mechanical Polishing)와 같은 연마 공정 또는 에치백(etchback) 공정을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 초기 제1 메모리 셀(120) 및 제1 층간 절연막(140) 상에 제1 상부 라인(130)을 형성한 후, 제1 상부 라인(130)에 의하여 드러나는 초기 제1 메모리 셀(120)을 식각하여 제1 메모리 셀(120A)을 형성할 수 있다. 제1 상부 라인(130) 및 제1 메모리 셀(120A)의 형성은, 초기 제1 메모리 셀(120) 및 제1 층간 절연막(140) 상에 제1 상부 라인(130) 형성을 위한 도전막을 증착한 후, 제2 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 이 도전막을 식각하여 제1 상부 라인(130)을 형성하고 제1 상부 라인(130)에 의해 드러나는 초기 제1 메모리 셀(120)을 식각하는 방식으로 형성될 수 있다.
제1 상부 라인(130)은 제2 방향으로 연장하는 라인 형상을 가질 수 있다. 복수의 제1 상부 라인(130)은 제1 방향으로 서로 이격하여 배열될 수 있다.
제1 메모리 셀(120A)은 제1 하부 라인(110)과 제1 상부 라인(130)의 교차 영역에 위치하면서 평면상 섬 형상을 가질 수 있다. 제1 메모리 셀(120A)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 제1 방향에서 제1 메모리 셀(120A)의 양 측벽은 제1 상부 라인(130)의 양 측벽과 정렬될 수 있고, 제2 방향에서 제1 메모리 셀(120A)의 양 측벽은 제1 하부 라인(110)의 양 측벽과 정렬될 수 있다.
한편, 초기 제1 메모리 셀(120)의 식각 공정에서, 제1 상부 라인(130)에 의해 드러나는 제1 층간 절연막(140)도 함께 식각될 수 있다. 식각된 제1 층간 절연막(140)은 제1 상부 라인(130) 아래에서 제1 상부 라인(130)과 중첩하면서, 제2 방향을 따라 기둥 형상의 제1 메모리 셀(120A)과 번갈아 배열되는 기둥 형상을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 제1 메모리 셀(120A) 사이, 제1 층간 절연막(140) 사이, 및 제1 상부 라인(130) 사이를 매립하는 제2 층간 절연막(150)을 형성할 수 있다.
제2 층간 절연막(150)은 기판(100) 상에 제1 상부 라인(130)을 충분히 덮는 두께의 절연 물질을 형성한 후, 제1 상부 라인(130)의 상면이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다. 제2 층간 절연막(150)은, 다양한 절연 물질을 포함할 수 있다. 특히, 제2 층간 절연막(150)은 제1 층간 절연막(140)과 동일한 물질 예컨대, SOL 물질로 형성될 수 있다. 이는, 제1 상부 라인(130) 사이 및 제1 메모리 셀(120A) 사이의 종횡비가 큰 공간을 제2 층간 절연막(150)이 충분히 매립하게 하면서 제1 메모리 셀(120A) 사이에서 발생할 수 있는 열 전달을 감소시키기 위함이다. 평탄화 공정은, CMP와 같은 연마 공정 또는 에치백 공정을 포함할 수 있다.
제1 층간 절연막(140)과 제1 층간 절연막(150)을 제1 절연막이라 칭할 수 있다. 제1 절연막은 제1 메모리 셀(120A) 사이, 제1 하부 라인(110) 사이, 및 제1 상부 라인(130) 사이를 매립할 수 있다.
이어서, 제2 층간 절연막(150)의 상부를 제거하는 리세스(recess) 공정을 수행하여, 제2 층간 절연막 패턴(150A)을 형성할 수 있다. 그에 따라, 제2 층간 절연막 패턴(150A)은, 제2 층간 절연막(150)의 상면보다 하향된 상면을 가질 수 있다. 제2 층간 절연막 패턴(150A)의 상면은 가장자리에 비하여 중앙이 함몰된 형상을 가질 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 제2 층간 절연막 패턴(150A)의 상면은 다양한 정도로 함몰되거나 또는 실질적으로 평평할 수도 있다. 본 실시예에서는, 제2 층간 절연막 패턴(150A)의 최상면 즉, 제2 층간 절연막 패턴(150A)의 상면의 가장자리가 제1 메모리 셀(120A)의 상면과 실질적으로 동일한 레벨에 위치하는 경우에 대하여 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 제2 층간 절연막 패턴(150A)의 최상면은 제1 메모리 셀(120A)의 상면과 유사한 수준에서 이보다 하향되거나 상향될 수도 있다. 제2 층간 절연막 패턴(150A)에 지나치게 하향되어 제1 메모리 셀(120A) 특히, 제1 메모리 셀(120A)의 가변 저항층 및/또는 선택 소자층이 노출된다면 후속 공정에서 가변 저항층 및/또는 선택 소자층에 대한 어택이 발생할 수 있다. 그렇다고, 제2 층간 절연막 패턴(150A)이 지나치게 상향되면 후술하는 제2 절연막 패턴(도 8a 및 도 8b의 160A 참조)을 형성할 공간이 부족할 수 있다. 따라서, 제2 층간 절연막 패턴(150A)의 최상면은 제1 메모리 셀(120A)의 상면과 동일 또는 유사한 레벨에 위치할 수 있다. 예컨대, 기판(100)으로부터 제1 메모리 셀(120A)의 상면까지의 거리를 1이라고 할 때, 기판(100)으로부터 제2 층간 절연막 패턴(150A)의 최상면까지의 거리는 0.8 내지 1.2의 값을 가질 수 있다.
본 리세스 공정은, 제2 층간 절연막(150)의 제거에 용이한 가스 또는 플라즈마를 이용하여 수행될 수 있다. 예컨대, 제2 층간 절연막(150)이 SOL 물질을 포함하는 경우, 할로겐을 포함하는 가스 및 8족 불활성 기체 예컨대, He를 포함하는 가스 또는 이 가스의 플라즈마 분위기에서 리세스 공정이 수행될 수 있다.
본 리세스 공정에 의해 생성되는 공간 즉, 제2 층간 절연막 패턴(150A)의 상면 및 제1 상부 라인(130)의 측면에 의해 정의되는 공간을 이하, 제1 공간(S1)이라 하기로 한다. 제1 공간(S1)은 후술하는 제2 절연막 패턴(도 8a 및 도 8b의 160A 참조) 형성을 위한 것으로서, 이와 같은 제1 공간(S1) 및 제2 절연막 패턴의 형성 이유에 대하여는 해당 부분에서 더 상세히 설명하기로 한다. 제1 공간(S1)에 의해 제1 상부 라인(130)의 측면의 적어도 일부가 노출될 수 있다.
리세스 공정 후에는, 세정 공정이 수행될 수 있다. 세정 공정은, 리세스 공정 후의 잔여물(residue)을 제거하기 위한 것으로서, 잔여물 제거에 적합한 다양한 세정액을 이용하여 수행될 수 있다. 예컨대, 잔여물이 SOL 물질을 포함하는 경우, NH4F, HF, 및 H2O가 혼합된 BOE 용액, 오존 용액, IPA(Isopropanol, CH3CH2CH2OH) 용액, 순수(DI water), 또는 이들의 조합을 이용하여 세정이 수행될 수 있다.
한편, 제1 상부 라인(130)이 텅스텐(W)을 포함하는 경우, 제1 상부 라인(130)의 표면은 친수성 성질을 가질 수 있다. 그러나, 위와 같은 리세스 공정 및/또는 세정 공정에서 할로겐 라디칼 이온 예컨대, F 라디칼 이온이 텅스텐과 결합하여 제1 상부 라인(130)의 표면에 W-X 본드(여기서, X는 할로겐), 예컨대, W-F 본드가 형성되면, 제1 상부 라인(130)의 표면이 소수성 성질을 갖게 될 수 있다. 즉, 리세스 공정 및/또는 세정 공정에 의해 제1 상부 라인(130)의 표면이 친수성에서 소수성으로 변형될 수 있다.
세정 공정 후의 후속 공정은, 도 5a 및 도 5b의 공정 결과물 상에 제1 공간(S1)을 매립하는 제2 절연막 패턴(도 8a 및 도 8b의 160A 참조)을 형성하는 것이다. 여기서, 제2 절연막 패턴은 제2 층간 절연막 패턴(150A)보다 식각 저항성이 큰 절연 물질을 포함할 수 있다. 특히, 제2 절연막 패턴은 후술하는 제2 하부 라인 형성을 위한 식각 공정시(도 9a 및 도 9b 참조) 제2 층간 절연막 패턴(150A)에 비하여 식각에 기인한 손실이 더 작은 절연 물질을 포함할 수 있다. 일례로서, 제2 절연막 패턴은 ULTO(Ultra Low Temperature Oxide)를 포함할 수 있다. ULTO는 SiO2를 포함할 수 있다. 제1 공간(S1) 및 이를 매립하는 제2 절연막 패턴을 형성하는 이유는 아래와 같다.
만약, 제1 공간(S1) 및 이를 매립하는 제2 절연막 패턴을 형성하지 않은 상태에서, 즉, 도 5a 및 도 5b에서 제2 층간 절연막(150)이 형성된 상태에서, 제2 적층 구조물 형성을 진행하여 제2 하부 라인 형성을 위한 식각 공정이 수행된다면, 식각 저항성이 낮은 제2 층간 절연막(150)이 손실될 수 있다. 이러한 경우, 제2 층간 절연막(150)의 손실에 따라 제1 메모리 셀(120A)의 측벽이 드러나서 제1 메모리 셀(120A)에 대한 어택이 발생할 수 있다. 반면, 본 실시예에서와 같이 제1 메모리 셀(120A) 사이는 제2 층간 절연막 패턴(150A)으로 매립하면서 제1 상부 라인(130) 사이의 제1 공간(S1)을 상대적으로 식각 저항성이 큰 제2 절연막 패턴으로 매립하면, 제2 하부 라인 형성을 위한 식각 공정에서 제2 절연막 패턴이 버텨주는 기능을 함으로써 제2 층간 절연막 패턴(150A)의 손실 및 그로 인한 제1 메모리 셀(120A)에 대한 어택을 방지할 수 있다.
그런데, 전술한 바와 같이, 제1 상부 라인(130)이 텅스텐을 포함하면서 소수성으로 바뀐 표면을 갖는 경우, 친수성의 절연 물질 예컨대, 친수성의 ULTO막을 바로 제1 상부 라인(130) 상에 형성하면, 제1 상부 라인(130)과 친수성 절연 물질의 표면 성질이 서로 달라서 이들 사이의 접착 특성이 열화되는 문제가 발생할 수 있다. 접착 특성이 열화되어 제1 상부 라인(130)과 친수성 절연 물질 사이에서 벌어짐이 발생하면, 그 아래의 제2 층간 절연막 패턴(150A)이 드러날 수 있으므로, 제2 하부 라인 형성을 위한 식각 공정시 제2 층간 절연막 패턴(150A)이 손실되는 문제 및 그로 인하여 제1 메모리 셀(120A)에 대한 어택이 발생하는 문제가 여전히 존재할 수 있다. 따라서, 본 실시예에서는, 이러한 접착 특성 개선을 위하여 아래의 도 6a 내지 도 7b의 공정을 통하여 제2 절연막 패턴을 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 공정 결과물 상에 하부 프로파일을 따라 일부 제2 절연막(162)을 형성할 수 있다.
일부 제2 절연막(162)은 도 5a 및 도 5b의 공정 결과물 상에 제2 층간 절연막 패턴(150A)보다 식각 저항성이 크면서 친수성인 절연막일 수 있다. 예컨대, 일부 제2 절연막(162)은 ULTO막을 포함할 수 있다.
이어서, 일부 제2 절연막(162)이 형성된 공정 결과물에 대해 8족 불활성 기체 예컨대, 헬륨(He)을 이용하여 플라즈마 처리를 수행(화살표 ① 참조)할 수 있다. 이 경우, 일부 제2 절연막(162)과 제1 상부 라인(130) 사이의 접착 특성이 향상되어 제1 상부 라인(130)과 일부 제2 절연막(162) 사이의 벌어짐 현상이 개선될 수 있다. 보다 구체적으로는, 헬륨 등 8족 불활성 기체로 플라즈마 처리를 수행하면, 소수성이던 제1 상부 라인(130)의 표면이 다시 친수성으로 변화될 수 있고, 일부 제2 절연막(162)과 제1 상부 라인(130) 사이의 계면에 접착 특성을 향상시키는 텅스텐 산화물이 형성되면서, 제1 상부 라인(130)의 표면 거칠기가 증가되기 때문이다. 이는 다양한 실험 결과로 확인되고 있으며, 도 10 내지 도 12를 참조하여 후술하기로 한다.
일부 제2 절연막(162)은 제1 공간(S1)을 완전히 매립하지 않는 얇은 두께로 형성될 수 있다. 예컨대, 일부 제2 절연막(162)은 수 내지 수십 Å의 두께로 형성될 수 있다. 일부 제2 절연막(162)을 얇은 두께로 형성한 후에 플라즈마 처리를 수행하는 것은, 플라즈마 처리에 의해 발생할 수 있는 파티클(particle)을 최소화하기 위함일 수 있다.
도 7a 및 도 7b를 참조하면, 일부 제2 절연막(162) 상에 제1 공간(S1)을 충분히 매립하는 두께로 나머지 제2 절연막(164)을 형성할 수 있다. 나머지 제2 절연막(164)의 두께는 일부 제2 절연막(162)의 두께보다 클 수 있다. 예컨대, 제1 상부 라인(130)의 상면 상에 위치하는 일부 제2 절연막(162)의 두께는 나머지 제2 절연막(164)의 두께보다 작을 수 있다. 나머지 제2 절연막(164)은 일부 제2 절연막(162)과 동일한 막 예컨대, ULTO막을 포함할 수 있다.
이로써, 일부 제2 절연막(162) 및 나머지 제2 절연막(164)을 포함하는 제2 절연막(160)이 형성될 수 있다. 일부 제2 절연막(162) 및 나머지 제2 절연막(164)은 일체화되어 구분되지 않을 수 있다. 제2 절연막(160)은 제2 층간 절연막 패턴(150A)보다 식각 저항성이 큰 절연 물질 예컨대, ULTO를 포함할 수 있다. 제2 절연막(160)은 제1 상부 라인(130)과의 접착 특성이 우수하기 때문에, 제2 절연막(160)과 제1 상부 라인(130) 사이의 벌어짐 현상이 감소 또는 방지될 수 있다.
도 8a 및 도 8b를 참조하면, 제1 상부 라인(130)의 상면이 드러나도록 제2 절연막(160)에 대해 평탄화 공정을 수행함으로써 제2 절연막 패턴(160A)을 형성할 수 있다. 평탄화 공정은 CMP와 같은 연마 공정 또는 에치백 공정을 포함할 수 있다.
제2 절연막 패턴(160A)은 제1 상부 라인(130) 사이의 제1 공간(S1) 내에 매립되면서 제1 상부 라인(130)의 상면과 실질적으로 평탄한 상면을 가질 수 있다. 제2 절연막 패턴(160A)은 일부 제2 절연막 패턴(162A) 및 나머지 제2 절연막 패턴(164A)을 포함할 수 있다.
이로써, 기판(100) 상에 제1 하부 라인(110), 제1 상부 라인(130), 및 그 사이의 제1 메모리 셀(120A)을 포함하는 제1 적층 구조물(ST1)이 형성될 수 있다. 제1 적층 구조물(ST1)은 전술한 도 1a의 제1 적층 구조물(ST1)과 실질적으로 대응할 수 있다. 여기서, 제1 하부 라인(110) 사이에는 제1 방향으로 연장하는 라인 형상의 제1 층간 절연막(140)이 존재할 수 있다. 제1 메모리 셀(120A) 사이에는 제1 층간 절연막(140) 및 제2 층간 절연막 패턴(150A)이 존재할 수 있다. 제1 층간 절연막(140)은 제2 방향에서 제1 메모리 셀(120A) 사이에 개재되면서 제1 메모리 셀(120A)과 번갈아 배열되는 기둥 형상을 가질 수 있다. 제2 층간 절연막 패턴(150A)은 제1 방향에서 제1 메모리 셀(120A) 사이에 개재되면서 제2 방향으로 연장하는 라인 형상을 가질 수 있다. 제1 층간 절연막(140) 및 제2 층간 절연막 패턴(150A)은 매립 특성이 우수하고 낮은 열 전도도를 갖는 물질 예컨대, SOL 물질을 포함함으로써, 제1 메모리 셀(120A) 사이를 용이하게 매립하면서 제1 메모리 셀(120A) 사이의 열적 간섭을 감소/방지할 수 있다. 제1 상부 라인(130) 사이에는 제2 절연막 패턴(160A)이 존재할 수 있다. 제2 절연막 패턴(160A)은 제2 층간 절연막 패턴(150A) 상에 위치하여 제2 층간 절연막 패턴(150A)을 덮을 수 있고, 제2 방향으로 연장하는 라인 형상을 가질 수 있다. 제2 절연막 패턴(160A)은 제1 층간 절연막(140) 및/또는 제2 층간 절연막 패턴(150A)보다 식각 저항성이 큰 절연 물질 예컨대, ULTO를 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 제1 적층 구조물(ST1) 상에 제2 적층 구조물(ST2)을 형성할 수 있다. 제2 적층 구조물(ST2)은 도 1a의 제2 적층 구조물(ST2)과 실질적으로 대응할 수 있다.
제2 적층 구조물(ST1) 형성 공정은 전술한 제1 적층 구조물(ST1) 형성 공정과 유사하므로 간략히 설명하기로 한다.
우선, 제1 적층 구조물(ST1) 상에 제1 상부 라인(130)과 중첩하여 동일한 방향으로 연장하는 제2 하부 라인(210) 및 초기 제2 메모리 셀의 적층 구조물을 형성할 수 있다. 제2 하부 라인(210) 및 초기 제2 메모리 셀의 적층 구조물은, 제1 적층 구조물(ST1) 상에 제2 하부 라인(210) 형성을 위한 도전막 및 초기 제2 메모리 셀 형성을 위한 물질막을 증착한 후, 제2 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 이 도전막 및 물질막을 식각하는 방식으로 형성될 수 있다. 이때, 제2 하부 라인(210) 형성을 위한 도전막이 식각되는 과정에서 제1 적층 구조물(ST1)의 제2 절연막 패턴(160A)이 노출될 수 있으나, 전술한 바와 같이 제2 절연막 패턴(160A)이 식각 저항성이 크기 때문에, 제2 절연막 패턴(160A) 아래의 제2 층간 절연막 패턴(150A)의 손실 및 그로 인한 제1 메모리 셀(120A)에 대한 어택이 방지될 수 있다.
이어서, 제2 하부 라인(210) 및 초기 제2 메모리 셀의 적층 구조물 사이에 제4 절연막(240)을 매립할 수 있다. 제4 절연막(240)은 제1 층간 절연막(140) 및/또는 제2 층간 절연막 패턴(150A)과 실질적으로 동일한 절연 물질을 포함할 수 있다.
이어서, 초기 제2 메모리 셀 및 제4 절연막(240) 상에 제2 상부 라인(230) 형성을 위한 도전막을 증착한 후, 제1 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 이 도전막 및 초기 제2 메모리 셀을 식각함으로써, 제2 상부 라인(230) 및 제2 메모리 셀(220)을 형성할 수 있다.
이어서, 제2 메모리 셀(220) 사이 및 제2 상부 라인(230) 사이를 매립하는 제5 절연막(250)을 형성할 수 있다. 제5 절연막(250)은 제1 층간 절연막(140) 및/또는 제2 층간 절연막 패턴(150A)과 실질적으로 동일한 절연 물질을 포함할 수 있다.
이로써, 기판(100) 상에 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)이 순차적으로 형성된 메모리 장치가 제조될 수 있다.
본 실시예에서는, 메모리 장치가 두 개의 적층 구조물(ST1, ST2)을 포함하는 경우를 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서는, 세 개 이상의 적층 구조물이 형성될 수도 있다. 이러한 경우, 위에 형성되는 적층 구조물이 아래에 위치하는 적층 구조물에 대해 어택을 가하는 것을 방지하기 위하여, 아래에 위치하는 적층 구조물 형성시 전술한 도 5a 내지 도 8b의 공정을 수행할 수 있다. 예컨대, 도 9a 및 도 9b의 공정 결과물 상에 제3 적층 구조물이 형성되는 경우에는, 제3 적층 구조물 형성 전에 도 9a 및 도 9b의 공정 결과물의 제5 절연막(250)을 리세스하고 리세스된 공간을 더 높은 식각 저항성을 갖는 절연 물질 예컨대, ULTO로 매립하는 공정을 추가적으로 수행할 수도 있다.
한편, 텅스텐을 포함하면서 표면이 소수성인 제1 상부 라인(130) 상에 얇은 두께로 ULTO막을 포함하는 일부 제2 절연막(162)을 형성하고 헬륨 등의 8족 불활성 기체로 플라즈마 처리를 수행한 후, ULTO막을 포함하는 나머지 제2 절연막(164)을 형성하는 경우, 제2 절연막(160)과 제1 상부 라인(130) 사이의 접착 특성이 증가함에 대하여는 이미 설명하였다. 이를 보여주는 다양한 실험 결과들은 아래와 같다.
도 10은 본 실시예에서 텅스텐막과 ULTO막 사이의 계면에 텅스텐 산화물막이 형성됨을 보여주는 EELS 맵핑 결과이다. 참고로, 도 10은 기판 상에 PVD(Physical Vapor Deposition) 방식으로 약 600Å의 두께의 텅스텐막을 증착하고, 이 텅스텐막을 리세스 및 세정 공정이 수행되는 조건에 노출시킨 후, 텅스텐막 상에 ALD(Atomic Layer Deposition) 방식으로 약 30Å의 두께의 제1 ULTO막을 증착하고, 결과물에 대해 헬륨 플라즈마 처리를 수행하고, ALD 방식으로 약 375Å의 두께의 제2 ULTO막을 추가 증착하여 획득된 실험 결과물에 대한 EELS 맵핑 결과이다. 여기서, 텅스텐막은 제1 상부 라인(130)과 대응하고, 제1 ULTO막은 일부 제2 절연막(162)과 대응하고, 제2 ULTO막은 나머지 제2 절연막(164)과 대응할 수 있다.
도 10을 참조하면, 하부의 텅스텐막과 상부의 ULTO막 사이에 텅스텐 산화물막(진한 회색 음영 참조)이 균일하게 형성됨을 알 수 있다.
이러한 텅스텐 산화물의 존재로 텅스텐막과 ULTO막의 접착 특성이 증가할 수 있다.
도 11은 본 실시예에서 텅스텐막과 ULTO막 사이의 계면에 텅스텐 산화물막이 형성됨을 보여주는 SIMS 분석 결과이다. 참고로, 도 11은 도 10에서 설명된 실험 결과물 및 이와 대비되는 비교예의 공정 결과물에 관한 것이다. 비교예는 기판 상에 텅스텐막을 증착하고, 리세스 및 세정 공정이 수행되는 조건에 노출시킨 후, 텅스텐막 상에 약 400Å의 두께의 ULTO막을 증착하여 획득된 공정 결과물이다. 즉, 도 10의 실험 결과물에서 ULTO막의 일부 증착 및 헬륨 플라즈마 처리가 생략된 경우의 공정 결과물이, 비교예의 공정 결과물에 해당할 수 있다.
도 11에서, 검정색 라인 즉, 네모에서 가장 하단의 두 라인이 도 10의 실험 결과물에 대한 SIMS 분석 결과를 보여준다. 다른 라인들은, 비교예에 대한 SIMS 분석 결과이거나, 헬륨 대신 다른 가스의 플라즈마를 이용하는 경우에 대한 SIMS 분석 결과이다.
도 11을 참조하면, 본 실시예에서 산소의 강도(intensity)가 가장 큰 것을 알 수 있다. 즉, 본 실시예에서 텅스텐 산화물의 형성 정도가 가장 큼을 알 수 있다.
이러한 텅스텐 산화물의 존재로 텅스텐막과 ULTO막의 접착 특성이 증가할 수 있다.
도 12는 텅스텐막의 표면 특성 변화를 보여주는 도면이다.
도 12를 참조하면, 텅스텐막이 증착된 직후에는, 콘택 앵글이 10도 이하로 매우 친수성인 표면을 가짐을 알 수 있다.
이러한 텅스텐막이 리세스 및 세정 공정 조건에 노출된 후에는, 콘택 앵글이 73.3도로 소수성의 표면으로 변화되었음을 알 수 있다.
소수성의 표면을 갖는 텅스텐막을 헬륨 플라즈마로 처리하는 경우, 콘택 앵글이 17.4도로 다시 친수성의 표면으로 변화되었음을 알 수 있다.
즉, 본 실시예의 텅스텐막은 최종적으로 친수성의 표면을 갖게 됨으로써 친수성의 ULTO막과의 접착 특성이 향상될 수 있다.
아울러, 도 10에서 설명된 실험 결과물에 있어서, 측정된 텅스텐막의 표면 거칠기는 약 6.8Å인 반면, 비교예에 있어서, 측정된 텅스텐막의 표면 거칠기는 약 4.3Å이다.
표면 거칠기가 증가하면 표면 상에 부착되는 막과의 접착 특성이 향상되므로, 결과적으로 텅스텐막과 ULTO막의 접착 특성이 향상될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판
110: 제1 하부 라인
120A: 제1 메모리 셀 130: 제1 상부 라인
140: 제1 층간 절연막 150A: 제2 층간 절연막 패턴
160A: 제2 절연막 패턴
120A: 제1 메모리 셀 130: 제1 상부 라인
140: 제1 층간 절연막 150A: 제2 층간 절연막 패턴
160A: 제2 절연막 패턴
Claims (21)
- 기판 상에 제1 방향으로 연장하는 복수의 제1 하부 라인, 상기 제1 하부 라인 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제1 상부 라인, 및 상기 복수의 제1 하부 라인과 상기 복수의 제1 상부 라인 사이에서 이들의 교차 영역과 각각 중첩하는 복수의 제1 메모리 셀을 포함하는 제1 적층 구조물을 형성하는 단계;
상기 복수의 제1 메모리 셀 사이 및 상기 복수의 제1 상부 라인 사이를 매립하는 제1 절연막을 형성하는 단계;
상기 복수의 제1 상부 라인의 측면이 노출되도록 상기 제1 절연막을 리세스하여 제1 공간을 형성하는 단계; 및
상기 제1 공간을 매립하면서 상기 제1 절연막보다 식각 저항성이 큰 제2 절연막을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 상부 라인은, 텅스텐을 포함하고,
상기 제2 절연막 형성 단계는,
상기 제2 절연막의 일부를 형성하는 단계;
8족 불활성 기체를 이용하여 플라즈마 처리를 수행하는 단계; 및
상기 제2 절연막의 상기 일부 상에 상기 제2 절연막의 나머지를 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제2 항에 있어서,
상기 제2 절연막의 상기 일부는 상기 제1 공간을 완전히 매립하지 않는 제1 두께로 형성되고,
상기 제2 절연막의 상기 나머지는 상기 제2 절연막의 상기 일부가 형성된 상기 제1 공간을 완전히 매립하는 제2 두께로 형성되는
반도체 장치의 제조 방법.
- 제3 항에 있어서,
상기 제1 두께는 상기 제2 두께보다 작은
반도체 장치의 제조 방법.
- 제2 항에 있어서,
상기 제2 절연막은, 친수성을 갖고,
상기 리세스시, 상기 제1 상부 라인의 친수성의 표면은 소수성의 표면으로 변화하고,
상기 플라즈마 처리시, 상기 제1 상부 라인의 상기 소수성의 표면은 다시 친수성의 표면으로 변화하는
반도체 장치의 제조 방법.
- 제2 항에 있어서,
상기 제1 상부 라인과 상기 제2 절연막 사이에 텅스텐 산화물이 형성되는
반도체 장치의 제조 방법.
- 제2 항에 있어서,
상기 플라즈마 처리시, 상기 제1 상부 라인의 표면 거칠기가 상기 플라즈마 처리 전에 비하여 증가하는
반도체 장치의 제조 방법.
- 제2 항에 있어서,
상기 제2 절연막은, ULTO(Ultra Low Temperature Oxide) 막을 포함하는
반도체 장치의 제조 방법.
- 제2 항에 있어서,
상기 제1 공간 형성 단계 후에, 세정 공정을 수행하는 단계를 더 포함하고,
상기 제2 절연막은, 친수성을 갖고,
상기 세정 공정시, 상기 제1 상부 라인의 표면이 소수성을 갖고,
상기 플라즈마 처리시, 상기 제1 상부 라인의 상기 소수성의 표면은 다시 친수성의 표면으로 변화하는
반도체 장치의 제조 방법.
- 제1 항에 있어서,
상기 제2 절연막 형성 단계 후에,
상기 제1 상부 라인 상에서 상기 제1 상부 라인과 접촉하면서 상기 제2 방향으로 연장하는 복수의 제2 하부 라인, 상기 제2 하부 라인 상에 배치되고 상기 제1 방향으로 연장하는 복수의 제2 상부 라인, 및 상기 복수의 제2 하부 라인과 상기 복수의 제2 상부 라인 사이에서 이들의 교차 영역과 각각 중첩하는 복수의 제2 메모리 셀을 포함하는 제2 적층 구조물을 형성하는 단계를 더 포함하는
반도체 장치의 제조 방법.
- 기판 상에 배치되고, 제1 방향으로 연장하는 복수의 제1 하부 라인;
상기 제1 하부 라인 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제1 상부 라인;
상기 복수의 제1 하부 라인과 상기 복수의 제1 상부 라인 사이에서 이들의 교차 영역과 각각 중첩하는 복수의 제1 메모리 셀;
상기 복수의 제1 메모리 셀 사이를 매립하는 제1 절연막; 및
상기 제1 절연막 상에서 상기 복수의 제1 상부 라인 사이를 매립하고, 상기 제1 절연막보다 식각 저항성이 큰 제2 절연막을 포함하는
반도체 장치.
- 제11 항에 있어서,
상기 제2 절연막은, ULTO(Ultra Low Temperature Oxide) 막을 포함하는
반도체 장치.
- 제11 항에 있어서,
상기 제1 상부 라인은, 친수성 표면을 갖는 텅스텐을 포함하고,
상기 제2 절연막은, 친수성을 갖는
반도체 장치.
- 제13 항에 있어서,
상기 제1 상부 라인과 상기 제2 절연막 사이에 형성된 텅스텐 산화물을 더 포함하는
반도체 장치.
- 제11 항에 있어서,
상기 제1 상부 라인 상에서 상기 제1 상부 라인과 접촉하면서 상기 제2 방향으로 연장하는 복수의 제2 하부 라인;
상기 제2 하부 라인 상에 배치되고 상기 제1 방향으로 연장하는 복수의 제2 상부 라인; 및
상기 복수의 제2 하부 라인과 상기 복수의 제2 상부 라인 사이에서 이들의 교차 영역과 각각 중첩하는 복수의 제2 메모리 셀을 더 포함하는
반도체 장치.
- 반도체 기판에 텅스텐막을 형성하는 단계
상기 텅스텐막의 표면이 소수성으로 변환되는 단계;
상기 텅스텐막 상에 ULTO막의 일부를 형성하는 단계;
상기 ULTO막의 상기 일부가 형성된 공정 결과물에 대해 8족 불활성 기체를 이용하여 플라즈마 처리를 수행하는 단계; 및
상기 ULTO막의 나머지를 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제16 항에 있어서,
상기 텅스텐막의 표면이 소수성으로 변환되는 단계는,
할로겐 라디칼 이온을 포함하는 공정에 의하여 수행되는
반도체 장치의 제조 방법.
- 제16 항에 있어서,
상기 ULTO막의 상기 일부의 두께는, 상기 ULTO막의 상기 나머지의 두께보다 작은
반도체 장치의 제조 방법.
- 제16 항에 있어서,
상기 플라즈마 처리시, 상기 텅스텐막의 상기 표면은 친수성으로 변환되는
반도체 장치의 제조 방법.
- 제16 항에 있어서,
상기 텅스텐막과 상기 ULTO막의 상기 일부 사이에 텅스텐 산화물이 형성되는
반도체 장치의 제조 방법.
- 제16 항에 있어서,
상기 플라즈마 처리시, 상기 텅스텐막의 상기 표면의 거칠기가 상기 플라즈마 처리 전에 비하여 증가하는
반도체 장치의 제조 방법.
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