KR20240019963A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 실시예의 반도체 장치는, 제1 방향으로 연장하는 복수의 워드라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트라인; 상기 복수의 워드라인과 상기 복수의 비트라인 사이에 각각 연결되고, 선택 소자 및 가변 저항 소자를 포함하는 복수의 메모리 셀; 및 상기 선택 소자의 상기 워드라인 및 상기 비트라인 중 어느 하나에 연결되는 일단과 상기 가변 저항 소자에 연결되는 타단 사이에 연결되는 부스팅 라인을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 낮은 동작 전압을 이용함으로써 파워 소모 감소가 가능한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 복수의 워드라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트라인; 상기 복수의 워드라인과 상기 복수의 비트라인 사이에 각각 연결되고, 선택 소자 및 가변 저항 소자를 포함하는 복수의 메모리 셀; 및 상기 선택 소자의 상기 워드라인 및 상기 비트라인 중 어느 하나에 연결되는 일단과 상기 가변 저항 소자에 연결되는 타단 사이에 연결되는 부스팅 라인을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 기판; 상기 기판 상에 배치되고, 제1 방향으로 연장하는 복수의 워드라인; 상기 복수의 워드라인 상에서 상기 복수의 워드라인과 각각과 중첩하면서 상기 제1 방향으로 배열되는 복수의 메모리 셀 - 여기서, 상기 복수의 메모리 셀은 수직 방향으로 적층되는 선택 소자 및 가변 저항 소자를 포함함. - ; 상기 선택 소자의 측면의 적어도 일부와 접촉하는 부스팅 라인; 및 상기 메모리 셀 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트라인을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 복수의 워드라인을 형성하는 단계; 상기 복수의 워드라인 상에서 상기 복수의 워드라인과 각각과 중첩하면서 상기 제1 방향으로 배열되는 복수의 선택 소자를 형성하는 단계; 상기 선택 소자의 측면의 적어도 일부와 접촉하는 부스팅 라인을 형성하는 단계; 상기 선택 소자 상에 가변 저항 소자를 형성하는 단계; 및 상기 가변 저항 소자 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트라인을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의하면, 낮은 동작 전압을 이용함으로써 파워 소모 감소가 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 비교예의 반도체 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 일 실시예에 반도체 장치를 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 단위 메모리 셀 및 단위 메모리 셀에 연결되는 워드라인, 부스팅 라인, 및 비트라인을 도시한 사시도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 9b는 도 4의 반도체 장치의 일부의 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 일 실시예에 반도체 장치를 설명하기 위한 회로도이다.
도 11은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 비교예의 반도체 장치를 설명하기 위한 회로도이다.
도 1을 참조하면, 비교예의 반도체 장치는, 제1 방향으로 연장하는 복수의 워드라인(WL), 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트라인(BL), 및 복수의 워드라인(WL)과 복수의 비트라인(BL)의 교차 영역마다 형성되는 복수의 메모리 셀(MC)을 포함할 수 있다.
복수의 메모리 셀(MC) 각각은 직렬 연결된 가변 저항 소자(VR) 및 선택 소자(S)를 포함할 수 있다. 본 실시예에서는 가변 저항 소자(VR)가 비트라인(BL)에 연결되고 선택 소자(S)가 워드라인(WL)에 연결되는 경우를 설명하고 있으나, 본 개시가 이에 한정되는 것은 아니며, 가변 저항 소자(VR)와 선택 소자(S)의 위치는 서로 뒤바뀔 수 있다.
가변 저항 소자(VR)는 비트라인(BL)에 연결되는 일단 및 선택 소자(S)에 연결되는 타단을 갖는 2단자 소자일 수 있다. 가변 저항 소자(VR)는 메모리 셀(MC)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여, 가변 저항 소자(VR)는 자신의 양단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항 소자(VR)가 저저항 상태를 갖는 경우, 예컨대, 논리 상태 '1'에 해당하는 데이터가 저장될 수 있고, 가변 저항 소자(VR)가 고저항 상태를 갖는 경우, 예컨대, 논리 상태 '0'에 해당하는 데이터가 저장될 수 있다.
선택 소자(S)는 워드라인(WL)에 연결되는 일단 및 가변 저항 소자(VR)에 연결되는 타단을 갖는 2단자 소자일 수 있다. 선택 소자(S)는 워드라인(WL) 또는 비트라인(BL)을 공유하는 메모리 셀(MC) 사이에서 발생할 수 있는 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자(S)는 문턱 스위칭 특성 즉, 자신의 양단에 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 이 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라 할 수 있다. 즉, 선택 소자(S)는 문턱 전압을 기준으로 턴온 또는 턴오프 상태로 구현될 수 있다.
복수의 메모리 셀(MC) 중 선택된 메모리 셀(MC)의 가변 저항 소자(VR)에 데이터를 쓰거나 쓰여진 데이터를 읽기 위해서는, 선택된 메모리 셀(MC)의 선택 소자(S)를 턴온시킴으로써 가변 저항 소자(VR)에 접근하는 것이 요구될 수 있다. 선택 소자(S)를 턴온시키기 위하여 선택 소자(S)에 인가되는 전압 즉, 선택 소자(S) 양단의 전위차를 예컨대, 전원 전압(Vdd)이라 할 수 있다. 전원 전압(Vdd)은 전술한 선택 소자(S)의 문턱 전압 이상의 값을 가질 수 있다. 이러한 전원 전압(Vdd)은 선택된 메모리 셀(MC)이 연결된 워드라인(WL) 및 비트라인(BL)을 통하여 공급될 수 있다. 그에 따라, 가변 저항 소자(VR)의 존재를 무시할 때, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)과 비트라인(BL) 사이의 전위차가 전원 전압(Vdd)이 되도록 워드라인(WL) 및 비트라인(BL)에 소정 전압이 인가될 수 있다. 일례로서, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)에는 0V의 전압이 인가되고, 선택된 메모리 셀(MC)이 연결된 비트라인(BL)에는 전원 전압(Vdd)이 인가될 수 있다. 선택된 메모리 셀(MC)은 'selected'로 표시하였다.
선택된 메모리 셀(MC)을 제외한 나머지 메모리 셀(MC) 즉, 비선택된 메모리 셀(MC)의 선택 소자(S)는 턴오프되어야 누설 전류 방지가 가능할 수 있다. 이를 위하여, 비선택된 메모리 셀(MC)의 선택 소자(S)의 양단의 전위차를 최소화하는 것 예컨대, 0V로 하는 것이 요구될 수 있다. 그에 따라, 선택된 메모리 셀(MC)이 연결된 워드라인(WL) 및 비트라인(BL)을 제외하고, 나머지 워드라인(WL) 및 비트라인(BL) 사이의 전위차가 0V가 되도록 나머지 워드라인(WL) 및 비트라인(BL)에 동일한 전압을 인가할 수 있다. 예컨대, 나머지 워드라인(WL) 및 비트라인(BL)에 전원 전압(Vdd)의 절반 즉, Vdd/2 전압이 인가될 수 있다.
이러한 경우, 선택된 메모리 셀(MC)과 워드라인(WL) 및 비트라인(BL)을 공유하지 않는 비선택된 메모리 셀(MC)의 선택 소자(S)의 양단에는 사실상 전위차가 발생하지 않을 수 있고, 그에 따라, 비선택된 메모리 셀(MC)의 선택 소자(S)는 실질적으로 턴오프된 상태일 수 있다. 비선택된 메모리 셀(MC)은 'unselected'로 표시하였다.
반면, 이러한 경우, 선택된 메모리 셀(MC)과 워드라인(WL) 또는 비트라인(BL)을 공유하는 비선택된 메모리 셀(MC)의 선택 소자(S)의 양단에는 Vdd/2 전압에 해당하는 전위차가 발생할 수 있다. 선택된 메모리 셀(MC)과 워드라인(WL) 및 비트라인(BL)을 공유하는 비선택된 메모리 셀(MC)을 이하, 절반-선택된 메모리 셀(MC)이라 하고 'half-selected'로 표시하였다. 예컨대, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)에 함께 연결된 절반-선택된 메모리 셀(MC) 의 선택 소자(S)에는 Vdd/2 전압이 인가될 수 있다. 유사하게, 선택된 메모리 셀(MC)이 연결된 비트라인(BL)에 함께 연결된 절반-선택된 메모리 셀(MC)의 선택 소자(S)에도 Vdd/2 전압이 인가될 수 있다.
이러한 반도체 장치에서, 집적도 증가로 배열되는 메모리 셀(MC)의 개수가 증가하고 상대적으로 메모리 셀(MC)이 차지하는 면적이 감소함에 따라, 선택 소자(S)의 문턱 전압 산포, 가변 저항 소자(VR)의 구동 전류 등이 증가하고 있다. 선택 소자(S)의 문턱 전압 산포를 줄이고 가변 저항 소자(VR)의 구동 전류 증가 요구를 만족시키기 위하여는, 전원 전압(Vdd)의 크기를 증가시키는 것이 필요하다. 그런데, 전원 전압(Vdd)의 증가는 반도체 장치의 파워 소모를 증가시키는 문제를 초래할 수 있다.
본 실시예에서는, 반도체 장치에 부스팅 라인을 추가 형성함으로써 전원 전압(Vdd)보다 더 낮은 전압으로 반도체 장치를 구동하여 이러한 파워 소모 증가의 문제를 해결하고자 한다. 이에 대하여는, 후술하는 도면들을 참조하여 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 반도체 장치를 설명하기 위한 회로도이다.
도 2를 참조하면, 본 실시예의 반도체 장치는, 제1 방향으로 연장하는 복수의 워드라인(WL), 제1 방향으로 연장하면서 복수의 워드라인(WL)과 교대로 배열되는 복수의 부스팅 라인(BSL), 제1 방향과 교차하는 제2 방향으로 연장하여 복수의 워드라인(WL)과 복수의 부스팅 라인(BSL)을 가로지르는 복수의 비트라인(BL), 및 복수의 워드라인(WL), 복수의 부스팅 라인(BSL), 및 복수의 비트라인(BL)의 교차 영역마다 형성되는 복수의 메모리 셀(MC)을 포함할 수 있다.
복수의 메모리 셀(MC) 각각은 직렬 연결된 가변 저항 소자(VR) 및 선택 소자(S)를 포함할 수 있다.
가변 저항 소자(VR)는 비트라인(BL)에 연결되는 일단 및 선택 소자(S)에 연결되는 타단을 갖는 2단자 소자일 수 있고, 가변 저항 특성을 가질 수 있다.
선택 소자(S)는 워드라인(WL)에 연결되는 일단 및 가변 저항 소자(VR)에 연결되는 타단을 갖는 2단자 소자일 수 있다. 선택 소자(S)는 문턱 전압을 기준으로 전류가 흐르는 턴온 상태 혹은 전류가 실질적으로 차단되는 턴오프 상태로 구현될 수 있다. 이러한 선택 소자(S)의 전류 흐름은 선택 소자(S)의 일단과 타단 사이에서 발생할 수 있다.
나아가, 선택 소자(S)의 일단과 타단 사이의 적어도 일부는 부스팅 라인(BSL)에 전기적으로 연결될 수 있다. 부스팅 라인(BSL)은 워드라인(WL)과 동일하게 제1 방향으로 연장함으로써, 제1 방향으로 배열되는 복수의 선택 소자(S)에 공통적으로 연결될 수 있다. 동일한 워드라인(WL)에 연결되는 복수의 선택 소자(S)는 동일한 부스팅 라인(BSL)에 연결될 수 있다. 부스팅 라인(BSL)은 선택 소자(S)에 인가되는 전위차를 증가시키는 기능을 할 수 있다. 보다 구체적으로 설명하면 아래와 같다.
선택 소자(S)의 턴온 전압을 예컨대, 전원 전압(Vdd)이라 할 수 있다. 이 전원 전압(Vdd)은 선택된 메모리 셀(MC)이 연결된 워드라인(WL), 비트라인(BL), 및 부스팅 라인(BSL)을 통하여 공급될 수 있다. 여기서, 선택된 메모리 셀(MC)의 선택 소자(S) 양단의 전위차, 즉, 가변 저항 소자(VR)의 존재를 무시할 때 선택된 메모리 셀(MC)이 연결된 워드라인(WL)과 비트라인(BL) 사이의 전위차가, 전원 전압(Vdd)보다 작게 설정될 수 있다. 선택된 메모리 셀(MC)에 있어서, 워드라인(WL)과 비트라인(BL) 사이의 전위차가 전원 전압(Vdd)보다 작더라도, 부스팅 라인(BSL)과 워드라인(WL) 사이의 전위차 및 부스팅 라인(BSL)과 비트라인(BL) 사이의 전위차가 이를 보상함으로써 선택 소자(S)가 턴온될 수 있기 때문이다.
일례로서, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)에는 -Vdd/4 전압이 인가되고, 선택된 메모리 셀(MC)이 연결된 비트라인(BL)에는 Vdd/4 전압이 인가되고, 선택된 메모리 셀(MC)이 연결된 부스팅 라인(BSL)에는 -Vdd/4 전압이 인가될 수 있다. 이 경우, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)과 비트라인(BL) 사이의 전위차가 Vdd/2 전압이 되고, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)과 부스팅 라인(BSL) 사이의 전위차는 0V가 되고, 선택된 메모리 셀(MC)이 연결된 비트라인(BL)과 부스팅 라인(BSL) 사이의 전위차는 Vdd/2 전압이 될 수 있다. 결과적으로, 선택된 메모리 셀(MC)에는 Vdd/2+0+Vdd/2에 해당하는 전압 즉, Vdd 전압이 인가되어 선택 소자(S)가 턴온될 수 있다.
선택된 메모리 셀(MC)이 연결된 워드라인(WL), 비트라인(BL), 및 부스팅 라인(BSL)을 제외한 나머지 워드라인(WL), 비트라인(BL), 및 부스팅 라인(BSL)에는 0V의 전압이 인가될 수 있다.
이러한 경우, 선택된 메모리 셀(MC)과 워드라인(WL) 및 비트라인(BL)을 공유하지 않는 비선택된 메모리 셀(MC)에는 0V의 전압이 인가되므로, 비선택된 메모리 셀(MC)의 선택 소자(S)는 턴오프된 상태일 수 있다.
선택된 메모리 셀(MC)과 워드라인(WL)을 공유하는 절반-선택된 메모리 셀(MC)에 있어서, 워드라인(WL)과 비트라인(BL) 사이의 전위차는 Vdd/4 전압이고, 워드라인(WL)과 부스팅 라인(BSL) 사이의 전위차는 0V이고, 비트라인(BL)과 부스팅 라인(BSL) 사이의 전위차는 Vdd/4일 수 있다. 그에 따라, 선택된 메모리 셀(MC)과 워드라인(WL)을 공유하는 절반-선택된 메모리 셀(MC)의 선택 소자(S)에는 Vdd/4+0+Vdd/4에 해당하는 전압 즉, Vdd/2에 해당하는 전압이 인가될 수 있다.
선택된 메모리 셀(MC)과 비트라인(BL)을 공유하는 절반-선택된 메모리 셀(MC)에 있어서, 워드라인(WL)과 비트라인(BL) 사이의 전위차는 Vdd/4 전압이고, 워드라인(WL)과 부스팅 라인(BSL) 사이의 전위차는 0V이고, 비트라인(BL)과 부스팅 라인(BSL) 사이의 전위차는 Vdd/4일 수 있다. 그에 따라, 선택된 메모리 셀(MC)과 비트라인(BL)을 공유하는 절반-선택된 메모리 셀(MC)의 선택 소자(S)에는 Vdd/4+0+Vdd/4에 해당하는 전압 즉, Vdd/2에 해당하는 전압이 인가될 수 있다.
이상으로 설명한 본 실시예의 반도체 장치에 의하면, 전원 전압(Vdd)보다 크기가 작은 전압 예컨대, ±Vdd/4 전압을 이용하기 때문에 비교예에 비하여 반도체 장치의 파워 소모를 크게 감소시킬 수 있다. 파워 소모 감소에도 불구하고, 비교예와 동일하게 반도체 장치의 구동이 가능하다. 즉, 비교예와 마찬가지로, 본 실시예의 반도체 장치에서 선택된 메모리 셀(MC)에는 Vdd 전압이 인가되고, 비선택된 메모리 셀(MC)에는 0V의 전압이 인가되고, 절반 선택된 메모리 셀(MC)에는 Vdd/2 전압이 인가될 수 있다.
도 3은 본 발명의 일 실시예에 따른 단위 메모리 셀 및 단위 메모리 셀에 연결되는 워드라인, 부스팅 라인, 및 비트라인을 도시한 사시도이다. 일례로서, 도 3의 메모리 셀은, 도 2의 메모리 셀 중 어느 하나에 대응할 수 있다.
도 3을 참조하면, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에는 제1 방향으로 연장하는 워드라인(110)이 배치될 수 있다.
워드라인(110) 상에는, 워드라인(110)과 수직 방향에서 이격하여 배치되면서 제1 방향과 교차하는 제2 방향으로 연장하는 비트라인(150)이 배치될 수 있다. 제1 방향 및 제2 방향은 수직 방향에 대해 실질적으로 수직인 수평 방향일 수 있다.
워드라인(110) 및 비트라인(150)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
워드라인(110)과 비트라인(150) 사이에는 이들의 교차 영역과 중첩하면서 기둥 형상을 갖는 메모리 셀(MC)이 배치될 수 있다. 본 실시예에서, 메모리 셀(MC)은 평면상 사각 형상을 가질 수 있고, 제1 방향의 양 측벽이 비트라인(150)의 양 측벽과 정렬되고 제2 방향의 양 측벽이 워드라인(110)의 양 측벽과 정렬될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 메모리 셀(MC)이 기둥 형상을 가짐으로써 인접한 메모리 셀(MC)과 분리되기만 하면, 그 평면 형상은, 원 형상, 타원 형상 등으로 다양하게 변형될 수 있다.
메모리 셀(MC)은 데이터를 저장하는 기능을 하는 단일막 구조 또는 다층막 구조를 가질 수 있다. 일례로서, 메모리 셀(MC)은 워드라인(110)과 접속하는 하단 및 비트라인(150)과 접속하는 상단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 가변 저항 소자를 포함할 수 있다. 나아가, 일례로서, 메모리 셀(MC)은, 선택 소자층(120), 전극층(130), 및 가변 저항층(140)을 포함하는 다층막 구조를 가질 수 있다.
전극층(130)은 선택 소자층(130)과 가변 저항층(150) 사이에 개재되어 이들을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 전극층(130), 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 전극층(130)은 탄소 전극을 포함할 수도 있다.
선택 소자층(120)은, 워드라인(110) 또는 비트라인(150)을 공유하는 메모리 셀(MC) 사이에서 발생할 수 있는 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(120)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(120)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 선택 소자층(120)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등을 포함할 수 있다.
가변 저항층(140)은 메모리 셀(MC)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(140)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(140)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 본 실시예의 가변 저항층(140)은 후술하는 도 4에 도시된 것과 같은 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 구조물을 포함할 수 있다. MTJ 구조물에 대하여는 해당 부분에서 더 상세히 설명하기로 한다.
그러나, 본 개시가 도시된 메모리 셀(MC)에 한정되는 것은 아니다. 메모리 셀(MC)에서 막의 적층 순서가 바뀌거나 막의 일부가 생략되거나 또는 다른 막이 추가될 수도 있다. 일례로서, 전극층(130)이 생략될 수 있다. 또는, 다른 일례로서, 선택 소자층(120)과 가변 저항층(140)의 위치가 서로 뒤바뀔 수도 있다. 또는, 다른 일례로서, 선택 소자층(120)과 워드라인(110) 사이 및/또는 가변 저항층(140)과 비트라인(150) 사이에 다른 전극층(미도시됨)이 더 개재될 수도 있다.
부스팅 라인(160)은 선택 소자층(120)의 측면의 적어도 일부와 접촉하면서 일 방향으로 연장하도록 형성될 수 있다. 본 실시예에서, 부스팅 라인(160)은 제2 방향의 선택 소자층(120)의 양 측면 중 어느 하나, 예컨대, 좌측면과 접촉하면서 제1 방향으로 연장할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 부스팅 라인(160)이 선택 소자층(120)의 측면과 접촉하기만 하면 다양한 수평 방향으로 연장할 수 있다. 부스팅 라인(160)은 워드라인(110)과 평행하지 않고 워드라인(110)과 교차하는 방향으로 연장할 수도 있다. 예컨대, 부스팅 라인(160)은 비트라인(150)과 동일한 제2 방향으로 연장할 수도 있다. 부스팅 라인(160)은 선택 소자층(120)을 제외한 다른 구성요소와 전기적으로 절연될 수 있다. 예컨대, 부스팅 라인(160)은 워드라인(120), 중간 전극층(130), 가변 저항층(140) 등과 접촉하지 않을 수 있다. 이를 위하여 부스팅 라인(160)의 수직 방향에서의 위치 및/또는 두께가 적절히 조절될 수 있다. 예컨대, 수직 방향에서, 부스팅 라인(160)의 상면은 선택 소자층(120)의 상면 이하의 레벨에 위치하면서, 부스팅 라인(160)의 하면은 선택 소자층(120)의 하면 이상의 레벨에 위치할 수 있다.
이러한 메모리 셀(MC)에는 부스팅 라인(160)과 워드라인(110) 사이의 전위차, 부스팅 라인(160)과 비트라인(150) 사이의 전위차, 및 워드라인(110)과 비트라인(150) 사이의 전위차의 합에 해당하는 전압이 인가될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 일례로서, 도 4의 단면도는, 도 2의 반도체 장치에서 제2 방향으로 배열되는 메모리 셀(MC) 및 이들에 연결되는 워드라인(WL), 부스팅 라인(BSL), 및 비트라인(BL)을 나타낸 것에 해당할 수 있다.
도 4를 참조하면, 기판(200)이 제공될 수 있다. 기판(200)은 실리콘 등의 반도체 물질을 포함할 수 있고 요구되는 소정의 하부 구조물(미도시됨)을 포함할 수 있다. 예컨대, 기판(200)은 후술하는 워드라인(210), 비트라인(250), 부스팅 라인(260) 등과 연결되어 이들을 제어하기 위한 구동 회로를 포함할 수 있다.
기판(200) 상에는 복수의 워드라인(210)이 서로 이격하여 배열될 수 있다. 복수의 워드라인(210)은 본 단면을 관통하는 방향 예컨대, 제1 방향으로 연장할 수 있다. 복수의 워드라인(210) 사이의 공간은 제1 층간 절연층(205)으로 매립될 수 있다. 워드라인(210) 및 제1 층간 절연층(205)은, 기판(200) 상에 제1 층간 절연층(205) 형성을 위한 절연 물질을 형성하고, 제1 층간 절연층(205)을 선택적으로 식각하여 워드라인(210)이 형성될 공간을 제공하는 라인형 트렌치를 형성한 후, 이 트렌치에 도전 물질을 매립하는 방식으로 형성될 수 있다. 이러한 경우, 워드라인(210)은 위에서 아래로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 기판(200) 상에 도전 물질을 형성하고, 이 도전 물질을 선택적으로 식각하여 워드라인(210)을 형성한 후, 워드라인(210) 사이의 공간을 절연 물질로 매립하여 제1 층간 절연층(205)을 형성할 수도 있다.
워드라인(210) 및 제1 층간 절연층(205) 상에는 절연층(222), 중간 전극층(230), 및 부스팅 라인(260)이 배치될 수 있다. 여기서, 절연층(222)은 도펀트(224)가 도핑된 부분과 도펀트(224)가 도핑되지 않은 부분을 포함할 수 있다. 절연층(222) 중 도펀트(224)가 도핑된 부분은 선택 소자로 기능할 수 있으므로 선택 소자부(SP)라 하고, 절연층(222) 중 도펀트(224)가 도핑되지 않은 부분은 원래의 절연 기능을 유지하므로 절연부(IP)라 하기로 한다.
절연층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 실리콘 함유 절연 물질, 절연성의 금속 산화물, 절연성의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 도펀트(224)는 절연층(222) 내에서 이동하는 전도성 캐리어를 포획하거나 포획된 전도성 캐리어가 다시 이동하는 통로를 제공하는 트랩 사이트를 생성하는 역할을 할 수 있다. 이러한 트랩 사이트 형성을 위하여, 절연층(222) 내에서 전도성 캐리어를 수용할 수 있는 에너지 준위 생성이 가능한 다양한 원소들이 도펀트(224)로 이용될 수 있다. 예컨대, 절연층(222)이 실리콘을 함유하는 경우, 도펀트(224)는 실리콘과 상이한 원자가를 갖는 금속 등을 포함할 수 있다. 또는, 절연층(222)이 금속을 함유하는 경우, 도펀트(224)는 이 금속과 상이한 원자가를 갖는 금속, 실리콘 등을 포함할 수 있다. 예컨대, 절연층(222)이 실리콘을 함유하는 경우, 도펀트(224)는 갈륨(Ga), 보론(B), 인듐(In), 인(P), 비소(As), 안티몬(Sb), 게르마늄(Ge), 탄소(C), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다. 일례로서, 선택 소자부(SP)는 비소(As)가 도핑된 실리콘 산화물(SiO2)을 포함할 수 있다.
선택 소자부(SP)에 문턱 전압 이상의 전압이 인가되는 경우, 전도성 캐리어가 트랩 사이트를 통하여 이동함으로써 선택 소자부(SP)를 통하여 전류가 흐르는 온 상태가 구현될 수 있다. 반면, 선택 소자부(SP)에 인가되는 전압을 문턱 전압 미만으로 감소시키는 경우, 전도성 캐리어가 이동하지 않아 전류가 흐르지 않는 오프 상태가 구현될 수 있다.
절연층(222), 중간 전극층(230), 및 부스팅 라인(260)의 배열, 형상 등에 관하여는 도 5a 내지 도 9b의 이들 구성 요소의 제조 방법을 설명하면서 함께 살펴보기로 한다.
도 5a 내지 도 9b는 도 4의 반도체 장치의 일부의 제조 방법을 설명하기 위한 도면으로서, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a는 단면도를 나타내고 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 각각 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a의 장치를 위에서 본 평면도를 나타낸다.
도 5a 및 도 5b를 참조하면, 워드라인(210) 및 제1 층간 절연층(205) 상에 절연층(222)을 증착한 후, 절연층(222)을 선택적으로 소정 깊이 식각하여 홀(H1)을 형성할 수 있다.
홀(H1) 형성을 위한 절연층(222)의 식각 깊이는 절연층(222)의 두께보다 작을 수 있다. 그에 따라, 홀(H1) 아래에는 절연층(222)이 소정 두께(t1 참조)로 잔류할 수 있다. 설명의 편의를 위하여 홀(H1) 아래에서 홀(H1)과 중첩하면서 t1의 두께를 갖는 절연층(222)의 일부를 이하, 제1 부분이라 하고, 제1 부분을 제외한 나머지를 이하, 제2 부분이라 하기로 한다. 복수의 홀(H1)은 워드라인(210)과 중첩하면서 워드라인(210)이 연장하는 제1 방향을 따라 배열될 수 있다. 복수의 홀(H1)은 평면상 섬 형상을 가질 수 있다. 본 실시예에서, 홀(H1)이 평면상 원 형상을 갖는 것으로 도시되었으나, 본 개시가 이에 한정되는 것은 아니며, 홀(H1)의 평면 형상은 다양하게 변형될 수 있다.
도 6a 및 도 6b를 참조하면, 절연층(222)으로 도펀트(224)를 도핑할 수 있다(화살표 참조).
도펀트(224)의 도핑은 이온주입 등의 방식으로 수행될 수 있고, 절연층(222)의 상면을 향하는 방향 예컨대, 위에서 아래로 향하는 방향으로 수행될 수 있다. 또한, 도펀트(224)의 도핑은, 절연층(222)의 t1 두께를 갖는 제1 부분 전부에 도펀트(224)가 도핑되는 깊이로 수행되면서 절연층(222)의 제2 부분 전부에는 도펀트(224)가 도핑되지 않는 깊이로 수행될 수 있다.
본 공정 결과, 절연층(222)의 t1 두께를 갖는 제1 부분의 전부가 도펀트(224)를 포함하나, 절연층(222)의 제2 부분은 자신의 상부에만 도펀트(224)를 포함할 수 있다. 절연층(222)의 제2 부분의 상부는, 홀(H1)의 저면보다 위에 위치할 수 있다.
한편, 이러한 도펀트(224)는 도핑 공정이나, 활성화를 위한 열처리 공정 등에서 필연적으로 어느 정도 확산되기 때문에, 절연층(222)의 제1 부분뿐만 아니라 그 주변에도 도펀트(224)가 존재하여 선택 소자부(SP)를 형성할 수 있다. 본 도 6a를 참조하면, 선택 소자부(SP)의 최상면은, 절연층(222)의 제2 부분의 상부보다 아래에 위치하고, 홀(H1)의 저면보다 위에 위치할 수 있다. 또한, 후술하는 도 7b를 함께 참조하면, 평면상 선택 소자부(SP)는 홀(H1)보다 큰 폭을 가짐으로써, 선택 소자부(SP)의 측면이 홀(H1)의 측면을 둘러싸는 형상을 가질 수 있다.
도 7a 및 도 7b를 참조하면, 절연층(222)의 제2 부분 중 도펀트(224)가 도핑된 상부를 제거할 수 있다. 본 제거 공정은, CMP(Chemical Mechanical Polishing) 등의 연마 공정, 에치백(etchback) 공정 등에 의해 수행될 수 있다.
그 결과, 절연층(222)은 홀(H1) 아래 및 그 주변의 선택 소자부(SP)와 나머지에 해당하는 절연부(IP)를 포함할 수 있다. 선택 소자부(SP)는 도펀트(224)가 도핑된 절연층(222)을 포함하고, 절연부(IP)는 절연층(222)을 포함할 수 있다.
선택 소자부(SP)는 섬 형상을 가질 수 있고, 절연부(IP)에 의해 둘러싸임으로써 인접한 선택 소자부(SP)와 절연 및 분리될 수 있다. 본 도면을 참조하면, 복수의 선택 소자부(SP)는 제1 방향을 따라 배열되면서 절연부(IP)에 의해 서로 분리될 수 있다. 나아가, 도 4를 함께 참조하면, 복수의 선택 소자부(SP)는 제1 방향과 교차하는 제2 방향을 따라 배열되면서 절연부(IP)에 의해 서로 분리될 수 있다.
선택 소자부(SP)는 워드라인(210)의 상단과 접촉하여 이들과 전기적으로 연결될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 워드라인(210)과 선택 소자부(SP) 사이에는 콘택 플러그(미도시됨) 등 다른 도전 패턴이 더 개재되어 이들을 연결시킬 수도 있다.
도 8a 및 도 8b를 참조하면, 홀(H1) 내에 도전 물질을 매립하여 전극층(230)을 형성할 수 있다.
전극층(230)은 도 7a 및 도 7b의 공정 결과물 상에 홀(H)을 충분히 매립하는 두께의 도전 물질을 증착한 후, 절연층(222)의 상면이 드러날 때까지 평탄화 공정을 수행하는 방식에 의할 수 있다.
전극층(230)은 절연층(222)과 실질적으로 평탄한 상면을 가지면서, 측면 중 적어도 일부와 저면이 선택 소자부(SP)에 의해 둘러싸이는 형상을 가질 수 있다.
도 9a 및 도 9b를 참조하면, 절연층(222) 내에 선택 소자부(SP)의 측면과 접촉하면서 일 방향으로 연장하는 부스팅 라인(260)을 형성할 수 있다.
부스팅 라인(260)은 절연층(222)을 선택적으로 식각하여 선택 소자부(SP)의 측면을 노출시키는 라인형 트렌치를 형성한 후, 이 트렌치에 도전 물질을 매립하는 방식으로 형성될 수 있다. 그에 따라, 부스팅 라인(260)은 위에서 아래로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
본 실시예에서 부스팅 라인(260)은 선택 소자부(SP)의 좌측면과 접하면서 워드라인(210)과 동일하게 제1 방향으로 연장할 수 있다. 또한, 본 실시예에서, 부스팅 라인(260)은 절연층(222)을 관통하여 절연층(222)과 실질적으로 동일한 두께를 가질 수 있다. 부스팅 라인(260)의 두께는 절연층(222)의 이하로 조절될 수도 있다. 이 경우, 부스팅 라인(260)이 워드라인(210)보다 위에 위치하므로, 워드라인(210)과의 이격 거리를 확보할 수 있어 워드라인(210)과의 절연이 용이할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 부스팅 라인(260)이 선택 소자부(SP)의 측면 중 적어도 일부와 접촉하면서 일 방향으로 연장하고 워드라인(210)과 전기적으로 절연되기만 하면, 선택 소자부(SP)의 측면과의 접촉 부위, 연장 방향, 두께 등은 다양하게 변형될 수 있다.
다시 도 4로 돌아와서, 절연층(222), 부스팅 라인(260) 및 전극층(230) 상에는 가변 저항부(240)가 형성될 수 있다.
복수의 가변 저항부(240)는 복수의 전극층(230)과 각각 중첩 및 접속하도록 배열될 수 있다. 그에 따라, 복수의 가변 저항부(240)는 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 또한, 복수의 가변 저항부(240)는 인접한 것들끼리 서로 분리되도록 기둥 형상을 가질 수 있다.
복수의 가변 저항부(240) 각각은 선택 소자부(SP) 및 전극층(230)을 사이에 두고 워드라인(210)과 연결되는 하단 및 비트라인(250)과 연결되는 상단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장할 수 있다. 일례로서, 가변 저항부(240)는, MTJ 구조물을 포함할 수 있다.
가변 저항부(240)가 MTJ 구조물을 포함하는 경우, 가변 저항부(240)는 변경 가능한 자화 방향을 갖는 자유층(242), 고정된 자화 방향을 갖는 고정층(246), 및 자유층(242)과 고정층(246) 사이에 개재되는 터널 베리어층(244)을 포함할 수 있다.
자유층(242)은 변경 가능한 자화 방향을 가짐으로써, 자화 방향에 따라 서로 다른 데이터를 저장할 수 있다. 이 때문에, 자유층(242)은 스토리지층(storage layer) 등으로 불릴 수도 있다. 자유층(242)에서 자화 방향의 변화는 스핀 전달 토크(spin transfer torque)에 기인한 것일 수 있다. 자유층(242)은 층의 표면에 대해 실질적으로 수직인 자화 방향을 가질 수 있다. 예컨대, 자유층(242)의 자화 방향은 위에서 아래로 향하는 방향과 아래에서 위로 향하는 방향 사이에서 변경될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 자유층(242)은 층의 표면에 대해 실질적으로 평행한 자화 방향을 가질 수도 있다.
고정층(246)은 고정된 자화 방향을 가짐으로써 자유층(242)의 자화 방향과 대비될 수 있다. 이 때문에, 고정층(246)은 기준층(reference layer) 등으로 불릴 수도 있다. 자유층(242)이 층의 표면에 대해 실질적으로 수직인 자화 방향을 갖는 경우, 고정층(246)도 층의 표면에 대해 실질적으로 수직인 자화 방향을 가질 수 있다. 예컨대, 고정층(246)의 자화 방향은 아래에서 위로 향하는 방향 또는 위에서 아래로 향하는 방향으로 고정될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 자유층(130)이 층의 표면에 대해 실질적으로 평행한 자화 방향을 갖는 경우, 고정층(246)도 층의 표면에 대해 실질적으로 평행한 자화 방향을 가질 수 있다.
터널 베리어층(244)은 자유층(242)과 고정층(246) 사이에서 MJT 구조물의 상단 및 하단을 통하여 인가되는 전압 또는 전류에 따라 전자의 터널링을 가능하게 함으로써 자유층(242)의 자화 방향을 변화되게 할 수 있다.
자유층(242) 및 고정층(246) 각각은 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 일례로서, 자유층(242) 및 고정층(246) 각각은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Co-Fe-B 합금, Co-Fe-B-X 합금(여기서, X는 Al, Si, Ti, V, Cr, Ni, Ga, Ge, Zr, Nb, Mo, Pd, Ag, Hf, Ta, W 또는 Pt 일 수 있음), Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함할 수 있다. 또는, 자유층(242) 및 고정층(246) 각각은 Co/Pt, Co/Pd 등과 같은 적층 구조를 포함하거나, 또는 자성체와 비자성체의 교번 적층 구조를 포함할 수 있다. 터널 베리어층(244)은 절연성의 산화물 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함할 수 있다.
이상으로 설명한 MTJ 구조물에서는, 인가되는 전압 또는 전류에 따라 자유층(242)의 자화 방향이 가변됨으로써 서로 다른 데이터가 저장될 수 있다. 자유층(242)과 고정층(246)의 자화 방향이 서로 평행한 경우, MTJ 구조물은 저저항 상태에 있을 수 있고, 예컨대, 데이터 '1'을 저장할 수 있다. 반대로, 자유층(242)의 자화 방향과 고정층(246)의 자화 방향이 서로 반평행한 경우, MTJ 구조물은 고저항 상태에 있을 수 있고, 예컨대, 데이터 '0'을 저장할 수 있다.
이러한 가변 저항부(240)의 측벽 상에는 가변 저항부(240)를 보호하기 위하여 다양한 절연 물질을 포함하는 스페이서(249)가 형성될 수 있다. 가변 저항부(240) 및 스페이서(249) 사이의 공간은 제2 층간 절연층(248)으로 매립될 수 있다.
가변 저항부(240) 및 제2 층간 절연층(248) 상에는 가변 저항부(240)의 상단과 연결되면서 제2 방향으로 연장하는 비트라인(250)이 배치될 수 있다. 본 실시예에서 비트라인(250)은 가변 저항부(240)의 상단과 직접 접촉하나, 본 개시가 이에 한정되는 것은 아니며, 비트라인(250)과 가변 저항부(240) 사이에는 콘택 플러그(미도시됨) 등 다른 도전 패턴이 더 개재되어 이들을 연결시킬 수도 있다.
한편, 위 실시예에서는, 선택 소자(S)의 일측에 하나의 부스팅 라인(BSL)이 배치되어 선택 소자(S)와 연결되는 경우에 대하여 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서는 선택 소자(S)의 양측에 두 개의 부스팅 라인(BSL)이 배치되어 선택 소자(S)와 연결될 수도 있다. 이러한 경우, 위 실시예에 의하는 경우보다 더욱 작은 전압을 이용하여 반도체 장치를 구동할 수 있다. 이에 관하여는, 도 10 및 도 11을 참조하여 설명하기로 한다.
도 10은 본 발명의 다른 일 실시예에 반도체 장치를 설명하기 위한 회로도이다. 전술한 실시예와 실질적으로 동일한 부분에 대하여는 동일한 도면부호를 이용하여 설명하고 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 본 실시예의 반도체 장치는, 제1 방향으로 연장하는 복수의 워드라인(WL), 제1 방향으로 연장하면서 복수의 워드라인(WL) 각각의 양측에 위치하는 부스팅 라인(BSL) 및 추가 부스팅 라인(BSL'), 제1 방향과 교차하는 제2 방향으로 연장하여 복수의 워드라인(WL), 복수의 부스팅 라인(BSL), 및 복수의 추가 부스팅 라인(BSL')을 가로지르는 복수의 비트라인(BL), 및 복수의 워드라인(WL), 복수의 부스팅 라인(BSL), 복수의 추가 부스팅 라인(BSL') 및 복수의 비트라인(BL)의 교차 영역마다 형성되는 복수의 메모리 셀(MC)을 포함할 수 있다.
복수의 메모리 셀(MC) 각각은 직렬 연결된 가변 저항 소자(VR) 및 선택 소자(S)를 포함할 수 있다.
선택 소자(S)의 일단과 타단 사이의 일부는 부스팅 라인(BSL)에 전기적으로 연결되고, 선택 소자(S)의 일단과 타단 사이의 다른 일부는 추가 부스팅 라인(BSL')에 전기적으로 연결될 수 있다. 부스팅 라인(BSL)과 추가 부스팅 라인(BSL')이 서로 평행하기 때문에, 추가 부스팅 라인(BSL')은 선택 소자(S)를 중심으로 부스팅 라인(BSL)의 반대편에 위치할 수 있다. 부스팅 라인(BSL) 및 추가 부스팅 라인(BSL')은 선택 소자(S)에 인가되는 전위차를 증가시키는 기능을 할 수 있다. 보다 구체적으로 설명하면 아래와 같다.
선택 소자(S)의 턴온 전압을 예컨대, 전원 전압(Vdd)이라 할 수 있다. 이 전원 전압(Vdd)은 선택된 메모리 셀(MC)이 연결된 워드라인(WL), 비트라인(BL), 부스팅 라인(BSL) 및 추가 부스팅 라인(BSL')을 통하여 공급될 수 있다.
일례로서, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)에는 0V의 전압이 인가되고, 선택된 메모리 셀(MC)이 연결된 비트라인(BL)에는 Vdd/6 전압이 인가되고, 선택된 메모리 셀(MC)이 연결된 부스팅 라인(BSL)에는 -Vdd/8 전압이 인가되고, 선택된 메모리 셀(MC)이 연결된 부스팅 라인(BSL')에는 -Vdd/8 전압이 인가될 수 있다. 이 경우, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)과 부스팅 라인(BSL) 사이의 전위차는 Vdd/8 전압이 되고, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)과 추가 부스팅 라인(BSL') 사이의 전위차는 Vdd/8 전압이 되고, 선택된 메모리 셀(MC)이 연결된 워드라인(WL)과 비트라인(BL) 사이의 전위차는 Vdd/6 전압이 되고, 선택된 메모리 셀(MC)이 연결된 부스팅 라인(BSL)과 추가 부스팅 라인(BSL') 사이의 전위차는 0V가 되고, 선택된 메모리 셀(MC)이 연결된 비트라인(BL)과 부스팅 라인(BSL) 사이의 전위차는 7Vdd/24 전압이 되고, 선택된 메모리 셀(MC)이 연결된 비트라인(BL)과 추가 부스팅 라인(BSL') 사이의 전위차는 7Vdd/24 전압이 되고 수 있다. 결과적으로, 선택된 메모리 셀(MC)에는 Vdd/8 + Vdd/8 + Vdd/6 + 0 + 7Vdd/24 + 7Vdd/24에 해당하는 전압 즉, Vdd 전압이 인가되어 선택 소자(S)가 턴온될 수 있다.
선택된 메모리 셀(MC)이 연결된 워드라인(WL), 비트라인(BL), 부스팅 라인(BSL), 및 추가 부스팅 라인(BSL')을 제외한 나머지 워드라인(WL), 비트라인(BL), 부스팅 라인(BSL), 및 추가 부스팅 라인(BSL')에는 0V의 전압이 인가될 수 있다.
이러한 경우, 비선택된 메모리 셀(MC)에는 0V의 전압이 인가되므로, 비선택된 메모리 셀(MC)의 선택 소자(S)는 턴오프된 상태일 수 있다.
선택된 메모리 셀(MC)과 워드라인(WL)을 공유하는 절반-선택된 메모리 셀(MC)에 있어서, 워드라인(WL)과 부스팅 라인(BSL) 사이의 전위차는 Vdd/8 전압이 되고, 워드라인(WL)과 추가 부스팅 라인(BSL') 사이의 전위차는 Vdd/8 전압이 되고, 워드라인(WL)과 비트라인(BL) 사이의 전위차는 OV가 되고, 부스팅 라인(BSL)과 추가 부스팅 라인(BSL') 사이의 전위차는 0V가 되고, 비트라인(BL)과 부스팅 라인(BSL) 사이의 전위차는 Vdd/8 전압이 되고, 비트라인(BL)과 추가 부스팅 라인(BSL') 사이의 전위차는 Vdd/8 전압이 될 수 있다. 결과적으로, 선택된 메모리 셀(MC)과 워드라인(WL)을 공유하는 절반-선택된 메모리 셀(MC)의 선택 소자(S)에는 Vdd/8 + Vdd/8 + 0 + 0 + Vdd/8 + Vdd/8에 해당하는 전압 즉, Vdd/2에 해당하는 전압이 인가될 수 있다.
선택된 메모리 셀(MC)과 비트라인(BL)을 공유하는 절반-선택된 메모리 셀(MC)에 있어서, 워드라인(WL)과 부스팅 라인(BSL) 사이의 전위차는 OV가 되고, 워드라인(WL)과 추가 부스팅 라인(BSL') 사이의 전위차는 0V가 되고, 워드라인(WL)과 비트라인(BL) 사이의 전위차는 Vdd/6 전압이 되고, 부스팅 라인(BSL)과 추가 부스팅 라인(BSL') 사이의 전위차는 0V가 되고, 비트라인(BL)과 부스팅 라인(BSL) 사이의 전위차는 Vdd/6 전압이 되고, 비트라인(BL)과 추가 부스팅 라인(BSL') 사이의 전위차는 Vdd/6 전압이 될 수 있다. 결과적으로, 선택된 메모리 셀(MC)과 비트라인(BL)을 공유하는 절반-선택된 메모리 셀(MC)의 선택 소자(S)에는 0 + 0 + Vdd/6 + 0 + Vdd/6 + Vdd/6에 해당하는 전압 즉, Vdd/2에 해당하는 전압이 인가될 수 있다.
이상으로 설명한 본 실시예의 반도체 장치에 의하면, 전원 전압(Vdd)보다 크기가 더욱 작은 전압 예컨대, Vdd/6 전압 또는 -Vdd/8 전압을 이용하기 때문에 비교예에 비하여 반도체 장치의 파워 소모를 더욱 크게 감소시킬 수 있다. 파워 소모 감소에도 불구하고, 비교예와 동일하게 반도체 장치의 구동이 가능하다. 즉, 비교예와 마찬가지로, 본 실시예의 반도체 장치에서 선택된 메모리 셀(MC)에는 Vdd 전압이 인가되고, 비선택된 메모리 셀(MC)에는 0V의 전압이 인가되고, 절반 선택된 메모리 셀(MC)에는 Vdd/2 전압이 인가될 수 있다.
도 11은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 일례로서, 도 11의 단면도는, 도 10의 반도체 장치에서 제2 방향으로 배열되는 메모리 셀(MC) 및 이들에 연결되는 워드라인(WL), 부스팅 라인(BSL), 추가 부스팅 라인(BSL'), 및 비트라인(BL)을 나타낸 것에 해당할 수 있다.
도 11을 참조하면, 기판(300)이 상에는 복수의 워드라인(310)이 서로 이격하여 배열될 수 있다. 복수의 워드라인(310)은 본 단면을 관통하는 방향 예컨대, 제1 방향으로 연장할 수 있다. 복수의 워드라인(310) 사이의 공간은 제1 층간 절연층(305)으로 매립될 수 있다.
워드라인(310) 및 제1 층간 절연층(305) 상에는 절연층(322), 중간 전극층(330), 부스팅 라인(360), 및 추가 부스팅 라인(360')이 배치될 수 있다. 여기서, 절연층(322)은 도펀트(324)가 도핑된 부분과 도펀트(324)가 도핑되지 않은 부분을 포함할 수 있다. 절연층(322) 중 도펀트(324)가 도핑된 부분을 선택 소자부(SP)라 하고, 절연층(322) 중 도펀트(324)가 도핑되지 않은 부분을 절연부(IP)라 하기로 한다. 선택 소자부(SP), 중간 전극층(330), 및 절연부(IP) 형성 방법은 전술한 도 5a 내지 도 8b에서 설명한 것과 실질적으로 동일할 수 있다.
부스팅 라인(360) 및 추가 부스팅 라인(360')은 선택 소자부(SP)의 양측 각각에서 절연부(IP)를 관통하여 선택 소자부(SP)의 양 측면과 각각 접촉하도록 형성될 수 있다. 이러한 부스팅 라인(360)은 절연층(322)을 선택적으로 식각하여 선택 소자부(SP)의 양 측면을 각각 노출시키면서 서로 평행한 라인형 트렌치를 형성한 후, 이 트렌치에 도전 물질을 매립하는 방식으로 형성될 수 있다.
절연층(322), 부스팅 라인(360), 추가 부스팅 라인(360'), 및 전극층(330) 상에는 가변 저항부(340)가 형성될 수 있다. 일례로서, 가변 저항부(340)는, 변경 가능한 자화 방향을 갖는 자유층(342), 고정된 자화 방향을 갖는 고정층(346), 및 자유층(342)과 고정층(346) 사이에 개재되는 터널 베리어층(344)을 포함하는 MTJ 구조물을 포함할 수 있다.
이러한 가변 저항부(340)의 측벽 상에는 가변 저항부(340)를 보호하기 위하여 다양한 절연 물질을 포함하는 스페이서(349)가 형성될 수 있다. 가변 저항부(340) 및 스페이서(349) 사이의 공간은 제2 층간 절연층(348)으로 매립될 수 있다.
가변 저항부(340) 및 제2 층간 절연층(348) 상에는 가변 저항부(340)의 상단과 연결되면서 제2 방향으로 연장하는 비트라인(350)이 배치될 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
WL: 워드라인 BL: 비트라인
BSL: 부스팅 라인 MC: 메모리 셀
VR: 가변 저항 소자 S: 선택 소자

Claims (26)

  1. 제1 방향으로 연장하는 복수의 워드라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트라인;
    상기 복수의 워드라인과 상기 복수의 비트라인 사이에 각각 연결되고, 선택 소자 및 가변 저항 소자를 포함하는 복수의 메모리 셀; 및
    상기 선택 소자의 상기 워드라인 및 상기 비트라인 중 어느 하나에 연결되는 일단과 상기 가변 저항 소자에 연결되는 타단 사이의 일부에 연결되는 부스팅 라인을 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 선택 소자에 인가되는 전압은, 상기 워드라인과 상기 비트라인 사이의 전위차, 상기 워드라인과 상기 부스팅 라인 사이의 전위차, 및 상기 비트라인과 상기 부스팅 라인 사이의 전위차의 합에 해당하는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 선택 소자의 턴온에 필요한 전압이 제1 전압인 경우, 선택된 메모리 셀의 선택 소자에 연결되는 워드라인, 비트라인, 및 부스팅 라인에는 각각 -제1 전압4, +제1 전압/4, 및 -제1 전압/4가 인가되고, 나머지 메모리 셀의 선택 소자에 연결되는 워드라인, 비트라인, 및 부스팅 라인에는 각각 0V의 전압이 인가되는
    반도체 장치.
  4. 제1 항에 있어서,
    상기 부스팅 라인은, 상기 제1 방향으로 연장하는,
    반도체 장치.
  5. 제1 항에 있어서,
    상기 선택 소자를 중심으로 상기 부스팅 라인과 반대편에 위치하면서, 상기 선택 소자의 상기 일단과 상기 타단 사이의 다른 일부에 연결되는 추가 부스팅 라인을 더 포함하는
    반도체 장치.
  6. 제5 항에 있어서,
    상기 선택 소자에 인가되는 전압은, 상기 워드라인과 상기 비트라인 사이의 전위차, 상기 워드라인과 상기 부스팅 라인 사이의 전위차, 상기 워드라인과 상기 추가 부스팅 라인 사이의 전위차, 상기 비트라인과 상기 부스팅 라인 사이의 전위차, 상기 비트라인과 상기 추가 부스팅 라인 사이의 전위차, 및 상기 부스팅 라인과 상기 추가 부스팅 라인 사이위 전위차의 합에 해당하는
    반도체 장치.
  7. 제5 항에 있어서,
    상기 선택 소자의 턴온에 필요한 전압이 제1 전압인 경우, 선택된 메모리 셀의 선택 소자에 연결되는 워드라인, 비트라인, 부스팅 라인, 및 추가 부스팅 라인에는 각각 OV, +제1 전압/6, -제1 전압/8, 및 -제1 전압/8이 인가되고, 나머지 메모리 셀의 선택 소자에 연결되는 워드라인, 비트라인, 부스팅 라인, 및 추가 부스팅 라인에는 각각 0V의 전압이 인가되는
    반도체 장치.
  8. 제5 항에 있어서,
    상기 부스팅 라인 및 상기 추가 부스팅 라인은, 상기 제1 방향으로 연장하는,
    반도체 장치.
  9. 기판;
    상기 기판 상에 배치되고, 제1 방향으로 연장하는 복수의 워드라인;
    상기 복수의 워드라인 상에서 상기 복수의 워드라인과 각각과 중첩하면서 상기 제1 방향으로 배열되는 복수의 메모리 셀 - 여기서, 상기 복수의 메모리 셀은 수직 방향으로 적층되는 선택 소자 및 가변 저항 소자를 포함함. - ;
    상기 선택 소자의 측면의 적어도 일부와 접촉하는 부스팅 라인; 및
    상기 메모리 셀 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트라인을 포함하는
    반도체 장치.
  10. 제9 항에 있어서,
    상기 선택 소자는, 절연층 및 상기 절연층에 도핑된 도펀트를 포함하는
    반도체 장치.
  11. 제10 항에 있어서,
    상기 도펀트는, 상기 절연층 내에서 전도성 캐리어의 포획이 가능한 트랩 사이트를 형성하는
    반도체 장치.
  12. 제10 항에 있어서,
    상기 선택 소자의 상기 측면 중 상기 부스팅 라인과 접촉하는 부분을 제외한 나머지는, 상기 절연층에 의해 둘러싸이는
    반도체 장치.
  13. 제9 항에 있어서,
    상기 반도체 장치는,
    상기 선택 소자에 의해 측면의 적어도 일부 및 저면이 둘러싸이는 전극층을 더 포함하는
    반도체 장치.
  14. 제13 항에 있어서,
    상기 가변 저항 소자는 상기 전극층 상에 상기 전극층과 중첩하도록 배치되는
    반도체 장치.
  15. 제9 항에 있어서,
    상기 부스팅 라인은, 상기 제1 방향으로 연장하는
    반도체 장치.
  16. 제10 항에 있어서,
    상기 부스팅 라인의 두께는 상기 절연층의 두께 이하인
    반도체 장치.
  17. 제9 항에 있어서,
    상기 선택 소자를 중심으로 상기 부스팅 라인과 반대편에서 상기 선택 소자의 상기 측면의 적어도 다른 일부와 접촉하면서, 상기 부스팅 라인과 평행한 방향으로 연장하는 추가 부스팅 라인을 더 포함하는
    반도체 장치.
  18. 제17 항에 있어서,
    상기 선택 소자의 상기 측면 중 상기 부스팅 라인 및 상기 추가 부스팅 라인과 접촉하는 부분을 제외한 나머지는, 상기 절연층에 의해 둘러싸이는
    반도체 장치.
  19. 제17 항에 있어서,
    상기 부스팅 라인 및 상기 추가 부스팅 라인은, 상기 제1 방향으로 연장하는
    반도체 장치.
  20. 제17 항에 있어서,
    상기 부스팅 라인 및 상기 추가 부스팅 라인 각각의 두께는 상기 절연층의 두께 이하인
    반도체 장치.
  21. 기판 상에 제1 방향으로 연장하는 복수의 워드라인을 형성하는 단계;
    상기 복수의 워드라인 상에서 상기 복수의 워드라인과 각각과 중첩하면서 상기 제1 방향으로 배열되는 복수의 선택 소자를 형성하는 단계;
    상기 선택 소자의 일측에서 상기 선택 소자의 측면의 적어도 일부와 접촉하는 부스팅 라인을 형성하는 단계;
    상기 선택 소자 상에 가변 저항 소자를 형성하는 단계; 및
    상기 가변 저항 소자 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트라인을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 선택 소자 형성 단계는,
    상기 복수의 워드라인 상에 절연층을 형성하는 단계;
    상기 절연층의 두께보다 작은 깊이로 상기 절연층을 선택적으로 식각하여 홀을 형성하는 단계,
    상기 절연층의 상부 및 상기 홀 아래에 도펀트를 도핑하는 단계;
    상기 절연층의 상부를 제거하는 단계; 및
    상기 홀을 도전 물질로 매립하는 단계를 포함하는
    반도체 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 부스팅 라인 형성 단계는,
    상기 절연층의 상기 도펀트가 도핑된 영역의 일측이 노출되도록 상기 절연층을 식각하여 라인형 트렌치를 형성하는 단계; 및
    상기 라인형 트렌치를 도전 물질로 매립하는 단계를 포함하는
    반도체 장치의 제조 방법.
  24. 제22 항에 있어서,
    상기 가변 저항 소자는, 상기 홀 내의 상기 도전 물질과 중첩하도록 형성되는
    반도체 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 선택 소자의 상기 일측과 반대편에 위치하는 타측에서 상기 선택 소자의 측면의 적어도 다른 일부와 접촉하는 추가 부스팅 라인을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 부스팅 라인 형성 단계는,
    상기 절연층의 상기 도펀트가 도핑된 영역의 일측 및 타측이 각각 노출되도록 상기 절연층을 식각하여 라인형 트렌치들을 형성하는 단계; 및
    상기 라인형 트렌치들을 도전 물질로 매립하는 단계를 포함하는
    반도체 장치의 제조 방법.
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