CN117524273A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN117524273A
CN117524273A CN202310404033.1A CN202310404033A CN117524273A CN 117524273 A CN117524273 A CN 117524273A CN 202310404033 A CN202310404033 A CN 202310404033A CN 117524273 A CN117524273 A CN 117524273A
Authority
CN
China
Prior art keywords
line
selection element
insulating layer
voltage
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310404033.1A
Other languages
English (en)
Inventor
徐秀万
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN117524273A publication Critical patent/CN117524273A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H10N70/043—Modification of switching materials after formation, e.g. doping by implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/25—Multistable switching devices, e.g. memristors based on bulk electronic defects, e.g. trapping of electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一种半导体器件及其制造方法，该半导体器件可以包括：多个字线，该多个字线沿第一方向延伸；多个位线，该多个位线沿与第一方向交叉的第二方向延伸；多个存储单元，该多个存储单元分别连接在多个字线和多个位线之间，并且每个存储单元包括选择元件和可变电阻元件；以及升压线，该升压线连接到选择元件的一部分，其中选择元件的一部分定位于选择元件的与字线和位线中的一个连接的一个端部和选择元件的与可变电阻元件连接的另一端部之间。

Description

半导体器件及其制造方法
相关申请的交叉引用
本专利文献要求2022年8月5日提交的申请号为10-2022-0097803的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本专利文献涉及存储电路或存储器件以及它们在电子器件或电子系统中的应用。
背景技术
近来，随着电子器具倾向于小型化、低功耗、高性能、多功能化等方向发展，本领域已经对能够在诸如计算机、便携式通信器件等多种电子器具中储存信息的半导体器件有所需求，并且已经对所述半导体器件进行了研究。这样的半导体器件包括：能够利用它们根据所施加的电压或电流而在不同电阻状态之间切换的特性来储存数据的半导体器件，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
在实施例中，一种半导体器件可以包括：多个字线，该多个字线沿第一方向延伸；多个位线，该多个位线与多个字线间隔开并且沿不同于第一方向的第二方向延伸；多个存储单元，该多个存储单元分别被设置在多个字线和多个位线的交叉区域处，每个存储单元被耦接在一对对应的位线和对应的字线之间并且与一对对应的位线和对应的字线电连接，所述一对对应的位线和对应的字线在所述存储单元处交叉，并且每个存储单元被构造成包括：可变电阻元件，该可变电阻元件通过呈现不同的电阻值来储存数据；以及选择元件，该选择元件串联连接到可变电阻元件，以将可变电阻元件与一对对应的位线和对应的字线选择性地连接或断开；以及升压线(boosting line)，该升压线连接到选择元件的一部分，该选择元件的一部分位于选择元件的与字线和位线中的一个连接的一个端部和选择元件的与可变电阻元件连接的另一端部之间，其中，升压线向选择元件供应升压电压，以降低经由一对对应的位线和对应的字线施加到存储单元用以操作该存储单元的电压。
在实施例中，一种半导体器件可以包括：衬底；多个字线，该多个字线被设置在衬底之上并且沿第一方向延伸；多个存储单元，该多个存储单元沿第一方向布置并且与多个字线中的每个字线交叠，每个存储单元包括沿竖向方向堆叠的选择元件和可变电阻元件；升压线，该升压线与选择元件的侧表面的一部分接触；以及多个位线，该多个位线被设置在存储单元之上并且沿与第一方向交叉的第二方向延伸。
在实施例中，一种用于制造半导体器件的方法，可以包括：在衬底之上形成多个字线，该多个字线沿第一方向延伸；形成多个选择元件，该多个选择元件沿第一方向布置以与多个字线中的每个字线交叠；在选择元件的一侧上形成升压线，该升压线与选择元件的侧表面的一部分接触；在选择元件之上形成可变电阻元件；以及形成多个位线，该多个位线被设置在可变电阻元件之上并且沿与第一方向交叉的第二方向延伸。
附图说明
图1是示出比较示例的半导体器件的电路图。
图2是示出根据本公开的实施例的半导体器件的电路图。
图3是示出根据本公开的实施例的单位存储单元以及连接到单位存储单元的字线、升压线和位线的透视图。
图4是示出根据本公开的实施例的半导体器件及其制造方法的横截面图。
图5A至图9B是示出用于制造图4的半导体器件的一部分的方法的视图。
图10是示出根据本公开的另一个实施例的半导体器件的电路图。
图11是示出根据本公开的另一个实施例的半导体器件及其制造方法的横截面图。
具体实施方式
在下文中，将参考附图详细描述本公开的多种实施例。
附图不一定按比例绘制。在一些情况下，附图中的至少一些结构的比例可能已被夸大以便清楚地示出所描述的实施例的某些特征。在具有多层结构中的两层或更多层的附图或描述中呈现具体示例时，这些层的相对定位关系或所示的布置这些层的顺序反映了所描述或图示的示例的特定实施方式，并且不同的相对定位关系或布置这些层的顺序是可能的。此外，多层结构的描述或图示的示例可能不反映该特定多层结构中存在的所有层(例如，所图示的两个层之间可能存在一个或更多个附加的层)。作为具体示例，当所描述或图示的多层结构中的第一层被称为在第二层“上”或“之上”、或者在衬底“上”或“之上”时，第一层可以直接是形成在第二层或衬底上，但也可以表示在第一层与第二层或衬底之间可以存在一个或更多个其他中间层的结构。
图1是示出比较示例的半导体器件的电路图。
参考图1，比较示例的半导体器件可以包括：沿第一方向延伸的多个字线WL、沿与第一方向交叉的第二方向延伸的多个位线BL、以及分别形成在字线WL和位线BL的交叉区域处的多个存储单元MC。
多个存储单元MC中的每一个可以包括：可变电阻元件VR，其呈现不同电阻值或状态用以储存数据；和选择元件S，其串联连接到可变电阻元件VR。选择元件S被构造成：响应于所施加的电信号，或者在导通状态下导电或者在关断状态下基本阻断电流流动，因此选择性地将串联连接的可变电阻元件VR连接到对应的交叉的字线WL和位线BL。尽管本实施例描述了可变电阻元件VR连接到位线BL并且选择元件S连接到字线WL的情况，但是本公开不限于此。可变电阻元件VR和选择元件S的位置可以被改变，使得可变电阻元件VR连接到字线WL并且选择元件S连接到位线BL。
可变电阻元件VR可以是：两端元件，其一个端部连接到位线BL而其另一端部连接到选择元件S。可变电阻元件VR可以被配置成将数据储存在存储单元MC中。在一些实施方式中，可变电阻元件VR可以具有可变电阻特性，该可变电阻特性根据通过其两个端部施加的电压或电流而在不同电阻状态之间切换。当可变电阻元件VR具有低电阻状态时，例如，可以储存对应于逻辑状态“1”的数据，而当可变电阻元件VR具有高电阻状态时，例如，可以储存对应于逻辑状态“0”的数据。不限于以上示例，其他实施方式是可能的。例如，可变电阻元件VR可以被实施为：在低电阻状态和高电阻状态下分别储存“0”和“1”。
选择元件S可以是：两端元件，其一个端部连接到字线WL而其另一端部连接到可变电阻元件VR。选择元件S可以起到防止共享字线WL或位线BL的存储单元MC之间可能发生的电流泄漏的作用。在一些实施方式中，选择元件S可以具有阈值开关特性，其中当所施加的电压小于预定阈值时，电流流动基本上被阻断，而当所施加的电压超过预定阈值时，电流流动迅速增大。阈值可以被称为阈值电压，并且选择元件S可以被实施为：基于阈值电压而在导通状态或关断状态下操作。
为了将数据写入向多个存储单元MC之中的选定的存储单元MC的可变电阻元件VR或读出写入其中的数据，选定的存储单元MC的选择元件S需要被导通以访问可变电阻元件VR。被施加到选择元件S的电压(即，选择元件S的两个端部之间的电势差以导通选择元件S)例如可以是电源电压Vdd。电源电压Vdd可以具有等于或大于选择元件S的阈值电压的值。电源电压Vdd可以通过连接到选定的存储单元MC的字线WL和位线BL来供应。相应地，当可变电阻元件VR的存在被忽略时，预定电压可以被施加到字线WL和位线BL，使得连接到选定的存储单元MC的字线WL和位线BL之间的电势差变成电源电压Vdd。作为示例，0V的电压可以被施加到与选定的存储单元MC连接的字线WL，并且电源电压Vdd可以被施加到与选定的存储单元MC连接的位线BL。选定的存储单元MC在附图中被标记为“选定的”。
当除了选定的存储单元MC之外的剩余存储单元MC中的每个存储单元的选择元件S被关断时，可以防止或减少泄漏电流。剩余的存储单元MC可以被称为未选定的存储单元MC。为了防止或减少电流泄漏，未选定的存储单元MC的选择元件S的两个端部之间的电势差需要被最小化。例如，未选定的存储单元MC的选择元件S的两个端部之间的电势差可以被设置为0V。相应地，除了连接到选定的存储单元MC的字线WL和位线BL之外，相同的电压可以被施加到剩余的字线WL和剩余的位线BL，使得剩余的字线WL和剩余的位线BL之间的电势差变成0V。例如，电源电压Vdd的一半(即，Vdd/2的电压)可以被施加到剩余的字线WL和剩余的位线BL。
在这种情况下，不与选定的存储单元MC共享字线WL和位线BL的每个未选定的存储单元MC的选择元件S的两个端部之间可以基本上不存在电势差。相应地，未选定的存储单元MC的选择元件S可以基本上被关断。未选定的存储单元MC在附图中被标记为“未选定的”。
在这种情况下，与选定的存储单元MC共享字线WL或位线BL的每个未选定的存储单元MC的选择元件S的两个端部处可以出现与Vdd/2的电压相对应的电势差。与选定的存储单元MC共享字线WL或位线BL的未选定的存储单元MC可以被称为半选定的存储单元MC，并且在附图中被标记为“半选定的”。例如，Vdd/2的电压可以被施加到半选定的存储单元MC的选择元件S，该选择元件与连接至选定的存储单元MC的字线WL连接在一起。类似地，Vdd/2的电压也可以被施加到半选定的存储单元MC的选择元件S，该选择元件与连接至选定的存储单元MC的位线BL连接在一起。
在这样的半导体器件中，随着存储单元MC的数量增加并且由存储单元MC所占据的面积由于集成度的增大而相对减小，选择元件S的阈值电压分布和可变电阻元件VR的驱动电流增大。为了减小选择元件S的阈值电压分布并且满足增大可变电阻元件VR的驱动电流的需求，可能需要增大电源电压Vdd的电平。然而，电源电压Vdd的增大可能导致增加半导体器件的功耗的问题。
所公开技术的一些实施方式建议在半导体器件中附加地形成升压线。通过升压线，半导体器件可以在低于电源电压Vdd的电压下被驱动，这防止或降低功耗的增加，因此提高存储器件的功率效率。这将参考稍后描述的附图更详细地描述。
图2是示出根据本公开的实施例的半导体器件的电路图。
参考图2，本实施例的半导体器件可以包括：多个字线WL，该多个字线沿第一方向延伸；多个升压线BSL，该多个升压线沿第一方向延伸并且与多个字线WL交替地布置；多个位线BL，该多个位线沿与第一方向交叉的第二方向延伸以与多个字线WL和多个升压线BSL交叉；以及多个存储单元MC，该多个存储单元被形成在多个字线WL、多个升压线BSL和多个位线BL的每个交叉区域。
多个存储单元MC中的每个存储单元可以包括：串联连接的可变电阻元件VR和选择元件S。
可变电阻元件VR可以是其一个端部连接到位线BL而其另一端部连接到选择元件S的两端元件，并且可以具有可变电阻特性。
选择元件S可以是：两端元件，其一个端部连接到字线WL而其另一端部连接到可变电阻元件VR。选择元件S可以被实施为：基于阈值电压而在电流流动的导通状态下或电流基本上被切断的关断状态下操作。选择元件S的这种电流流动可以发生在选择元件S的一个端部与另一端部之间。
在选择元件S的一个端部和另一端部之间的位置处，选择元件S可以电连接到升压线BSL。升压线BSL可以沿与字线WL相同的方向延伸，例如，沿第一方向延伸，并且因此可以共同连接到布置在第一方向上的多个选择元件S。连接到相同的字线WL的多个选择元件S可以连接到相同的升压线BSL。该升压线BSL可以起到增大施加到选择元件S的电势差的作用。
作为具体示例，升压线BSL可以被如下地构造和操作。选择元件S的导通电压可以是例如电源电压Vdd。电源电压Vdd可以通过连接到选定的存储单元MC的字线WL、位线BL、以及升压线BSL来供应。这里，当在忽略可变电阻元件VR的存在时选定的存储单元MC的选择元件S的两个端部之间的电势差(即，与选定的存储单元MC连接的字线WL和位线BL之间的电势差)可以被设置为比电源电压Vdd小的值。在选定的存储单元MC中，即使字线WL和位线BL之间的电势差小于电源电压Vdd，在升压线BSL和字线WL之间的电势差以及在升压线BSL和位线BL之间的电势差也可以补偿字线WL和位线BL之间的该较低电势差，以使选择元件S导通。
作为示例，-Vdd/4的电压可以被施加到与选定的存储单元MC连接的字线WL，Vdd/4的电压可以被施加到与选定的存储单元MC连接的位线BL，以及-Vdd/4的升压电压可以被施加到与选定的存储单元MC连接的升压线BSL。在这种情况下，与选定的存储单元MC连接的字线WL和位线BL之间的电势差可以是Vdd/2的电压，与选定的存储单元MC连接的字线WL和升压线BSL之间的电势差可以是0V，以及与选定的存储单元MC连接的位线BL和升压线BSL之间的电势差可以是Vdd/2的电压。结果，与Vdd/2+0+Vdd/2相对应的电压(即，Vdd的电压)可以被施加到选定的存储单元MC，以使选择元件S导通。
0V的电压可以被施加到除了与选定的存储单元MC连接的字线WL、位线BL和升压线BSL之外的剩余的字线WL、位线BL和升压线BSL。
在这种情况下，由于0V的电压被施加到不与选定的存储单元MC共享字线WL和位线BL的未选定的存储单元MC，因此未选定的存储单元MC的选择元件S可以处于关断状态。
对于与选定的存储单元MC共享字线WL的半选定的存储单元MC，字线WL和位线BL之间的电势差可以是Vdd/4的电压，字线WL和升压线BSL之间的电势差可以是0V，以及位线BL和升压线BSL之间的电势差可以是Vdd/4的电压。相应地，与Vdd/4+0+Vdd/4相对应的电压(即，Vdd/2的电压)可以被施加到与选定的存储单元MC共享字线WL的半选定的存储单元MC。
对于与选定的存储单元MC共享位线BL的半选定的存储单元MC，字线WL和位线BL之间的电势差可以是Vdd/4的电压，字线WL和升压线BSL之间的电势差可以是0V，以及位线BL和升压线BSL之间的电势差可以是Vdd/4的电压。相应地，与Vdd/4+0+Vdd/4相对应的电压(即，Vdd/2的电压)可以被施加到与选定的存储单元MC共享位线BL的半选定的存储单元MC。
根据上面描述的本实施方式的半导体器件，由于使用幅度比电源电压Vdd小的电压(例如±Vdd/4的电压)，因此与比较示例相比能够显著地降低半导体器件的功耗。尽管降低了功耗，但被施加到本实施方式的半导体器件中的选定的存储单元MC、未选定的存储单元MC、以及半选定存储单元MC的电压与比较示例中的电压相同。因此，与比较示例同样地，在本实施方式的半导体器件中，Vdd的电压可以被施加到选定的存储单元MC，0V的电压可以被施加到未选定的存储单元MC，以及Vdd/2的电压可以被施加到半选定的存储单元MC。
图3是示出根据本公开的实施例的单位存储单元以及连接到单位存储单元的字线、升压线和位线的透视图。作为示例，图3的存储单元可以对应于图2的存储单元中的任何一个。
参考图3，沿第一方向延伸的字线110可以被设置在衬底(未示出)之上，该衬底中形成有预定的下部结构。
位线150可以被设置在字线110之上以在竖向方向上与字线110间隔开，并且沿与第一方向交叉的第二方向延伸。第一方向和第二方向可以是与竖向方向基本垂直的水平方向。
字线110和位线150可以由各种导电材料形成或包括各种导电材料(例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)或钽(Ta)的金属；诸如氮化钛(TiN)或氮化钽(TaN)的金属氮化物；或它们的组合)，并且可以具有单层结构或多层结构。
具有柱形状的存储单元MC可以被设置在字线110和位线150之间，并且与它们的交叉区域重叠。在本实施例中，存储单元MC在平面图中可以具有矩形形状。存储单元MC的两个侧壁可以在第一方向上与位线150的两个侧壁对齐，并且存储单元MC的两个侧壁可以在第二方向上与字线110的两个侧壁对齐。然而，本公开不限于此，并且只要存储单元MC具有柱形状并且与相邻的存储单元MC分开，存储单元的平面形状就可以不同程度地变形为圆形或椭圆形等。
存储单元MC可以具有起到储存数据的作用的单层结构或多层结构。作为示例，存储单元MC可以包括可变电阻元件，该可变电阻元件通过呈现与不同电阻状态相对应的不同电阻值来储存不同的数据。可变电阻元件的电阻状态根据通过该可变电阻元件的与字线110连接的下端部和与位线150连接的上端部施加的电压或电流而在不同的电阻状态之间切换。在示例中，存储单元MC可以具有多层结构，该多层结构包括选择元件层120、电极层130、以及可变电阻层140。
电极层130可以介于选择元件层120和可变电阻层140之间，以将选择元件层120和可变电阻层140彼此电连接，并且将选择元件层120和可变电阻层140彼此物理地分开。电极层130可以包括各种导电材料(例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)或钽(Ta)的金属；诸如氮化钛(TiN)或氮化钽(TaN)的金属氮化物；或它们的组合)。在一些实施方式中，电极层130可以包括碳电极。
选择元件层120可以起到防止共享字线110或位线150的存储单元MC之间可能发生的电流泄漏的作用。在一些实施方式中，选择元件层120可以具有阈值开关特性，其中当所施加的电压小于预定阈值时，电流流动基本上被阻断，而当所施加的电压超过预定阈值时，电流流动迅速增大。该阈值可以被称为阈值电压，并且选择元件层120可以被实施为：基于阈值电压而在导通状态或关断状态下操作。例如，当所施加电压的幅度大于阈值时，选择元件层120可以被导通以导电以允许电流流过，而当所施加的电压的幅度小于阈值时，选择元件层120可以被关断以阻断或基本上限制电流。选择元件层120可以包括：二极管、诸如硫属化物基材料的双向阈值开关(OTS)材料、诸如含金属的硫属化物基材料的混合离子电子传导(MIEC)材料、诸如NbO2或VO2的金属绝缘体过渡(MIT)材料、或具有相对较宽带隙的隧穿绝缘层(诸如SiO2或Al2O3)等。
可变电阻层140可以与存储单元MC的其他部分一起起作用以将数据储存在存储单元MC中。在一些实施方式中，可变电阻层140可以具有可变电阻特性，其呈现出与根据所施加的电压而切换的不同电阻状态相对应的不同电阻值。可变电阻层140可以具有单层结构或多层结构，其包括用在RRAM、PRAM、FRAM、或MRAM等中的各种材料，例如，诸如过渡金属氧化物或钙钛矿基材料的金属氧化物、或者诸如硫属化物基材料、铁电材料、铁磁材料等的相变材料等。具体地，本实施例的可变电阻层140可以包括磁性隧道结(MTJ)结构，如稍后描述的图4所示。稍后将在本专利文献中更详细地描述MTJ结构。
然而，本公开不限于所示出的存储单元MC。在存储单元MC中，层的堆叠顺序可以被改变，所述层中的至少一层可以被省略，或者另一层可以被添加。在示例中，电极层130可以被省略。在示例中，选择元件层120和可变电阻层140的位置可以彼此颠倒。在示例中，另一电极层(未示出)还可以介于选择元件层120和字线110之间和/或可变电阻层140和位线150之间。
升压线160可以形成为沿一个方向延伸并且接触选择元件层120的侧表面的至少一部分。在本实施例中，升压线160可以沿第一方向延伸并且在第二方向上接触选择元件层120的两侧中的任何一侧，例如，左侧。然而，本公开不限于此，并且只要升压线160接触选择元件层120的侧表面，该升压线就可以沿不同的水平方向延伸。升压线160可以沿与字线110不平行并且与字线110交叉的方向延伸。例如，升压线160可以沿与位线150相同的第二方向延伸。升压线160可以与除了选择元件层120之外的其他部件电绝缘。例如，升压线160可以不接触字线110、电极层130或可变电阻层140等。在一些实施方式中，升压线160在竖向方向上的位置和/或厚度可以被适当地调整。例如，在竖向方向上，升压线160的上表面可以位于低于或等于选择元件层120的上表面的水平处，而升压线160的下表面可以位于高于或等于选择元件层120的下表面的水平处。
与升压线160和字线110之间的电势差、升压线160和位线150之间的电势差、以及字线110和位线150之间的电势差之和相对应的电压可以被施加到存储单元MC。
图4是示出根据本公开的实施例的半导体器件及其制造方法的横截面图。作为示例，图4的横截面图示出了在图2的半导体器件中沿第二方向布置的存储单元MC和与该存储单元连接的字线WL、升压线BSL、以及位线BL。
参考图4，可以提供衬底200。衬底200可以包括诸如硅的半导体材料，并且可以包括期望的下部结构(未示出)。例如，衬底200可以包括：驱动电路，其用于控制稍后将描述的字线210、位线250或升压线260等。
多个字线210可以被布置成在衬底200之上彼此间隔开。多个字线210可以沿穿过该图的横截面的方向(例如，第一方向)延伸。多个字线210之间的空间可以用第一层间绝缘层205填充。字线210和第一层间绝缘层205可以通过以下方式来形成：在衬底200之上形成用于形成第一层间绝缘层205的绝缘材料；选择性地刻蚀第一层间绝缘层205以形成为要形成的字线210提供空间的线型沟槽；以及用导电材料填充沟槽。在这种情况下，字线210可以具有从顶部到底部变窄的形状。然而，本公开不限于此。在另一个实施例中，字线210和第一层间绝缘层205可以通过以下方式来形成：在衬底200之上形成导电材料；选择性地刻蚀导电材料以形成字线210；以及用绝缘材料填充字线210之间的空间以形成第一层间绝缘层205。
绝缘层222、电极层230和升压线260可以被设置在字线210和第一层间绝缘层205之上。这里，绝缘层222可以包括：掺杂有掺杂剂224的部分、和未掺杂有掺杂剂224的部分。绝缘层222的掺杂有掺杂剂224的部分可以用作选择元件，因此它可以被称为选择元件部分SP。绝缘层222的未掺杂有掺杂剂224的部分保留其原有的绝缘功能，因此它可以被称为绝缘部分IP。
绝缘层222可以包括：诸如氧化硅、氮化硅或氮氧化硅的含硅绝缘材料、绝缘金属氧化物、绝缘金属氮化物、或它们的组合。掺杂剂224可以用于创建俘获点以俘获在绝缘层222内迁移的导电载流子或提供用于所俘获的导电载流子再次迁移的路径。为了形成俘获点，可以将能够在绝缘层222中生成容纳导电载流子的能级的各种元素用作掺杂剂224。例如，当绝缘层222包含硅时，掺杂剂224可以包括具有与硅的化合价不同的化合价的金属。可替代性地，当绝缘层222包含金属时，掺杂剂224可以包括与金属或硅等的化合价不同的化合价的金属。例如，当绝缘层222包含硅时，掺杂剂224可以包括镓(Ga)、硼(B)、铟(In)、磷(P)、砷(As)、锑(Sb)、锗(Ge)、碳(C)、钨(W)、或它们的组合。作为示例，选择元件部分SP可以包括：掺杂有砷(As)的氧化硅(SiO2)。
当等于或大于阈值电压的电压被施加到选择元件部分SP时，可以通过导电载流子移动通过俘获点来实现导通状态，在所述导通状态下，电流流过选择元件部分SP。另一方面，当被施加到选择元件部分SP的电压被减小到小于阈值电压时，因为导电载流子不移动，所以可以实现关断状态，在所述关断状态下，电流不流动。
绝缘层222、电极层230、以及升压线260的布置和形状将在解释图5A至图9B的这些部件的制造方法时进行讨论。
图5A至图9B是示出用于制造图4的半导体器件的一部分的方法的视图。图5A、图6A、图7A、图8A和图9A是横截面图，而图5B、图6B、图7B、图8B和图9B分别是从上方观察的图5A、图6A、图7A、图8A和图9A的平面图。
参考图5A和图5B，在字线210和第一层间绝缘层205之上沉积绝缘层222之后，绝缘层222可以被选择性地刻蚀至预定深度以形成孔H1。
用于形成孔H1的绝缘层222的刻蚀深度可以小于绝缘层222的厚度。相应地，绝缘层222可以以预定厚度(参见t1)保留在孔H1下方。为了描述方便，绝缘层222的在其下方与孔H1交叠且具有厚度t1的部分在下文中将被称为第一部分，并且绝缘层222中的除第一部分之外的其余部分在下文中将被称为第二部分。多个孔H1可以沿字线210延伸的第一方向布置并且与字线210交叠。多个孔H1在平面图中可以具有岛形状。在本实施例中，孔H1被图示为在平面图中具有圆形形状，但本公开不限于此。孔H1的平面形状可以被不同地修改。
参考图6A和图6B，绝缘层222可以掺杂有掺杂剂224(参见箭头)。
掺杂剂224的掺杂可以通过诸如离子注入的方式执行，并且可以在朝向绝缘层222的上表面的方向上执行，例如，从顶部到底部的方向上执行。此外，掺杂剂224的掺杂可以被执行到掺杂剂224被掺杂在绝缘层222的具有厚度t1的所有第一部分中的深度，并且被执行到掺杂剂224没有被掺杂在绝缘层222的所有第二部分中的深度。
作为该工艺的结果，绝缘层222的具有厚度t1的所有第一部分可以包括掺杂剂224，但是绝缘层222的第二部分可以仅在其上部中包括掺杂剂224。绝缘层222的第二部分的上部可以定位于孔H1的下表面之上。
由于掺杂剂224在用于激活的掺杂工艺或热处理工艺中不可避免地扩散到一定程度，因此掺杂剂224不仅可以存在于绝缘层222的第一部分中，而且可以存在于其附近以形成选择元件部分SP。参考图6A，选择元件部分SP的最上表面可以定位于绝缘层222的第二部分的上部之下并且定位于孔H1的下表面之上。此外，参考稍后将描述的图7B，选择元件部分SP在平面图中可以具有比孔H1大的宽度，并且因此选择元件部分SP的侧表面可以围绕孔H1的侧表面。
参考图7A和图7B，可以去除绝缘层222的掺杂有掺杂剂224的第二部分的上部。去除工艺可以通过诸如化学机械抛光(CMP)或回蚀工艺等的抛光工艺来执行。
结果，绝缘层222可以包括：选择元件部分SP，其包括位于孔H1下方的部分及其附近；以及绝缘部分IP，其与选择元件部分SP的其余部分相对应。选择元件部分SP可以包括掺杂有掺杂剂224的绝缘层222，并且绝缘部分IP可以包括绝缘层222。
选择元件部分SP可以具有岛形状，并且可以通过被绝缘部分IP包围而与相邻的选择元件部分SP绝缘和分开。参考该图，多个选择元件部分SP可以通过绝缘部分IP彼此分开，并且沿第一方向布置。此外，参考图4，多个选择元件部分SP可以通过绝缘部分IP彼此分开，并且沿与第一方向交叉的第二方向布置。
选择元件部分SP可以与字线210的上端部接触并且与该上端部电连接。然而，本公开不限于此，并且诸如接触插塞(未示出)的另一导电图案还可以介于字线210和选择元件部分SP之间以将它们连接。
参考图8A和图8B，可以通过在孔H1中填充导电材料来形成电极层230。
电极层230可以通过以下方式来形成：在图7A和图7B的工艺结果上沉积具有足以填充孔H的厚度的导电材料，以及然后执行平坦化工艺直到绝缘层222的上表面被暴露。
电极层230可以具有与绝缘层222基本平坦的上表面，并且电极层230可以具有电极层的侧表面的至少一部分和电极层的下表面被选择元件部分SP包围的形状。
参考图9A和图9B，可以在绝缘层222中形成沿一个方向延伸并且接触选择元件部分SP的侧表面的升压线260。
升压线260可以通过以下方式来形成：选择性地刻蚀绝缘层222以形成使选择元件部分SP的侧表面暴露的线型沟槽，以及用导电材料填充该沟槽。相应地，升压线260可以具有从顶部到底部变窄的形状。
在本实施例中，升压线260可以沿与字线210相同的第一方向延伸并且与选择元件部分SP的左表面接触。此外，在本实施例中，升压线260可以穿过绝缘层222以具有与绝缘层222基本相同的厚度。然而，在另一个实施例中，升压线260的厚度可以被调整为小于绝缘层222的厚度。在这种情况下，由于升压线260位于字线210上方，因此可以确保与字线210的分开距离。然而，本公开不限于此，并且只要升压线260沿一个方向延伸并且与选择元件部分SP的侧表面的至少一部分接触，并且与字线210电绝缘，与选择元件部分SP的侧表面的接触部分、延伸方向或厚度等就可以被不同地修改。
再次参考图4，可以在绝缘层222、升压线260、以及电极层230之上形成可变电阻元件240。
多个可变电阻元件240可以被布置成分别与多个电极层230交叠并且连接到多个电极层230。相应地，多个可变电阻元件240可以沿第一方向和第二方向被布置成矩阵形式。此外，多个可变电阻元件240可以具有柱形状，使得相邻的可变电阻元件240彼此分开。
多个可变电阻元件240中的每个可变电阻元件可以通过以下方式来储存不同的数据：根据通过与字线210连接的下端部和与位线250连接的上端部施加的电压或电流而在不同的电阻状态之间切换，其中选择元件部分SP和电极层230介于下端部和上端部之间。作为示例，可变电阻元件240可以包括MTJ结构。
当可变电阻元件240包括MTJ结构时，可变电阻元件240可以包括具有可变磁化方向的自由层242、具有固定磁化方向的固定层246、以及介于自由层242和固定层246之间的隧道阻挡层244。
由于自由层242具有可变磁化方向，因此它可以根据磁化方向而储存不同的数据。为此，自由层242可以被称为储存层等。自由层242中的磁化方向的变化可能是由于自旋转移力矩。自由层242可以具有与层的表面基本垂直的磁化方向。例如，自由层242的磁化方向可以在从顶部向下方向和从底部向上方向之间改变。然而，本公开不限于此，并且自由层242可以具有与层的表面基本平行的磁化方向。
由于固定层246具有固定磁化方向，因此固定层246的磁化可以与自由层242的磁化方向形成对比。为此，固定层246可以被称为参考层等。当自由层242具有与层的表面基本垂直的磁化方向时，固定层246也可以具有与层的表面基本垂直的磁化方向。例如，固定层246的磁化方向可以被固定在从底部向上方向或从顶部向下方向上。然而，本公开不限于此，并且当自由层242具有与层的表面基本平行的磁化方向时，固定层246也可以具有与层的表面基本平行的磁化方向。
隧道阻挡层244可以根据通过MJT结构的上端部和下端部施加的电压或电流而使电子能够在自由层242和固定层246之间隧穿，从而改变自由层242的磁化方向。
自由层242和固定层246中的每一个都可以具有包括铁磁材料的单层结构或多层结构。作为示例，自由层242和固定层246中的每一个可以包括包含Fe、Ni或Co作为主要成分的合金，诸如Co-Fe-B合金、Co-Fe-B-X合金，其中X为Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金或Co-Ni-Pt合金等。可替代性地，自由层242和固定层246中的每一个可以包括：诸如Co/Pt或Co/Pd等的堆叠结构、或者磁性材料和非磁性材料的交替堆叠结构。隧道阻挡层244可以包括绝缘氧化物，例如，诸如MgO、CaO、SrO、TiO、VO或NbO的氧化物。
在上述MTJ结构中，自由层242的磁化方向可以根据所施加的电压或电流而改变，使得不同的数据可以被储存。当自由层242和固定层246的磁化方向彼此平行时，MTJ结构可以处于低阻状态，并且可以储存数据“1”。相反，当自由层242的磁化方向和固定层246的磁化方向彼此反向平行时，MTJ结构可以处于高阻状态，并且可以储存数据“0”。
可以在可变电阻元件240的侧壁之上形成包括各种绝缘材料的间隔件249以保护可变电阻元件240。可变电阻元件240与间隔件249之间的空间可以用第二层间绝缘层248填充。
可以在可变电阻元件240和第二层间绝缘层248之上设置沿第二方向延伸并且连接到可变电阻元件240的上端部的位线250。在本实施例中，位线250直接地接触可变电阻元件240的上端部，但本公开不限于此，并且接触插塞(未示出)可以被设置在位线250与可变电阻元件240之间以连接它们。
另外，在上述实施例中，已经描述了一个升压线BSL被设置在选择元件S的一侧并且连接到选择元件S的情况，但是本公开不限于此。在另一个实施例中，两个升压线BSL可以被设置在选择元件S的两侧以连接到选择元件S。在这种情况下，可以使用比上述实施例的情况下更小的电压来驱动半导体器件。这将参考图10和图11进行描述。
图10是示出根据本公开的另一个实施例的半导体器件的电路图。与上述实施例的部件基本相同的部件将使用相同的附图标记进行描述，并且将省略其详细描述。
参考图10，本实施例的半导体器件可以包括：多个字线WL，该多个字线沿第一方向延伸；升压线BSL和附加升压线BSL'，它们沿第一方向延伸并且定位于多个字线WL中的每个字线的两侧；多个位线BL，该多个位线沿与第一方向交叉的第二方向延伸以与字线WL、升压线BSL和附加升压线BSL'交叉；以及多个存储单元MC，该多个存储单元分别形成在字线WL、升压线BSL、附加升压线BSL'、以及位线BL的交叉区域处。
多个存储单元MC中的每个存储单元可以包括：串联连接的可变电阻元件VR和选择元件S。
选择元件S的一个端部和另一端部之间的一部分可以电连接到升压线BSL，并且选择元件S的一个端部和另一端部之间的另一部分可以电连接到附加升压线BSL'。由于升压线BSL和附加升压线BSL'彼此平行，因此附加升压线BSL'可以相对于选择元件S定位于升压线BSL的相对侧。升压线BSL和附加升压线BSL'可以起到增大被施加到选择元件S的电势差的作用。更具体地，情况如下。
选择元件S的导通电压可以是例如电源电压Vdd。电源电压Vdd可以通过与选定的存储单元MC连接的字线WL、位线BL、升压线BSL、以及附加升压线BSL'来供应。
作为示例，0V的电压可以被施加到与选定的存储单元MC连接的字线WL，Vdd/6的电压可以被施加到与选定的存储单元MC连接的位线BL，-Vdd/8的电压可以被施加到与选定的存储单元MC连接的升压线BSL，以及-Vdd/8的电压可以被施加到与选定的存储单元MC连接的附加升压线BSL'。在这种情况下，与选定的存储单元MC连接的字线WL与升压线BSL之间的电势差可以变为Vdd/8的电压，与选定的存储单元MC连接的字线WL与附加升压线BSL'之间的电势差可以变为Vdd/8的电压，与选定的存储单元MC连接的字线WL与位线BL之间的电势差可以变为Vdd/6的电压，与选定的存储单元MC连接的升压线BSL与附加升压线BSL'之间的电势差可以变为0V的电压，与选定的存储单元MC连接的位线BL与升压线BSL之间的电势差可以变为7Vdd/24的电压，以及与选定的存储单元MC连接的位线BL与附加升压线BSL'之间的电势差可以变为7Vdd/24的电压。结果，与Vdd/8+Vdd/8+Vdd/6+0+7Vdd/24+7Vdd/24相对应的电压(即，Vdd的电压)可以被施加到选定的存储单元MC，使得选择元件S被导通。
0V的电压可以被施加到除了与选定的存储单元MC连接的字线WL、位线BL、升压线BSL、以及附加升压线BSL'之外的剩余的字线WL、位线BL、升压线BSL、以及附加升压线BSL'。
在这种情况下，由于0V的电压被施加到未选定的存储单元MC，因此未选定的存储单元MC的选择元件S可以处于关断状态。
对于与选定的存储单元MC共享字线WL的半选定的存储单元MC，字线WL与升压线BSL之间的电势差可以变为Vdd/8的电压，字线WL与附加升压线BSL'之间的电势差可以变为Vdd/8的电压，字线WL与位线BL之间的电势差可以变为0V的电压，升压线BSL与附加升压线BSL'之间的电势差可以变为0V的电压，位线BL与升压线BSL之间的电势差可以变为Vdd/8的电压，以及位线BL与附加升压线BSL'之间的电势差可以变为Vdd/8的电压。结果，与Vdd/8+Vdd/8+0+0+Vdd/8+Vdd/8相对应的电压(即，与Vdd/2相对应的电压)可以被施加到与选定的存储单元MC共享字线WL的半选定的存储单元MC的选择元件S。
对于与选定的存储单元MC共享位线BL的半选定的存储单元MC，字线WL与升压线BSL之间的电势差可以变为0V的电压，字线WL与附加升压线BSL'之间的电势差可以变为0V的电压，字线WL与位线BL之间的电势差可以变为Vdd/6的电压，升压线BSL与附加升压线BSL'之间的电势差可以变为0V的电压，位线BL与升压线BSL之间的电势差可以变为Vdd/6的电压，以及位线BL与附加升压线BSL'之间的电势差可以变为Vdd/6的电压。结果，与0+0+Vdd/6+0+Vdd/6+Vdd/6相对应的电压(即，与Vdd/2相对应的电压)可以被施加到与选定的存储单元MC共享位线BL的半选定的存储单元MC的选择元件S。
根据上述本实施例的半导体器件，由于使用幅度小于电源电压Vdd的电压(例如，Vdd/6或-Vdd/8的电压)，因此，与比较示例相比，半导体器件的功耗可以进一步减小。尽管降低了功耗，但被施加到本实施方式的半导体器件中的选定的存储单元MC、未选定的存储单元MC、以及半选定的存储单元MC的电压与比较示例的电压相同。因此，与比较示例同样地，在本实施方式的半导体器件中，Vdd的电压可以被施加到选定的存储单元MC，0V的电压被施加到未选定的存储单元MC，以及Vdd/2的电压可以被施加到半选定的储单元MC。
图11是示出根据本公开的另一个实施例的半导体器件及其制造方法的横截面图。作为示例，图11的横截面图示出了在图10的半导体器件中沿第二方向布置的存储单元MC以及与该存储单元连接的字线WL、升压线BSL、附加升压线BSL'和位线BL。
参考图11，多个字线310可以被布置成在衬底300之上彼此间隔开。多个字线310可以沿穿过该图的横截面的方向(例如，第一方向)延伸。多个字线310之间的空间可以用第一层间绝缘层305填充。
绝缘层322、电极层330、升压线360、以及附加升压线360'可以被设置在字线310和第一层间绝缘层305之上。这里，绝缘层322可以包括：掺杂有掺杂剂324的部分、和未掺杂有掺杂剂324的部分。绝缘层322的掺杂有掺杂剂324的部分可以被称为选择元件部分SP，并且绝缘层322的未掺杂有掺杂剂324的部分可以被称为绝缘部分IP。形成选择元件部分SP、电极层330、以及绝缘部分IP的方法可以与参考图5A至图8B所描述的基本相同。
升压线360和附加升压线360'可以形成为穿过选择元件部分SP的两侧处的绝缘部分IP以分别接触选择元件部分SP的两侧。升压线360和附加升压线360'可以通过以下方式来形成：选择性地刻蚀绝缘层322以形成彼此平行并且分别使选择元件部分SP的两侧暴露的线型沟槽，以及然后用导电材料填充该沟槽。
可变电阻元件340可以形成在绝缘层322、升压线360、附加升压线360'、以及电极层330之上。作为示例，可变电阻元件340可以包括MTJ结构，该MTJ结构包括：具有可变磁化方向的自由层342、具有固定磁化方向的固定层346、以及介于自由层342和固定层346之间的隧道阻挡层344。
可以在可变电阻元件340的侧壁之上形成包括各种绝缘材料的间隔件349以保护可变电阻元件340。可变电阻元件340与间隔件349之间的空间可以用第二层间绝缘层348填充。
可以在可变电阻元件340和第二层间绝缘层348之上设置沿第二方向延伸并且连接到可变电阻元件340的上端部的位线350。
根据本公开的上述实施例，可以提供一种能够通过使用低操作电压来降低功耗的半导体器件及其制造方法。
尽管为了说明的目的已经描述了各种实施例，但是对于本领域技术人员来说显而易见的是，可以基于本专利文献中公开的内容进行不同地改变和修改。

Claims (27)

1.一种半导体器件，包括：
多个字线，所述多个字线沿第一方向延伸；
多个位线，所述多个位线与所述多个字线间隔开并且沿不同于所述第一方向的第二方向延伸；
多个存储单元，所述多个存储单元分别被设置在所述多个字线和所述多个位线的交叉区域处，每个存储单元被耦接在一对对应的位线和对应的字线之间并且与所述一对对应的位线和对应的字线电连接，所述一对对应的位线和对应的字线在所述存储单元处交叉，并且每个存储单元被构造成包括：可变电阻元件，所述可变电阻元件通过呈现不同的电阻值来储存数据；以及选择元件，所述选择元件串联连接到所述可变电阻元件，以将所述可变电阻元件与所述一对对应的位线和对应的字线选择性地连接或断开；以及
升压线，所述升压线连接到所述选择元件的一部分，所述选择元件的一部分位于所述选择元件的与所述字线和所述位线中的一个连接的一个端部和所述选择元件的与所述可变电阻元件连接的另一端部之间，其中，所述升压线向所述选择元件供应升压电压，以降低经由所述一对对应的位线和对应的字线施加到所述存储单元用以操作所述存储单元的电压。
2.根据权利要求1所述的半导体器件，其中，被施加到所述选择元件的电压对应于所述字线与所述位线之间的电势差、所述字线与所述升压线之间的电势差、以及所述位线与所述升压线之间的电势差的总和。
3.根据权利要求1所述的半导体器件，其中，当使所述选择元件导通所需的电压为第一电压时，-第一电压/4、+第一电压/4、以及-第一电压/4分别被施加到与选定的存储单元的所述选择元件连接的所述字线、所述位线、以及所述升压线，并且0V的电压被施加到与每个剩余存储单元的所述选择元件连接的所述字线、所述位线、以及所述升压线。
4.根据权利要求1所述的半导体器件，其中，所述升压线沿所述第一方向延伸。
5.根据权利要求1所述的半导体器件，还包括：
附加升压线，所述附加升压线相对于所述选择元件定位于所述升压线的相对侧并且连接到所述选择元件的另一部分，所述选择元件的另一部分位于所述选择元件的一个端部与所述选择元件的另一端部之间。
6.根据权利要求5所述的半导体器件，其中，被施加到所述选择元件的电压对应于所述字线与所述位线之间的电势差、所述字线与所述升压线之间的电势差、所述字线与所述附加升压线之间的电势差、所述位线与所述升压线之间的电势差、所述位线与所述附加升压线之间的电势差、以及所述升压线与所述附加升压线之间的电势差的总和。
7.根据权利要求5所述的半导体器件，其中，当使所述选择元件导通所需的电压为第一电压时，0V的电压、+第一电压/6、-第一电压/8、以及-第一电压/8分别被施加到与选定的存储单元的所述选择元件连接的所述字线、所述位线、所述升压线、以及所述附加升压线，并且0V的电压被施加到与每个剩余存储单元的所述选择元件连接的所述字线、所述位线、所述升压线、以及所述附加升压线。
8.根据权利要求5所述的半导体器件，其中，所述升压线和所述附加升压线沿所述第一方向延伸。
9.一种半导体器件，包括：
衬底；
多个字线，所述多个字线被设置在所述衬底之上并且沿第一方向延伸；
多个存储单元，所述多个存储单元沿所述第一方向布置并且与所述多个字线中的每个字线交叠，每个存储单元包括沿竖向方向堆叠的选择元件和可变电阻元件；
升压线，所述升压线与所述选择元件的侧表面的一部分接触；以及
多个位线，所述多个位线被设置在所述存储单元之上并且沿与所述第一方向交叉的第二方向延伸。
10.根据权利要求9所述的半导体器件，其中，所述选择元件包括绝缘层和掺杂剂，所述掺杂剂掺杂在所述绝缘层中。
11.根据权利要求10所述的半导体器件，其中，所述掺杂剂形成能够俘获所述绝缘层中的导电载流子的俘获点。
12.根据权利要求10所述的半导体器件，其中，除了所述选择元件的侧表面的一部分之外，所述选择元件的侧表面的剩余部分被所述绝缘层包围。
13.根据权利要求9所述的半导体器件，还包括：
电极层，所述电极层具有侧表面和下表面，以及
其中，所述电极层的所述侧表面和所述下表面的至少一部分被所述选择元件包围。
14.根据权利要求13所述的半导体器件，其中，所述可变电阻元件被设置在所述电极层之上以与所述电极层交叠。
15.根据权利要求9所述的半导体器件，其中，所述升压线沿所述第一方向延伸。
16.根据权利要求10所述的半导体器件，其中，所述升压线的厚度小于或等于所述绝缘层的厚度。
17.根据权利要求9所述的半导体器件，还包括：
附加升压线，所述附加升压线沿平行于所述升压线的方向延伸并且相对于所述选择元件在所述升压线的相对侧上与所述选择元件的侧表面的另一部分接触。
18.根据权利要求17所述的半导体器件，其中，除所述选择元件的侧表面的一部分和另一部分之外的所述选择元件的侧表面的剩余部分被绝缘层包围。
19.根据权利要求17所述的半导体器件，其中，所述升压线和所述附加升压线沿所述第一方向延伸。
20.根据权利要求17所述的半导体器件，其中，所述升压线和所述附加升压线中的每一个的厚度小于或等于绝缘层的厚度。
21.一种用于制造半导体器件的方法，包括：
在衬底之上形成多个字线，所述多个字线沿第一方向延伸；
形成多个选择元件，所述多个选择元件沿所述第一方向布置，以与所述多个字线中的每个字线交叠；
在所述选择元件的一侧上形成升压线，所述升压线与所述选择元件的侧表面的一部分接触；
在所述选择元件之上形成可变电阻元件；以及
形成多个位线，所述多个位线被设置在所述可变电阻元件之上并且沿与所述第一方向交叉的第二方向延伸。
22.根据权利要求21所述的方法，其中，形成所述选择元件包括：
在所述多个字线之上形成绝缘层；
通过将所述绝缘层选择性地刻蚀至小于所述绝缘层的厚度的深度来形成孔；
将掺杂剂掺杂到所述绝缘层的上部和所述绝缘层的定位于所述孔下方的一部分中；
去除所述绝缘层的上部；以及
用导电材料填充所述孔。
23.根据权利要求22所述的方法，其中，形成所述升压线包括：
通过刻蚀所述绝缘层来形成沟槽，使得所述绝缘层的掺杂有掺杂剂的部分的一侧被暴露；以及
用导电材料填充所述沟槽。
24.根据权利要求22所述的方法，其中，所述可变电阻元件形成为与所述导电材料交叠。
25.根据权利要求21所述的方法，还包括：
在定位于与所述选择元件的一侧相对的另一侧上形成附加升压线，所述附加升压线与所述选择元件的侧表面的另一部分接触。
26.根据权利要求25所述的方法，其中，形成所述选择元件包括：
在所述多个字线之上形成绝缘层；
通过将所述绝缘层选择性地刻蚀至小于所述绝缘层的厚度的深度来形成孔；
将掺杂剂掺杂到所述绝缘层的上部和所述绝缘层的定位于所述孔下方的一部分中；
去除所述绝缘层的上部；以及
用导电材料填充所述孔。
27.根据权利要求26所述的方法，其中，形成所述升压线和形成所述附加升压线包括：
通过刻蚀所述绝缘层来形成沟槽，使得所述绝缘层的掺杂有掺杂剂的部分的一侧和另一侧被暴露；以及
用导电材料填充所述沟槽。
CN202310404033.1A 2022-08-05 2023-04-17 半导体器件及其制造方法 Pending CN117524273A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0097803 2022-08-05
KR1020220097803A KR20240019963A (ko) 2022-08-05 2022-08-05 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN117524273A true CN117524273A (zh) 2024-02-06

Family

ID=89744475

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310404033.1A Pending CN117524273A (zh) 2022-08-05 2023-04-17 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US20240049474A1 (zh)
KR (1) KR20240019963A (zh)
CN (1) CN117524273A (zh)

Also Published As

Publication number Publication date
US20240049474A1 (en) 2024-02-08
KR20240019963A (ko) 2024-02-14

Similar Documents

Publication Publication Date Title
US10622557B2 (en) Cross-point array device and method of manufacturing the same
US20230133638A1 (en) Semiconductor device and method for fabricating the same
US20240049474A1 (en) Semiconductor device and method for fabricating the same
US20230413699A1 (en) Semiconductor device and method for fabricating the same
US20230240158A1 (en) Semiconductor memory device
US20230411244A1 (en) Semiconductor device including contact structures commonly connected to one or more conductive lines
US20230134429A1 (en) Semiconductor device and method for fabricating the same
US20240099157A1 (en) Variable resistance element and semiconductor device including the same
US20240172452A1 (en) Semiconductor device and method for fabricating the same
US20230138593A1 (en) Semiconductor device and method for manufacturing the same
US20240172569A1 (en) Semiconductor device and method for fabricating the same
US20230131200A1 (en) Semiconductor device and method for fabricating the same
US20240237559A1 (en) Method for fabricating selector and semiconductor device including the same
US20240215468A1 (en) Semicondutor device
US20240172571A1 (en) Semiconductor device and method of fabricating the same
US20230165173A1 (en) Semiconductor device and method for fabricating the same
US20240349513A1 (en) Semiconductor device and method for fabricating the same
US20240251569A1 (en) Semiconductor device and method for fabricating the same
US20230135287A1 (en) Semiconductor device and method for fabricating the same
TW202434036A (zh) 半導體裝置以及用於製造該半導體裝置的方法
CN116322273A (zh) 半导体器件
KR20240153769A (ko) 반도체 장치 및 그 제조 방법
CN118785722A (zh) 半导体器件和用于制造其的方法
CN118019348A (zh) 半导体器件及其制造方法
CN117476075A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination