KR20100100052A - 3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법 - Google Patents
3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법 Download PDFInfo
- Publication number
- KR20100100052A KR20100100052A KR1020090018722A KR20090018722A KR20100100052A KR 20100100052 A KR20100100052 A KR 20100100052A KR 1020090018722 A KR1020090018722 A KR 1020090018722A KR 20090018722 A KR20090018722 A KR 20090018722A KR 20100100052 A KR20100100052 A KR 20100100052A
- Authority
- KR
- South Korea
- Prior art keywords
- signal lines
- direction signal
- resistance change
- sidewalls
- change material
- Prior art date
Links
- 230000008859 change Effects 0.000 title claims description 100
- 238000000034 method Methods 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 138
- 239000000463 material Substances 0.000 claims description 56
- 239000011229 interlayer Substances 0.000 claims description 49
- 230000004888 barrier function Effects 0.000 claims description 19
- 230000005641 tunneling Effects 0.000 claims description 13
- 229910000314 transition metal oxide Inorganic materials 0.000 claims description 9
- 150000004770 chalcogenides Chemical class 0.000 claims description 7
- 239000007784 solid electrolyte Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000012528 membrane Substances 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 9
- 230000005684 electric field Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000013500 data storage Methods 0.000 description 4
- 229910052747 lanthanoid Inorganic materials 0.000 description 4
- 150000002602 lanthanoids Chemical class 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052684 Cerium Inorganic materials 0.000 description 2
- 229910052692 Dysprosium Inorganic materials 0.000 description 2
- 229910052688 Gadolinium Inorganic materials 0.000 description 2
- 229910000618 GeSbTe Inorganic materials 0.000 description 2
- 229910005866 GeSe Inorganic materials 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- 229910052777 Praseodymium Inorganic materials 0.000 description 2
- 229910052772 Samarium Inorganic materials 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 2
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910004140 HfO Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법을 제공한다. 상기 소자 어레이는 기판 상에 서로 평행하게 배열된 복수개의 제1 방향 신호선들을 구비한다. 상기 제1 방향 신호선들의 서로 마주보는 측벽들 사이에 복수개의 도전성 필라들(conductive pillars)이 일렬로 위치한다. 상기 각 도전성 필라의 측벽과 이에 인접하는 상기 신호선의 측벽 사이에 저항변화물질막이 위치한다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 더욱 자세하게는 저항 변화 메모리 소자에 관한 것이다.
현재 비휘발성 메모리로 상용화된 플래시 메모리의 경우, 전하저장층 내에 전하를 저장 또는 제거함에 따른 문턱 전압의 변화를 사용한다. 상기 전하저장층은 폴리 실리콘막인 부유 게이트 또는 실리콘 질화막인 전하 트랩층일 수 있다. 최근, 상기 플래시 메모리 소자에 비해 소비전력이 낮고 집적도가 높은 새로운 차세대 비휘발성 메모리 소자들이 연구되고 있다. 상기 차세대 비휘발성 메모리 소자들의 예로는 상변화형 메모리 소자(phase change RAM; PRAM), 자기 메모리 소자(magnetic RAM; MRAM) 및 저항 변화 메모리 소자(resistance change RAM; ReRAM)가 있다.
상기 차세대 비휘발성 메모리 소자들 중 PRAM이 가장 먼저 상용화되었으나, 상기 PRAM은 집적도를 향상시키기 어려운 문제점에 직면하고 있다. 이에 대한 대안으로 ReRAM이 개발되고 있으나, 아직 집적도를 향상시킬 수 있는 구체적인 방안에 대해서는 연구되지 않고 있다.
본 발명이 해결하고자 하는 과제는 집적도를 향상시킬 수 있는 3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 저항 변화 메모리 소자 어레이를 제공한다. 상기 소자 어레이는 기판 상에 서로 평행하게 배열된 복수개의 제1 방향 신호선들을 구비한다. 상기 제1 방향 신호선들의 서로 마주보는 측벽들 사이에 복수개의 도전성 필라들(conductive pillars)이 일렬로 위치한다. 상기 각 도전성 필라의 측벽과 이에 인접하는 상기 신호선의 측벽 사이에 저항변화물질막이 위치한다.
상기 제1 방향 신호선들 상에 상기 제1 방향 신호선들에 교차하는 서로 평행하게 배열된 제2 방향 신호선들이 위치할 수 있다. 이 경우, 상기 도전성 필라들 은 상기 제1 방향 신호선들의 서로 마주보는 측벽들과 상기 제2 방향 신호선들의 서로 마주보는 측벽들로 둘러싸인 공간들 내에 각각 위치할 수 있다.
상기 제1 방향 신호선들과 상기 제2 방향 신호선들 사이에 층간절연막이 위치할 수 있다.
상기 제2 방향 신호선들은 연장되어 상기 제1 방향 신호선들의 서로 마주보는 측벽들 사이에 위치할 수 있다. 이 때, 상기 층간 절연막은 제1 방향 신호선의 측벽과 상기 제2 방향 신호선 사이에 위치할 수 있다.
상기 저항변화물질막은 금속산화물막(transition metal oxide layer), PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다.
상기 도전성 필라의 측벽과 상기 저항변화물질막 사이, 또는 상기 저항변화물질막과 상기 신호선 사이에 터널링 배리어 절연막이 위치할 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 저항 변화 메모리 소자를 제공한다. 상기 소자는 도전성 필라, 상기 도전성 필라의 측벽과 중첩하는 신호선, 및 상기 도전성 필라의 측벽과 상기 신호선 사이에 위치하는 저항변화물질막을 구비한다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 저항 변화 메모리 소자를 제공한다. 상기 소자는 기판 상에 서로 평행하게 위치하는 한 쌍의 제1 방향 신호선들을 구비한다. 상기 제1 방향 신호선들을 제1 층간절연막이 덮는다. 상기 제1 층간절연막 내에 상기 제1 방향 신호선들의 서로 마주보는 측벽들을 노출시키는 홀이 위치한다. 상기 홀 내에 도전성 필라가 위치한다. 상기 홀 내에서 상기 도전성 필라의 측벽과 상기 제1 방향 신호선의 측벽 사이에 저항변화물질막이 위치한다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 저항 변화 메모리 소자의 제조방법을 제공한다. 먼저, 기판 상에 제1 방향으로 서로 평행하게 배열된 한 쌍의 제1 방향 신호선들을 형성한다. 상기 제1 방향 신호선들 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 내에 상기 제1 방향 신호선들의 서로 마주보는 측벽들을 노출시키는 홀을 형성한다. 상기 홀 내에 상기 신호선들의 측벽을 덮는 저항변화물질막을 형성한다. 상기 저항변화물질막으로 둘러싸인 홀 내에 도전성 필라를 형성한다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 전자제품을 제공한다. 상기 전자제품은 저항 변화 메모리 소자 및 이에 접속된 프로세서를 구비한다. 상기 저항 변화 메모리 소자는 기판 상에 서로 평행하게 배열된 복수개의 제1 방향 신호선들을 구비한다. 상기 제1 방향 신호선들의 서로 마주보는 측벽들 사이에 일렬로 복수개의 도전성 필라들이 위치한다. 상기 각 도전성 필라의 측벽과 이에 인접하는 상기 신호선의 측벽 사이에 저항변화물질막이 위치한다.
본 발명에 따르면, 저항 변화 메모리 소자는 도전성 필라, 상기 도전성 필라의 측벽과 중첩하는 신호선, 및 상기 도전성 필라의 측벽과 상기 신호선 사이에 위 치하는 저항변화물질막을 구비하여, 소자 집적도를 향상시킬 수 있다. 구체적으로, 하나의 도전성 필라의 양측 측벽들에 각각 중첩하는 한 쌍의 신호선들이 형성된 경우, 한 쌍의 단위 소자들이 하나의 도전성 필라를 전극으로서 공유하여, 각 단위 소자들은 2F2의 면적을 가질 수 있다. 따라서, 저항 변화 메모리 소자의 집적도가 향상될 수 있다.
나아가, 하나의 도전성 필라의 양측 측벽들 및 다른 양측 측벽들에 각각 중첩하는 두 쌍의 신호선들이 형성된 경우, 두 쌍의 단위 소자들이 하나의 도전성 필라를 전극으로서 공유하여, 각 단위 소자들은 1F2의 면적을 가질 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1 및 도 2는 각각 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 일부를 나타낸 레이아웃도 및 등가회로도이다.
도 1 및 도 2를 참조하면, 기판 상에 서로 평행하게 배치된 복수개의 제1 방향 신호선들(B(i,m), B(i,m+1), B(i,m+2), B(i,m+3))이 배치된다. 상기 제1 방향 신호선 들(B(i,m), B(i,m+1), B(i,m+2), B(i,m+3))은 서로 평행하게 배치될 수 있다. 상기 제1 방향 신호선들(B(i,m), B(i,m+1), B(i,m+2), B(i,m+3)) 사이의 피치(pitch)는 2F(F: feature size)일 수 있다.
상기 제1 방향 신호선들(B(i,m), B(i,m+1), B(i,m+2), B(i,m+3))의 서로 마주보는 측벽들 사이에 일렬로 복수개의 도전성 필라들(W(n,m), W(n+1,m), W(n+2,m), W(n,m+1), W(n+1,m+1), W(n+2,m+1), W(n,m+2), W(n+1,m+2), W(n+2,m+2))이 배치된다. 일 예로서, 한 쌍의 제1 방향 신호선들(B(i,m), B(i,m+1))의 서로 마주보는 측벽들 사이에 일렬로 복수개의 도전성 필라들(W(n,m), W(n+1,m), W(n+2,m))이 배치된다.
상기 각 도전성 필라의 측벽과 이에 인접하는 상기 신호선의 측벽 사이, 예를 들어 상기 도전성 필라(W(n,m))의 측벽과 이에 인접하는 상기 제1 방향 신호선들(B(i,m), B(i,m+1))의 측벽들 사이에 저항변화물질막(RCL)이 위치한다. 상기 저항변화물질막(RCL)은 상기 도전성 필라의 외주를 감싸도록 형성될 수 있다.
본 실시예에서 저항 변화 메모리의 단위 소자(R2)는 각 도전성 필라(W(n,m)), 상기 도전성 필라(W(n,m))의 측벽과 중첩하는 하나의 신호선(B(i,m+1)), 및 상기 도전성 필라(W(n,m))의 측벽과 상기 신호선(B(i,m+1)) 사이에 위치하는 저항변화물질막(RCL)을 포함한다. 상기 도전성 필라(W(n,m))와 상기 신호선(B(i,m+1)) 사이의 전압 차이에 따 라 상기 저항변화물질막(VCR) 내에 도전성 경로가 형성(저저항 상태)되거나 형성된 도전성 경로가 단절(고저항 상태)되기도 한다. 이러한 도전성 경로는 상기 도전성 필라(W(n,m))와 상기 신호선(B(i,m+1))이 중첩하는 극히 작은 면적에서만 생성되므로, 복수 개의 단위 소자들(R1, R2)이 하나의 도전성 필라(W(n,m))를 전극으로서 공유하더라도 이들 단위 소자들(R1, R2) 각각에 별개의 데이터를 기입할 수 있고 또한 기입된 데이터들을 혼동하지 않고 읽을 수 있다.
그 결과, 단위영역(UR) 내에 한 쌍의 단위 소자들(R1, R2)이 형성될 수 있고, 이 경우에 4F2의 면적을 갖는 단위영역(UR) 내에 2개의 단위 소자들(R1, R2)이 형성되어, 각 단위 소자들은 2F2의 면적을 가질 수 있다. 따라서, 저항 변화 메모리 소자의 집적도가 향상될 수 있다.
상기 제1 방향 신호선들(B(i,m), B(i,m+1), B(i,m+2), B(i,m+3)) 상에 상기 제1 방향 신호선들(B(i,m), B(i,m+1), B(i,m+2), B(i,m+3))에 교차하고 서로 평행하게 배열된 제2 방향 신호선들(B(i,n), B(i,n+1), B(i,n+2), B(i,n+3))이 위치할 수 있다. 이 경우, 상기 도전성 필라들(W(n,m), W(n+1,m), W(n+2,m), W(n,m+1), W(n+1,m+1), W(n+2,m+1), W(n,m+2), W(n+1,m+2), W(n+2,m+2))은 상기 제1 방향 신호선들(B(i,m), B(i,m+1), B(i,m+2), B(i,m+3))의 서로 마주보는 측벽들과 상기 제2 방향 신호선들(B(i,n), B(i,n+1), B(i,n+2), B(i,n+3))의 서로 마주보는 측벽들 로 둘러싸인 공간들 내에 각각 위치할 수 있다. 또한, 이 경우 상기 저항변화물질막(RCL)은 상기 각 도전성 필라의 측벽과 이에 인접하는 상기 제2 방향 신호선의 측벽 사이, 예를 들어 상기 도전성 필라(W(n,m))의 측벽과 이에 인접하는 상기 제2 방향 신호선들(B(i,n), B(i,n+1))의 측벽들 사이에도 위치할 수 있다.
상기 제2 방향 신호선들(B(i,n), B(i,n+1), B(i,n+2), B(i,n+3)) 사이의 피치(pitch) 또한 2F(F: feature size)일 수 있다. 상기 각 도전성 필라(W(n,m)), 이의 양측 측벽들에 중첩하는 한 쌍의 제1 방향 신호선들(B(i,m), B(i,m+1)), 이의 다른 양측 측벽들에 중첩하는 한 쌍의 제2 방향 신호선들(B(i,n), B(i,n+1)), 및 상기 도전성 필라와 상기 신호선 사이에 위치하는 저항변화물질막(RCL)은 두 쌍의 저항 변화 메모리 단위 소자들을 형성한다. 그 결과, 4F2의 면적을 갖는 단위영역(UR) 내에 4개의 단위 소자들이 형성되어, 각 단위 소자들은 1F2의 면적을 가질 수 있다. 따라서, 저항 변화 메모리 소자의 집적도가 더욱 향상될 수 있다.
이에 더하여, 상기 제1 방향 신호선들과 상기 제2 방향 신호선들이 i개의 층으로 형성되는 경우(도 3 참조)에는 각 단위 소자들은 1F2/i의 면적을 가질 수 있어, 소자 집적도가 더욱 향상될 수 있다.
상기 저항변화물질막(RCL)은 상기 도전성 필라(W(n,m))의 측벽들을 감싸도록 형성될 수 있다. 상기 저항변화물질막은 금속산화물막(transition metal oxide layer), PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다. 상기 금속산화물막은 SiO2, Al2O3, 또는 전이금속 산화물막일 수 있다. 상기 전이금속 산화물막은 HfO2, ZrO2, Y2O3, TiO2, NiO, Nb2O5, Ta2O5, CuO, Fe2O3, 또는 란타노이드 산화물막(lanthanoids oxide layer)일 수 있다. 상기 란타노이드는 La(Lanthanum), Ce(Cerium), Pr(Praseodymium), Nd(Neodymium), Sm(Samarium), Gd(Gadolinium), 또는 Dy(Dysprosium)일 수 있다. 상기 칼코게나이드막은 GeSbTe막일 수 있고, 상기 페로브스카이트막은 SrTiO3, Cr 또는 Nb 도핑된 SrZrO3막일 수 있다. 또한, 상기 금속 도핑된 고체전해질막은 GeSe 내에 Ag가 도핑된 막 즉, AgGeSe막일 수 있다.
상기 도전성 필라(W(n,m))의 측벽과 상기 저항변화물질막(RCL) 사이, 또는 상기 저항변화물질막(RCL)과 상기 신호선(B(i,m), B(i,m+1), B(i,n), B(i,n+1)) 사이에 터널링 배리어 절연막(미도시)이 더 위치할 수 있다.
상기 터널링 배리어 절연막은 그 양단에 걸리는 전계가 소정전압 이상일 때 포텐셜 배리어가 변형되어 전자를 터널링시킬 수 있는 막으로, 예를 들어 약 2-5nm내외의, SiO2, Al2O3, HfO2 또는 다층의 SiO2(2-nm)/HfO2(3-nm) 스택 구조를 가질 수 있다. 이러한 터널링 배리어 절연막이 형성되는 경우에는 선택되지 않은 셀에 소정전압 미만의 전계을 가하여 누설전류를 최소화할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 저항 변화 메모리의 프로그래밍 동작의 일 예를 설명하기 위한 개략도이다.
도 3a을 참조하면, 도전성 필라들 중 선택된 도전성 필라(W(n,m))에 1/2Vwrite를 인가하고, 선택되지 않은 도전성 필라들에는 그라운드 전압을 인가한다. 신호선들 중 선택된 신호선(B(i,m+1))에 -1/2Vwrite를 인가하고, 선택되지 않은 신호선들에는 그라운드 전압을 인가한다. 그 결과, 선택된 도전성 필라(W(n,m))와 선택된 신호선(B(i,m+1)) 사이의 단위 소자 즉, 목표 소자(R2)에는 Vwrite의 전계가 인가되어 상기 목표 소자(R2)에는 데이터가 프로그래밍(저저항 상태 또는 고저항 상태)된다.
반면, 선택된 도전성 필라(W(n,m))와 선택되지 않은 신호선(B(i,m), B(i,n), B(i,n+1)) 사이의 단위 소자들(R1, R3, R4), 및 선택된 신호선(B(i,m+1))과 선택되지 않은 도전성 필라들(W(n+1,m), W(n+2,m), W(n,m+1), W(n+1,m+1), W(n+2,m+1)) 사이의 단위 소자들에는 1/2Vwrite의 전계가 인가되어 데이터가 프로그래밍되지 않는다. 또한, 상기 단위 소자들을 제외한 나머지 단위 소자들에는 전계가 인가되지 않아 데이터가 프로그래밍되지 않는다.
이와 같이, 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 목표 소자에 선택적으로 데이터를 프로그래밍할 수 있음을 알 수 있다.
도 3b는 본 발명의 일 실시예에 따른 저항 변화 메모리의 읽기 동작의 일 예를 설명하기 위한 개략도이다.
도 3b을 참조하면, 도전성 필라들 중 선택된 도전성 필라(W(n,m))에 1/2Vread를 인가하고, 선택되지 않은 도전성 필라들에는 그라운드 전압을 인가한다. 신호선들 중 선택된 신호선(B(i,m+1))에 -1/2Vread를 인가하고, 선택되지 않은 신호선들에는 그라운드 전압을 인가한다. 그 결과, 선택된 도전성 필라(W(n,m))와 선택된 신호선(B(i,m+1)) 사이의 단위 소자 즉, 목표 소자(R2)에는 Vread의 전계가 인가되어, 상기 선택된 신호선(B(i,m+1))에 상기 목표 소자(R2)에 저장된 데이터에 해당하는 전류가 흐른다.
반면, 선택된 도전성 필라(W(n,m))와 선택되지 않은 신호선(B(i,m), B(i,n), B(i,n+1)) 사이의 단위 소자들(R1, R3, R4), 및 선택된 신호선(B(i,m+1))과 선택되지 않은 도전성 필라들(W(n+1,m), W(n+2,m), W(n,m+1), W(n+1,m+1), W(n+2,m+1)) 사이의 단위 소자들에는 1/2Vread의 전계가 인가된다. 또한, 상기 단위 소자들을 제외한 나머지 단위 소자들에는 전계가 인가되지 않는다.
이 때, 선택된 신호선(B(i,m+1))의 전류를 센싱하면 상기 목표 소자(R2)에 저장된 데이터를 읽을 수 있다.
다만, 선택된 신호선(B(i,m+1))에 인접하여 1/2Vread의 전계가 인가되는 다른 단 위 소자들 각각에 흐르는 전류는 상기 목표 소자(R2)에 흐르는 전류에 비해 약 100 배 정도 낮은 것이 바람직하다. 이를 위해 도 1 및 도 2를 참조하여 설명한 바와 같이 상기 단위 소자들에 터널링 배리어 절연막을 적용할 수 있다. 부연하면, 단위 소자들에 터널링 배리어 절연막을 적용함으로써, 1/2Vread의 전계가 인가될 때에는 상기 터널링 배리어 절연막의 포텐셜 베리어로 인해 전류가 흐르지 않을 수 있는 반면, Vread의 전계가 인가될 때에는 상기 터널링 배리어 절연막의 포텐셜 베리어가 변형되어 전류가 흐를 수 있다. 그러나, 이에 한정되는 것은 아니며, 선택된 신호선(B(i,m+1))에 인접하는 목표 소자를 비롯한 모든 단위 소자에 1/2Vread의 전계를 인가하여 선택된 신호선(B(i,m+1))에 흐르는 전류 즉, 기준 전류를 측정하고, 상술한 바와 같이 상기 목표 소자(R2)에만 선택적으로 Vread의 전계를 인가하여 선택된 신호선(B(i,m+1))에 흐르는 전류 즉, 읽기 전류를 측정하여 상기 기준 전류와 상기 읽기 전류를 비교하는 경우에는, 단위 소자에 1/2Vread의 전계가 인가될 때와 Vread의 전계가 인가될 때의 전류값의 차이가 크지 않은 경우에도 상기 목표 소자(R2)에 저장된 데이터를 충분히 읽을 수 있다.
도 3c는 본 발명의 일 실시예에 따른 저항 변화 메모리의 소거 동작의 일 예를 설명하기 위한 개략도이다.
도 3c를 참조하면, 모든 도전성 필라에 그라운드 전압을 인가하고 모든 신호선들에 Verase를 인가하여, 모든 단위 소자들에 Verase의 전계를 인가하면 모든 단위 소자들에 기입된 데이터를 소거할 수 있다.
도 4은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 사시도이다. 도 5a 내지 도 5i는 도 4의 절단선들 A1-A1', A2-A2', B1-B1', 및 B2-B2'를 따라 취해진 단면들을 공정단계 별로 나타낸 단면도들이다.
도 4 및 도 5a를 참조하면, 기판(100)을 제공한다. 상기 기판(100)은 실리콘 기판인 베이스 기판(미도시), 상기 베이스 기판 상에 배치된 정류 소자(미도시), 및 상기 정류 소자 상에 위치하는 절연막(미도시)을 구비할 수 있다. 상기 정류 소자는 다이오드 또는 트랜지스터일 수 있다. 상기 다이오드는 상기 베이스 기판(100) 내에 형성될 수 있다.
상기 기판(100) 상에 제1 신호 도전막(105_i, i=1)을 형성한다. 상기 제1 신호 도전막(105_i, i=1)의 두께는 1F로 설정될 수 있다. 상기 제1 신호 도전막(105_i, i=1)은 Pt막, Ru막, Ir막 또는 Al막일 수 있으나, 바람직하게는 Al막일 수 있다.
도 4 및 도 5b를 참조하면, 상기 제1 신호 도전막(105_i, i=1)을 포토리소그라피 공정을 사용하여 패터닝하여 서로 평행한 복수개의 제1 방향 신호선들(B(i,m), i=1)을 형성한다. 상기 제1 방향 신호선들(B(i,m), i=1) 사이의 피치(pitch)는 2F(F: feature size)로 설정될 수 있다.
상기 제1 방향 신호선들(B(i,m), i=1) 상에 제1 층간 절연막(110_i, i=1)을 형성할 수 있다. 상기 제1 층간 절연막(110_i, i=1)은 상기 제1 방향 신호선들(B(i,m), i=1)을 콘포말(conformal)하게 덮을 수 있다. 또한, 상기 제1 층간 절연막(110_i, i=1)은 상기 제1 방향 신호선들(B(i,m), i=1) 사이의 공간을 메우지 않도록, 예를 들어 약 F/5로 형성될 수 있다. 상기 제1 층간 절연막(110_i, i=1)은 실리콘 산화막일 수 있다.
도 4 및 도 5c를 참조하면, 상기 제1 층간 절연막(110_i, i=1) 상에 제2 신호 도전막(115_i, i=1)을 형성한다. 상기 제2 신호 도전막(115_i, i=1)의 두께는 상기 제1 방향 신호선들(B(i,m), i=1) 사이의 공간을 메울 수 있도록 2F로 설정될 수 있다. 상기 제2 신호 도전막(115_i, i=1)은 Pt막, Ru막, Ir막 또는 Al막일 수 있으나, 바람직하게는 Al막일 수 있다.
이어서, 상기 제2 신호 도전막(115_i, i=1)을 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화할 수 있다.
도 4 및 도 5d를 참조하면, 상기 제2 신호 도전막(115_i, i=1)을 포토리소그라피 공정을 사용하여 패터닝하여 서로 평행한 복수개의 제2 방향 신호선들(B(i,n), i=1)을 형성할 수 있다. 상기 제2 방향 신호선들(B(i,n), i=1)은 상기 제1 방향 신 호선들(B(i,m), i=1)에 교차하고 서로 평행하게 배열될 수 있다. 상기 제2 방향 신호선들(B(i,n), i=1) 사이의 피치(pitch)는 2F(F: feature size)로 설정될 수 있다.
도 4 및 도 5e를 참조하면, 상기 제2 방향 신호선들(B(i,n), i=1) 상에 이들을 덮는 제2 층간 절연막(120_i, i=1)을 형성할 수 있다. 상기 제2 층간 절연막(120_i, i=1)은 상기 제2 방향 신호선들(B(i,n), i=1) 사이의 공간을 충분히 메울 수 있을 정도의 두께, 예를 들어 2F로 설정될 수 있다. 상기 제2 층간 절연막(120_i, i=1)은 실리콘 산화막일 수 있다. 상기 제2 층간 절연막(120_i, i=1)을 CMP법 등을 사용하여 평탄화할 수 있다.
상기 제1 방향 신호선들(B(i,m), i=1), 상기 제1 층간 절연막(110_i, i=1), 상기 제2 방향 신호선들(B(i,n), i=1), 및 상기 제2 층간 절연막(120_i, i=1)은 제1 단위층(Li, i=1)을 구성할 수 있다. 그러나, 상기 각 단위층은 상기 제2 방향 신호선들(B(i,n))과 상기 제2 층간 절연막(120_i)을 제외한 상기 제1 방향 신호선들(B(i,m))과 상기 제1 층간 절연막(110_i)으로 이루어질 수도 있다.
도 4 및 도 5f를 참조하면, 복수개의 단위층들을 적층할 수 있다. 일 예로서, 제1 단위층(Li, i=1) 상에 제2 단위층(Li, i=2)을 형성하고, 제2 단위층(Li, i=2) 상에 제3 단위층(Li, i=3)을 형성할 수 있다.
도 4 및 도 5g를 참조하면, 상기 제2 층간 절연막(120_i, i=1, 2, 3) 및 상 기 제1 층간 절연막(110_i, i=1, 2, 3) 내에 기판(100)을 노출시키는 복수개의 홀들(H)을 형성한다. 상기 기판(100) 내에 다이오드가 형성된 경우, 상기 각 홀(H)내에 상기 다이오드이 일측 반도체 영역들이 노출될 수 있다.
상기 각 홀(H)은 한 쌍의 제1 방향 신호선들(B(i,m))의 서로 마주보는 측벽들과 한 쌍의 제2 방향 신호선들(B(i,n))의 서로 마주보는 측벽들로 이루어진 공간 내에 형성된다. 이 때, 상기 홀(H)의 직경은 하기 수학식 1을 만족할 수 있다.
상기 수학식 1에서, DH는 홀의 직경이고, a는 서로 인접하는 제1 방향 신호선들 사이의 간격이고, b는 서로 인접하는 제2 방향 신호선들 사이의 간격이다(도 1 참조).
상기 홀(H)의 직경이 상기 수학식 1을 만족할 때, 상기 각 홀(H) 내에는 상기 제1 방향 신호선들(B(i,m))의 서로 마주보는 측벽들과 상기 제2 방향 신호선들(B(i,n))의 서로 마주보는 측벽들이 노출될 수 있다. 이와 더불어서, 상기 제1 방향 신호선과(B(i,m))과 상기 제2 방향 신호선이(B(i,n)) 만나는 모서리부와 상기 홀(H) 사이에는 절연막이 잔존하여, 상기 상기 제1 방향 신호선과(B(i,m)) 상기 제2 방향 신호선(B(i,n)) 이 서로 단락되지 않을 수 있다.
도 4 및 도 5h를 참조하면, 상기 홀(H) 내에 상기 홀(H)의 측벽을 콘포말(conformal)하게 덮는 저항변화물질막(RCL)이 형성될 수 있다. 그 결과, 상기 저항변화물질막(RCL)은 상기 제1 방향 신호선들(B(i,m))의 서로 마주보는 측벽들과 상기 제2 방향 신호선들(B(i,n))의 서로 마주보는 측벽들을 덮을 수 있다.
상기 저항변화물질막(RCL)은 금속산화물막(transition metal oxide layer), PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다. 상기 금속산화물막은 SiO2, Al2O3, 또는 전이금속 산화물막일 수 있다. 상기 전이금속 산화물막은 HfO2, ZrO2, Y2O3, TiO2, NiO, Nb2O5, Ta2O5, CuO, Fe2O3, 또는 란타노이드 산화물막(lanthanoids oxide layer)일 수 있다. 상기 란타노이드는 La(Lanthanum), Ce(Cerium), Pr(Praseodymium), Nd(Neodymium), Sm(Samarium), Gd(Gadolinium), 또는 Dy(Dysprosium)일 수 있다. 상기 칼코게나이드막은 GeSbTe막일 수 있고, 상기 페로브스카이트막은 SrTiO3, Cr 또는 Nb 도핑된 SrZrO3막일 수 있다. 또한, 상기 금속 도핑된 고체전해질막은 GeSe 내에 Ag가 도핑된 막 즉, AgGeSe막일 수 있다.
상기 저항변화물질막(RCL)은 펄스레이저 증착법 (PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 사용하여 형성할 수 있다.
도 4 및 도 5i를 참조하면, 상기 저항변화물질막(RCL)으로 둘러싸인 홀들(H) 내에 복수개의 도전성 필라들(W)이 각각 배치된다. 그 결과, 상기 각 도전성 필라(W)의 양측 측벽들과 한 쌍의 제1 방향 신호선들(B(i,m)) 사이, 및 각 도전성 필라(W)의 다른 양측 측벽들에 한 쌍의 제2 방향 신호선들(B(i,n))사이에 저항변화물질막(RCL)이 위치한다.
상기 저항변화물질막(RCL)을 형성하기 전에 상기 홀(H) 내에 상기 신호선들(B(i,m), B(i,n))의 측벽을 덮는 터널 배리어 절연막(미도시)을 형성하거나, 상기 도전성 필라(W)를 형성하기 전에 상기 저항변화물질막(RCL) 상에 터널 배리어 절연막을 형성할 수 있다. 다만, 상기 저항변화물질막(RCL)의 안정성을 고려하여 상기 저항변화물질막(RCL)을 형성하기 전에 상기 터널 배리어 절연막을 형성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 일부파쇄 사시도이다. 도 7는 도 6의 절단선들 A1-A1', A2-A2', B1-B1', 및 B2-B2'를 따라 취해진 단면들을 나타낸 단면도이다. 본 실시예에 따른 저항 변화 메모리 소자 어레이 및 그의 제조방법은 후술하는 것을 제외하고는 도 4, 도 5a 내지 도 5i를 참조하여 설명한 것들과 실질적으로 유사할 수 있다.
도 6 및 도 7를 참조하면, 기판(100)을 제공한다. 상기 기판(100) 상에 서 로 평행한 복수개의 제1 방향 신호선들(B(i,m), i=1)을 형성한다. 상기 제1 방향 신호선들(B(i,m), i=1) 사이의 피치(pitch)는 1F(F: feature size)로 설정될 수 있다. 상기 제1 방향 신호선들(B(i,m), i=1)의 두께 또한 1F로 설정될 수 있다.
상기 제1 방향 신호선들(B(i,m), i=1) 상에 이들을 덮는 제1 층간 절연막(110_i, i=1)을 형성할 수 있다. 상기 제1 층간 절연막(110_i, i=1)은 상기 제1 방향 신호선들(B(i,m), i=1) 사이의 공간을 충분히 메울 수 있을 정도의 두께, 예를 들어 2F로 설정될 수 있다. 상기 제1 층간 절연막(110_i, i=1)은 실리콘 산화막일 수 있다.
이 후, 제1 층간 절연막(110_i, i=1)을 평탄화할 수 있다. 상기 평탄화는 CMP(Chemical Mechinical Polishing)법을 사용하여 수행할 수 있다.
상기 평탄화된 제1 층간 절연막(110_i, i=1) 상에 상기 제1 방향 신호선들(B(i,m), i=1)에 교차하고 서로 평행하게 배열된 제2 방향 신호선들(B(i,n), i=1)을 형성할 수 있다. 상기 제2 방향 신호선들(B(i,n), i=1) 사이의 피치(pitch)는 1F(F: feature size)로 설정될 수 있다. 상기 제2 방향 신호선들(B(i,n), i=1)의 두께 또한 1F로 설정될 수 있다.
상기 제2 방향 신호선들(B(i,n), i=1) 상에 이들을 덮는 제2 층간 절연막(120_i, i=1)을 형성할 수 있다. 상기 제2 층간 절연막(120_i, i=1)은 상기 제2 방향 신호선들(B(i,n), i=1) 사이의 공간을 충분히 메울 수 있을 정도의 두께, 예를 들어 2F로 설정될 수 있다.
상기 제1 방향 신호선들(B(i,m), i=1), 상기 제1 층간 절연막(110_i, i=1), 상기 제2 방향 신호선들(B(i,n), i=1), 및 상기 제2 층간 절연막(120_i, i=1)은 제1 단위층(Li, i=1)을 구성할 수 있다. 제1 단위층(Li, i=1) 상에 제2 단위층(Li, i=2)을 형성하고, 제2 단위층(Li, i=2) 상에 제3 단위층(Li, i=3)을 형성하여 기판 상에 복수개의 단위층들을 형성할 수 있다.
상기 제2 층간 절연막(120_i, i=1, 2, 3) 및 상기 제1 층간 절연막(110_i, i=1, 2, 3) 내에 기판(100)을 노출시키는 복수개의 홀들(H)을 형성한다.
상기 각 홀(H)은 한 쌍의 제1 방향 신호선들(B(i,m), i=1, 2, 3)의 서로 마주보는 측벽들과 한 쌍의 제2 방향 신호선들(B(i,n), i=1, 2, 3)의 서로 마주보는 측벽들로 이루어진 공간 내에 형성된다. 이 때, 상기 홀(H)의 직경은 하기 수학식 2를 만족할 수 있다.
상기 수학식 2에서, DH는 홀의 직경이고, a는 서로 인접하는 제1 방향 신호선들 사이의 간격이고, b는 서로 인접하는 제2 방향 신호선들 사이의 간격이다(도 1 참조).
상기 홀(H)의 직경이 상기 수학식 2를 만족할 때, 상기 각 홀(H) 내에는 상기 제1 방향 신호선들(B(i,m), i=1, 2, 3)의 서로 마주보는 측벽들과 상기 제2 방향 신호선들(B(i,n), i=1, 2, 3)의 서로 마주보는 측벽들이 노출될 수 있다. 그러나, 상기 홀(H)은 도 4 및 도 5를 참조하여 설명한 것과는 달리 상기 제1 방향 신호선(B(i,m), i=1, 2, 3)과 상기 제2 방향 신호선(B(i,n), i=1, 2, 3)이 만나는 모서리부에 접하도록 형성될 수도 있다. 이 경우에도, 본 실시예에서는 상기 제1 방향 신호선(B(i,m), i=1, 2, 3)과 상기 제2 방향 신호선(B(i,n), i=1, 2, 3)은 상기 층간 절연막에 의해 서로 다른 층으로 충분히 분리되기 때문에, 서로 단락되지 않을 수 있다.
상기 홀(H) 내에 상기 홀(H)의 측벽을 콘포말(conformal)하게 덮는 저항변화물질막(RCL)이 형성될 수 있다. 상기 저항변화물질막(RCL)은 상기 홀(H)의 측벽 상에만 선택적으로 형성된 스페이서 형태를 가질 수 있다. 그 결과, 상기 저항변화물질막(RCL)은 상기 제1 방향 신호선들(B(i,m), i=1, 2, 3)의 서로 마주보는 측벽들과 상기 제2 방향 신호선들(B(i,n), i=1, 2, 3)의 서로 마주보는 측벽들을 덮을 수 있다.
상기 저항변화물질막(RCL)으로 둘러싸인 홀들(H) 내에 복수개의 도전성 필라들(W)이 각각 형성될 수 있다. 그 결과, 상기 각 도전성 필라(W)의 양측 측벽들과 한 쌍의 제1 방향 신호선들(B(i,m)) 사이, 및 각 도전성 필라(W)의 다른 양측 측벽들에 한 쌍의 제2 방향 신호선들(B(i,n))사이에 저항변화물질막(RCL)이 위치한다. 상기 도전성 필라들(W)은 Pt막, Ru막, Ir막 또는 Al막일 수 있으나, 바람직하게는 Al막일 수 있다.
상기 저항변화물질막(RCL)을 형성하기 전에 상기 홀(H) 내에 상기 신호선들(B(i,m), B(i,n))의 측벽을 덮는 터널 배리어 절연막(미도시)을 형성하거나, 상기 도전성 필라(W)를 형성하기 전에 상기 저항변화물질막(RCL) 상에 터널 배리어 절연막을 형성할 수 있다.
도 8은 본 발명의 실시예들에 따른 저항 변화 메모리를 데이터 저장 매체로(data storage media) 채택하는 전자제품(electronic product)의 개략적인 블록 다이아그램이다.
도 8을 참조하면, 전자제품(200)은 데이터 저장 매체인 적어도 하나의 저항 변화 메모리(210), 상기 저항 변화 메모리(210)에 접속된 프로세서(220) 및 상기 프로세서(220)에 접속된 입/출력 장치(230)를 포함한다. 여기서, 상기 저항 변화 메모리(210)는 도 1 내지 도 7를 참조하여 설명한 상변화 메모리 셀 어레이들 중 어느 하나를 포함할 수 있다.
상기 프로세서(220)은 상기 저항 변화 메모리 소자(210)를 제어하는 기능을 수행할 수 있다. 또한, 상기 전자제품(200)은 상기 입/출력 장치(230)를 통해 다 른 전자제품과 데이터를 교환할 수 있다. 상기 프로세서(220) 및 상기 저항 변화 메모리 소자(210) 사이의 데이터 통신과 아울러서 상기 프로세서(220) 및 상기 입/출력 장치(230) 사이의 데이터 통신은 데이터 버스 라인들을 사용하여 이루어질 수 있다.
상기 전자제품(210)은 메모리 카드 등의 데이터 저장장치, 컴퓨터 등의 정보처리장치, 디지털 카메라 또는 휴대용 전화기(cellular phone)일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1 및 도 2는 각각 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 일부를 나타낸 레이아웃도 및 등가회로도이다.
도 3a는 본 발명의 일 실시예에 따른 저항 변화 메모리의 프로그래밍 동작의 일 예를 설명하기 위한 개략도이다.
도 3b는 본 발명의 일 실시예에 따른 저항 변화 메모리의 읽기 동작의 일 예를 설명하기 위한 개략도이다.
도 3c는 본 발명의 일 실시예에 따른 저항 변화 메모리의 소거 동작의 일 예를 설명하기 위한 개략도이다.
도 4은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 사시도이다.
도 5a 내지 도 5i는 도 4의 절단선들 A1-A1', A2-A2', B1-B1', 및 B2-B2'를 따라 취해진 단면들을 공정단계 별로 나타낸 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 일부파쇄 사시도이다.
도 7는 도 6의 절단선들 A1-A1', A2-A2', B1-B1', 및 B2-B2'를 따라 취해진 단면들을 나타낸 단면도이다.
도 8은 본 발명의 실시예들에 따른 저항 변화 메모리를 데이터 저장 매체로(data storage media) 채택하는 전자제품(electronic product)의 개략적인 블록 다이아그램이다.
Claims (24)
- 기판 상에 서로 평행하게 배열된 복수개의 제1 방향 신호선들;상기 제1 방향 신호선들의 서로 마주보는 측벽들 사이에 일렬로 위치하는 복수개의 도전성 필라들(conductive pillars); 및상기 각 도전성 필라의 측벽과 이에 인접하는 상기 신호선의 측벽 사이에 위치하는 저항변화물질막을 포함하는 저항 변화 메모리 소자 어레이.
- 제1항에 있어서,상기 제1 방향 신호선들 상에 상기 제1 방향 신호선들에 교차하는 서로 평행하게 배열된 제2 방향 신호선들을 더 포함하고,상기 도전성 필라들은 상기 제1 방향 신호선들의 서로 마주보는 측벽들과 상기 제2 방향 신호선들의 서로 마주보는 측벽들로 둘러싸인 공간들 내에 각각 위치하는 저항 변화 메모리 소자 어레이.
- 제2항에 있어서,상기 제1 방향 신호선들과 상기 제2 방향 신호선들 사이에 위치하는 층간절연막을 더 포함하는 저항 변화 메모리 소자 어레이.
- 제3항에 있어서,상기 제2 방향 신호선들은 연장되어 상기 제1 방향 신호선들의 서로 마주보는 측벽들 사이에 위치하되, 상기 층간 절연막은 제1 방향 신호선의 측벽과 상기 제2 방향 신호선 사이에 위치하는 저항 변화 메모리 소자 어레이.
- 제1항에 있어서,상기 저항변화물질막은 금속산화물막(transition metal oxide layer), PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막인 저항 변화 메모리 소자 어레이.
- 제1항에 있어서,상기 도전성 필라의 측벽과 상기 저항변화물질막 사이, 또는 상기 저항변화물질막과 상기 신호선 사이에 위치하는 터널링 배리어 절연막을 더 포함하는 저항 변화 메모리 소자 어레이.
- 도전성 필라;상기 도전성 필라의 측벽과 중첩하는 신호선; 및상기 도전성 필라의 측벽과 상기 신호선 사이에 위치하는 저항변화물질막을 포함하는 저항 변화 메모리 소자.
- 제7항에 있어서,상기 신호선은 상기 도전성 필라의 서로 마주보는 양측 측벽들에 중첩하고 서로 평행한 한 쌍의 제1 방향 신호선들을 포함하는 저항 변화 메모리 소자.
- 제8항에 있어서,상기 신호선은 상기 도전성 필라의 서로 마주보는 양측 측벽들에 중첩하고 상기 제1 방향 신호선들 상부에서 상기 제1 방향 신호선들에 교차하는 한 쌍의 제2 방향 신호선들을 더 포함하는 저항 변화 메모리 소자.
- 제9항에 있어서,상기 제1 방향 신호선과 상기 제2 방향 신호선 사이에 위치하는 층간절연막을 더 포함하는 저항 변화 메모리 소자.
- 제7항에 있어서,상기 도전성 필라의 측벽과 상기 저항변화물질막 사이, 또는 상기 저항변화물질막과 상기 신호선 사이에 위치하는 터널링 배리어 절연막을 더 포함하는 저항 변화 메모리 소자.
- 기판 상에 서로 평행하게 위치하는 한 쌍의 제1 방향 신호선들;상기 제1 방향 신호선들을 덮는 제1 층간절연막;상기 제1 층간절연막 내에 위치하고 상기 제1 방향 신호선들의 서로 마주보는 측벽들을 노출시키는 홀;상기 홀 내에 위치하는 도전성 필라; 및상기 홀 내에 상기 도전성 필라의 측벽과 상기 제1 방향 신호선의 측벽 사이에 위치하는 저항변화물질막을 포함하는 저항 변화 메모리 소자.
- 제12항에 있어서,상기 제1 층간절연막 상에 상기 제1 방향 신호선들에 교차하는 한 쌍의 제2 방향 신호선들; 및 상기 제2 방향 신호선들을 덮는 제2 층간절연막을 더 포함하고,상기 홀은 상기 제2 층간절연막 내로 연장되고, 상기 홀 내에는 상기 제2 방향 신호선들의 서로 마주보는 측벽들이 노출되고,상기 저항변화물질막은 연장되어 상기 도전성 필라의 측벽과 상기 제2 방향 신호선의 측벽 사이에 위치하는 저항 변화 메모리 소자.
- 제13항에 있어서,상기 제2 방향 신호선들은 연장되어 상기 제1 방향 신호선들의 서로 마주보는 측벽들 사이에 위치하되, 상기 제1 층간절연막은 제1 방향 신호선의 측벽과 상기 제2 방향 신호선 사이에 위치하는 저항 변화 메모리 소자.
- 제12항에 있어서,상기 도전성 필라의 측벽과 상기 저항변화물질막 사이, 또는 상기 저항변화물질막과 상기 제1 방향 신호선 사이에 위치하는 터널링 배리어 절연막을 더 포함하는 저항 변화 메모리 소자.
- 기판 상에 제1 방향으로 서로 평행하게 배열된 한 쌍의 제1 방향 신호선들을 형성하는 단계;상기 제1 방향 신호선들 상에 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 내에 상기 제1 방향 신호선들의 서로 마주보는 측벽들을 노출시키는 홀을 형성하는 단계;상기 홀 내에 상기 신호선들의 측벽을 덮는 저항변화물질막을 형성하는 단계; 및상기 저항변화물질막으로 둘러싸인 홀 내에 도전성 필라를 형성하는 단계를 포함하는 저항 변화 메모리 소자의 제조방법.
- 제16항에 있어서,상기 홀을 형성하기 전에, 상기 제1 층간절연막 상에 상기 제1 방향 신호선들과 교차하는 서로 평행하게 배열된 한 쌍의 제2 방향 신호선들을 형성하는 단계; 및 상기 제2 방향 신호선들 상에 제2 층간 절연막을 형성하는 단계를 더 포함하고,상기 홀은 상기 제2 층간 절연막 및 상기 제1 층간 절연막 내에 형성되어, 상기 제2 방향 신호선들의 서로 마주보는 측벽들을 노출시키는 저항 변화 메모리 소자의 제조방법.
- 제17항에 있어서,상기 제2 방향 신호선들은 연장되어 상기 제1 방향 신호선들의 서로 마주보는 측벽들 사이에 위치하되, 상기 제1 층간절연막은 제1 방향 신호선의 측벽과 상기 제2 방향 신호선 사이에 위치하는 저항 변화 메모리 소자의 제조방법.
- 제16항에 있어서,상기 저항변화물질막을 형성하기 전에 상기 홀 내에 상기 신호선들의 측벽을 덮는 터널 배리어 절연막을 형성하는 단계를 더 포함하는 저항 변화 메모리 소자의 제조방법.
- 제16항에 있어서,상기 도전성 필라를 형성하기 전에 상기 저항변화물질막 상에 터널 배리어 절연막을 형성하는 단계를 더 포함하는 저항 변화 메모리 소자의 제조방법.
- 저항 변화 메모리 소자 및 이에 접속된 프로세서를 구비하는 전자제품에 있어서, 상기 저항 변화 메모리 소자는기판 상에 서로 평행하게 배열된 복수개의 제1 방향 신호선들;상기 제1 방향 신호선들의 서로 마주보는 측벽들 사이에 일렬로 위치하는 복수개의 도전성 필라들; 및상기 각 도전성 필라의 측벽과 이에 인접하는 상기 신호선의 측벽 사이에 위치하는 저항변화물질막을 포함하는 전자제품.
- 제21항에 있어서,상기 저항 변화 메모리 소자는 상기 제1 방향 신호선들 상에 상기 제1 방향 신호선들에 교차하는 서로 평행하게 배열된 제2 방향 신호선들을 더 포함하고,상기 도전성 필라들은 상기 제1 방향 신호선들의 서로 마주보는 측벽들과 상기 제2 방향 신호선들의 서로 마주보는 측벽들로 둘러싸인 공간들 내에 각각 위치하는 전자제품.
- 제21항에 있어서,상기 저항변화물질막은 금속산화물막(transition metal oxide layer), PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막인 전자제품.
- 제21항에 있어서,상기 도전성 필라의 측벽과 상기 저항변화물질막 사이, 또는 상기 저항변화 물질막과 상기 신호선 사이에 위치하는 터널링 배리어 절연막을 더 포함하는 전자제품.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090018722A KR100993052B1 (ko) | 2009-03-05 | 2009-03-05 | 3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법 |
| US13/254,690 US8546861B2 (en) | 2009-03-05 | 2009-08-28 | Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor |
| PCT/KR2009/004854 WO2010101340A1 (ko) | 2009-03-05 | 2009-08-28 | 3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090018722A KR100993052B1 (ko) | 2009-03-05 | 2009-03-05 | 3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100100052A true KR20100100052A (ko) | 2010-09-15 |
| KR100993052B1 KR100993052B1 (ko) | 2010-11-08 |
Family
ID=43006171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090018722A KR100993052B1 (ko) | 2009-03-05 | 2009-03-05 | 3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100993052B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190051525A (ko) * | 2017-11-07 | 2019-05-15 | 포항공과대학교 산학협력단 | 커패시턴스-기반의 다층 시냅스 소자 및 그의 제조 방법 |
| CN113013327A (zh) * | 2019-12-19 | 2021-06-22 | 华邦电子股份有限公司 | 电阻式随机存取存储器及其制造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101202199B1 (ko) | 2010-12-27 | 2012-11-16 | 광주과학기술원 | 3차원 저항 변화 메모리 소자, 이를 포함하는 저항 변화 메모리 소자 어레이 및 전자제품 |
| KR20170004602A (ko) | 2015-07-03 | 2017-01-11 | 에스케이하이닉스 주식회사 | 전자 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448899B1 (ko) | 2002-08-20 | 2004-09-16 | 삼성전자주식회사 | 상변환 기억 소자 |
| KR100448893B1 (ko) | 2002-08-23 | 2004-09-16 | 삼성전자주식회사 | 상전이 기억 소자 구조 및 그 제조 방법 |
| AU2003283730A1 (en) | 2002-12-19 | 2004-07-14 | Koninklijke Philips Electronics N.V. | Electric device comprising a layer of phase change material and method of manufacturing the same |
| US7180160B2 (en) | 2004-07-30 | 2007-02-20 | Infineon Technologies Ag | MRAM storage device |
-
2009
- 2009-03-05 KR KR1020090018722A patent/KR100993052B1/ko active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190051525A (ko) * | 2017-11-07 | 2019-05-15 | 포항공과대학교 산학협력단 | 커패시턴스-기반의 다층 시냅스 소자 및 그의 제조 방법 |
| CN113013327A (zh) * | 2019-12-19 | 2021-06-22 | 华邦电子股份有限公司 | 电阻式随机存取存储器及其制造方法 |
| CN113013327B (zh) * | 2019-12-19 | 2023-11-21 | 华邦电子股份有限公司 | 电阻式随机存取存储器及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100993052B1 (ko) | 2010-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8546861B2 (en) | Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor | |
| US10734450B2 (en) | Memory device and electronic apparatus including the same | |
| EP3178113B1 (en) | Fully isolated selector for memory device | |
| US9812505B2 (en) | Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof | |
| EP2608210B1 (en) | Stacked RRAM array with integrated transistor selector | |
| KR101897280B1 (ko) | 저항성 메모리 장치, 이를 포함하는 시스템 및 메모리 장치의 제조 방법 | |
| US9129830B2 (en) | Three-dimensional semiconductor memory devices having double cross point array and methods of fabricating the same | |
| CN103855304B (zh) | 可变电阻存储器件 | |
| US11456333B2 (en) | Three-dimensional NAND memory device containing two terminal selector and methods of using and making thereof | |
| KR20130120696A (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| US20130168628A1 (en) | Variable resistance memory device and method for fabricating the same | |
| KR101202199B1 (ko) | 3차원 저항 변화 메모리 소자, 이를 포함하는 저항 변화 메모리 소자 어레이 및 전자제품 | |
| KR101860946B1 (ko) | 3차원 입체 구조를 가지는 비휘발성 메모리 | |
| KR101041742B1 (ko) | 저항 변화 메모리 소자, 그 제조 방법 및 구동 방법 | |
| KR100993052B1 (ko) | 3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법 | |
| KR101088487B1 (ko) | 선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법 | |
| KR101547606B1 (ko) | 히터를 포함하는 저항 변화 메모리 소자, 이의 동작방법, 이의 제조방법 및 이를 포함하는 전자제품 | |
| KR101127251B1 (ko) | 고집적 비휘발성 메모리 및 그 제조방법 | |
| EP2608209A1 (en) | Resistive memory array |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20151002 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20161004 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170926 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20181004 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20191002 Year of fee payment: 10 |