DE102008025473B4

DE102008025473B4 - Verfahren zum Herstellen einer integrierten Schaltung mit einer Mehrzahl von Widerstandsänderungsspeicherzellen

Info

Publication number: DE102008025473B4
Application number: DE102008025473.8A
Authority: DE
Inventors: Thomas Happ; Igor Kasko; Andreas Walter
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2008-04-24
Filing date: 2008-05-28
Publication date: 2015-10-15
Anticipated expiration: 2028-05-29
Also published as: DE102008025473B8; DE102008025473A1; US20090267042A1

Abstract

Verfahren zum Herstellen einer integrierten Schaltung mit einer Mehrzahl von Widerstandsänderungsspeicherzellen, wobei das Verfahren aufweist: – Ausbilden eines Halbleitersubstrats; – Ausbilden einer Isolationsschicht auf dem Halbleitersubstrat; – Ausbilden eines Grabens innerhalb der Isolationsschicht; – Einführen von Dotiermaterial eines ersten Leitungstyps durch den Graben in das Halbleitersubstrat, wodurch ein erstes Halbleitergebiet gebildet wird; – Füllen des Grabens mit einem Füllmaterial; – Ausbilden eines Kontaktloches innerhalb der Isolationsschicht benachbart zu dem Graben; – Einführen von Dotiermaterial eines zweiten Leitungstyps durch das Kontaktloch in das Halbleitersubstrat, wodurch ein zweites Halbleitergebiet gebildet wird, das zusammen mit dem ersten Halbleitergebiet eine Diode mit einem pn-Übergang ausbildet, wobei der pn-Übergang ein laterales pn-Übergangsgebiet bildet; – Entfernen des Füllmaterials; – Füllen des Grabens und des Kontaktloches mit leitendem Material, wodurch in dem Graben eine Wortleitung auf dem Halbleitersubstrat, und in dem Kontaktloch ein leitendes Verbindungselement gebildet wird; – Ausbilden eines Speicherelementes oberhalb des Halbleitersubstrats derart, dass das Speicherelement über das leitende Verbindungselement mit dem zweiten Halbleitergebiet verbunden ist.

Description

Integrierte Schaltungen, die resistive Speicherzellen (”Widerstandsänderungsspeicherzellen”) enthalten, sind bekannt.
US 2003/0 132 501 A1 beschreibt eine Phasenänderungsspeicherzelle mit einer Silizium-auf-Isolator (SOI) Struktur in einem Chalcogenid-Volumen.
Ferner beschreibt US 2004/0 125 650 A1 eine magneto-resistive Speicherzelleneinrichtung wobei jede Zeile der Speicherzellen mit Zugriffstransistoren verbunden ist, deren Source-Bereiche elektrisch miteinander gekoppelt sind mittels eines n-dotierten Knotens, der seinerseits mit einer geerdeten Hauptwortleitung verbunden ist.
Ferner beschreibt US 2006/0 023 498 A1 eine magneto-resistive Speicherzelleneinrichtung mit einer Silizium-auf-Isolator (SOI) Struktur.
US 2008/0 002 457 A1 beschreibt eine Speichereinrichtung, deren Speicherzellen einen veränderbaren Widerstand aufweisen.
Weiterhin beschreibt DE 195 33 206 A1 eine planare PIN-Diode sowie Verfahren zu deren Herstellung. Die P- und N-Kontaktbereiche werden in eine epitaktisch gewachsene I-Schicht der Diode implantiert. Zur Erhöhung des Isolationswiderstandes und der Durchbruchfeldstärke sind unterhalb der I-Schicht eine Diffusionsbarrierenschicht und eine LTG-Schicht aufgewachsen.
Eine weitere magneto-resistive Speicherzelle ist in US 2002/0 159 203 A1 beschrieben.
Ferner offenbart US 7 348 590 B2 eine Phasenänderungsspeicherzelle mit einer ersten Elektrode, einer Heizung neben der ersten Elektrode, Phasenänderungsmaterial neben der Heizung, einer zweiten Elektrode neben dem Phasenänderungsmaterial und thermisches Isolationsmaterial neben dem Phasenänderungsmaterial.
DE 10 2006 040 238 A1 beschreibt eine Anordnung vertikaler Transistorzellen, wobei jede Speicherzelle einen Transistor über ein Speicherelement an eine Bitleitung koppelt und durch Auswahl zweier Wortleitungen adressierbar ist.
US 2007/0 279 962 A1 beschreibt eine Speichereinrichtung, bei der eine Wortleitung in einem Winkel zu einer ersten Bitleitung und einer zweiten Bitleitung angeordnet ist. Die Speichereinrichtung weist ein erstes resistives Speicherelement auf, das zwischen eine Source eines MOS-Auswahltransistors und die erste Bitleitung geschaltet ist. Ferner weist die Speichereinrichtung ein zweites resistives Speicherelement auf, das zwischen ein Drain des MOS-Auswahltransistors und die zweite Bitleitung geschaltet ist.
DE 693 25 459 T2 , US 2007/0 189 064 A1 , und US 6 178 131 B1 beschreiben weitere magneto-resistive Speichereinrichtungen.
Eine weitere Phasenänderungs-Speicherzelle ist in US 2007/0 285 960 A1 beschrieben.
Die der Erfindung zugrunde liegende Aufgabe ist, ein Verfahren zur Herstellung einer integrierten Schaltung mit resistiven Speicherzellen anzugeben, das gegenüber dem Stand der Technik auf vereinfachte Art und Weise durchzuführen ist.
Zur Lösung dieser Aufgabe stellt die Erfindung ein Verfahren zum Herstellen einer integrierten Schaltung gemäß Patentanspruch 1 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
Gemäß einem Beispiel wird eine integrierte Schaltung mit einer Mehrzahl von Widerstandsänderungsspeicherzellen bereitgestellt, wobei jede Speicherzelle aufweist: ein Halbleitersubstrat; eine Auswahleinrichtung, die innerhalb des Halbleitersubstrats angeordnet ist; ein Widerstandsänderungsspeicherelement, das oberhalb des Halbleitersubstrats angeordnet ist; wobei die Auswahleinrichtung eine Diode ist, die ein erstes Halbleitergebiet eines ersten Leitungstyps und ein zweites Halbleitergebiet eines zweiten Leitungstyps aufweist, die so nebeneinander angeordnet sind, dass ein pn-Übergang zwischen dem ersten Halbleitergebiet und dem zweiten Halbleitergebiet ausgebildet wird, der ein laterales pn-Übergangsgebiet aufweist; wobei das erste Halbleitergebiet mit einer Wortleitung verbunden ist, die auf oder oberhalb des Halbleitersubstrats angeordnet ist; und wobei das zweite Halbleitergebiet mit dem Speicherelement über ein leitendes Verbindungselement verbunden ist.
Gemäß einem Beispiel erstrecken sich das erste Halbleitergebiet und das zweite Halbleitergebiet, ausgehend von der Oberseite des Halbleitersubstrats, in das Halbleitersubstrat hinein.
Gemäß einem Beispiel kontaktiert die Wortleitung das erste Halbleitergebiet direkt.
Gemäß einem Beispiel ist das Halbleitersubstrat mit einer Isolationsschicht bedeckt, die einen ersten Trench und einen zweiten Trench aufweist, wobei die Wortleitung durch leitendes Material gebildet wird, das in den ersten Trench gefüllt ist, und wobei das leitende Verbindungselement durch leitendes Material gebildet wird, das in den zweiten Trench gefüllt ist.
Gemäß einem Beispiel besteht die Wortleitung aus Metall.
Gemäß einem Beispiel besteht die leitende Verbindung aus Metall.
Gemäß einem Beispiel sind die Seitenwände des ersten Trenches mit einem Seitenwandspacer bedeckt.
Gemäß einem Beispiel bilden die Auswahleinrichtungen ein Auswahleinrichtungsarray aus, das Auswahleinrichtungsspalten und Auswahleinrichtungszeilen aufweist, wobei benachbarte Auswahleinrichtungsspalten lateral gegeneinander isoliert sind mittels eines Trenchs, der mit isolierendem Material gefüllt ist.
Gemäß einem Beispiel ist jede Auswahleinrichtung lateral vollständig durch einen Trench eingeschlossen, der mit isolierendem Material gefüllt ist.
Gemäß einem Beispiel weisen das erste Halbleitergebiet und das zweite Halbleitergebiet die gleiche Tiefe auf.
Gemäß einem Beispiel ist die Höhe der Wortleitung geringer als die Höhe des leitenden Verbindungselements.
Gemäß einem Beispiel ist zwischen dem ersten Halbleitergebiet und dem zweiten Halbleitergebiet lediglich ein lateraler pn-Übergang ausgebildet.
Gemäß einem Beispiel weisen das erste Halbleitergebiet und das zweite Halbleitergebiet unterschiedliche Tiefen auf, wobei das erste Halbleitergebiet zumindest teilweise durch das zweite Halbleitergebiet umgeben wird, oder umgekehrt.
Gemäß einem Beispiel ist das Speicherelement ein Phasenänderungsspeicherelement.
Gemäß einem Beispiel sind die Wortleitungen und die Bitleitungen senkrecht zueinander angeordnet, wobei die Speicherelemente ein Array aus Speicherelementzeilen und Speicherelementspalten ausbilden, wobei die Speicherelemente zweier benachbarter Speicherelementspalten die gleichen vertikalen Positionen aufweisen, und wobei Speicherelemente, die zu unterschiedlichen Speicherelementspalten gehören und die gleichen vertikalen Positionen aufweisen, mit derselben Bitleitung verbunden sind.
Gemäß einem Beispiel sind die Wortleitungen und die Bitleitungen in einem Winkel zueinander angeordnet, der von 90° verschieden ist, wobei die Speicherelemente ein Array aus Speicherelementzeilen und Speicherelementspalten ausbilden, wobei die Speicherelemente zweier benachbarter Speicherelementspalten unterschiedliche vertikale Positionen aufweisen, und wobei Speicherelemente, die zu unterschiedlichen Speicherelementspalten gehören und unterschiedliche vertikale Positionen aufweisen, mit derselben Bitleitung verbunden sind.
Gemäß einem Beispiel sind die Wortleitungen und die Bitleitungen senkrecht zueinander angeordnet, wobei die Speicherelemente ein Array aus Speicherelementzeilen und Speicherelementspalten ausbilden, wobei die Speicherelemente jeder zweiten benachbarten Speicherelementspalte die gleichen vertikalen Positionen aufweisen, und wobei Speicherelemente, die zu jeder zweiten Speicherelementspalte gehören und die gleichen vertikalen Positionen aufweisen, mit derselben Bitleitung verbunden sind.
Gemäß einem Beispiel sind die Wortleitungen und die Bitleitungen in Winkeln zueinander angeordnet, die von 90° verschieden sind, wobei die Speicherelemente ein Array aus Speicherelementzeilen und Speicherelementspalten ausbilden, wobei die Speicherelemente zweier benachbarter Speicherelementspalten die gleichen vertikalen Positionen aufweisen, und wobei Speicherelemente, die zu jeder zweiten Speicherelementspalte gehören und unterschiedliche vertikale Positionen aufweisen, mit derselben Bitleitung verbunden sind.
Gemäß einem Beispiel wird eine integrierte Schaltung bereitgestellt, mit einer Mehrzahl von Widerstandsänderungsspeicherzellen, wobei jede Widerstandsänderungsspeicherzelle aufweist: ein Halbleitersubstrat; eine Auswahleinrichtung, die innerhalb des Halbleitersubstrats ausgebildet ist; und ein Speicherelement, das oberhalb des Halbleitersubstrats angeordnet ist; wobei die Auswahleinrichtung eine Diode ist, die ein erstes Halbleitergebiet eines ersten Leitungstyps und ein zweites Halbleitergebiet eines zweiten Leitungstyps aufweist, die nebeneinander angeordnet sind, wobei das erste Halbleitergebiet und das zweite Halbleitergebiet so ausgebildet sind, dass sich diese von der Oberseite des Halbleitersubstrats in das Halbleitersubstrat hinein erstrecken; wobei das erste Halbleitergebiet mit einer metallischen Wortleitung verbunden ist, die auf dem ersten Halbleitergebiet angeordnet ist; und wobei das zweite Halbleitergebiet mit dem Speicherelement über ein leitendes Verbindungselement verbunden ist.
Gemäß einem Beispiel wird eine Speicherzelle bereitgestellt, die aufweist: ein Halbleitersubstrat; eine Auswahleinrichtung, die innerhalb des Halbleitersubstrats angeordnet ist; ein Widerstandsänderungsspeicherelement, das oberhalb des Halbleitersubstrats angeordnet ist; wobei die Auswahleinrichtung eine Diode ist, die ein erstes Halbleitergebiet eines ersten Leitungstyps und ein zweites Halbleitergebiet eines zweiten Leitungstyps aufweist, die so nebeneinander angeordnet sind, dass ein pn-Übergang zwischen dem ersten Halbleitergebiet und dem zweiten Halbleitergebiet ausgebildet wird, der ein laterales pn-Übergangsgebiet aufweist; wobei das erste Halbleitergebiet mit einer Wortleitung verbunden ist, die auf oder oberhalb des Halbleitersubstrats angeordnet ist; und wobei das zweite Halbleitergebiet mit dem Speicherelement über ein leitendes Verbindungselement verbunden ist.
Gemäß einer Ausführungsform wird ein Verfahren zum Herstellen einer integrierten Schaltung mit einer Mehrzahl von Widerstandsänderungsspeicherzellen bereitgestellt, wobei das Verfahren aufweist: Ausbilden eines Halbleitersubstrats; Ausbilden einer Diode innerhalb des Halbleitersubstrats, die ein erstes Halbleitergebiet eines ersten Leitungstyps und ein zweites Halbleitergebiet eines zweiten Leitungstyps aufweist, die nebeneinander angeordnet sind, derart, dass zwischen dem ersten Halbleitergebiet und dem zweiten Halbleitergebiet ein pn-Übergang ausgebildet wird, der ein laterales pn-Übergangsgebiet aufweist; Ausbilden einer Wortleitung auf oder oberhalb des Halbleitersubstrats; und Ausbilden eines Speicherelements oberhalb des Substrats, derart, dass das Speicherelement mit dem zweiten Halbleitergebiet über eine leitende Verbindung verbunden ist.
Gemäß einer Ausführungsform werden das erste Halbleitergebiet und das zweite Halbleitergebiet so ausgebildet, dass sich diese von der Oberseite des Halbleitersubstrats in das Halbleitersubstrat hinein erstrecken.
Gemäß einer Ausführungsform weist das Ausbilden des ersten Halbleitergebiets und des zweiten Halbleitergebiets jeweils auf: Ausbilden einer Isolationsschicht auf dem Halbleitersubstrat; Ausbilden eines Trenchs innerhalb der Isolationsschicht; und Einführen von Dotiermaterial in das Halbleitersubstrat, indem das Sortiermaterial in den Trench eingeführt wird. Ein Effekt dieser Ausführungsform ist, dass kein Epitaxieprozess dazu notwendig ist, um das erste Halbleitergebiet und/oder das Halbleitergebiet auszubilden.
Gemäß einer Ausführungsform wird, nachdem das Dotiermaterial in das Halbleitersubstrat eingeführt wurde, der Trench mit leitendem Material aufgefüllt.
Gemäß einer Ausführungsform werden die Seitenwände des Trenches mit einem Seitenwandspacer bedeckt, bevor leitendes Material in den Trench gefüllt wird.
Gemäß einer Ausführungsform ist das leitende Material Metall.
Gemäß einer Ausführungsform bildet das leitende Material innerhalb des Trenchs, der auf oder oberhalb des ersten Halbleitergebiets ausgebildet wird, die Bitleitung aus.
Gemäß einem Beispiel wird eine Isolationsstruktur innerhalb des Halbleitersubstrats ausgebildet, die unterschiedliche Speicherzellen zumindest teilweise gegeneinander mittels einer Isolationsstruktur lateral isoliert.
Gemäß einem Beispiel wird die Isolationsstruktur ausgebildet, indem eine Trenchstruktur innerhalb des Halbleitersubstrats ausgebildet wird, und indem die Trenchstruktur mit Isolationsmaterial gefüllt wird.
Gemäß einer Ausführungsform werden das erste Halbleitergebiet und das zweite Halbleitergebiet so ausgebildet, dass sie dieselbe Tiefe aufweisen.
Gemäß einem Beispiel werden das erste Halbleitergebiet und das zweite Halbleitergebiet so ausgebildet, dass diese unterschiedliche Tiefen aufweisen, wobei das erste Halbleitergebiet zumindest teilweise durch das zweite Halbleitergebiet umgeben wird, oder umgekehrt.
Gemäß einem Beispiel weist das Ausbilden des ersten Halbleitergebiets und des zweiten Halbleitergebiets auf: Ausbilden eines ersten Halbleitergebiets innerhalb des Halbleitersubstrats, und Ausbilden des zweiten Halbleitergebiets innerhalb des ersten Halbleitergebiets, indem Dotiermaterial des zweiten Leitungstyps in einen Teil des ersten Halbleitergebiets eingeführt wird.
Gemäß einem Beispiel wird eine Wortleitung auf dem ersten Halbleitergebiet ausgebildet, bevor das Dotiermaterial in das erste Halbleitergebiet eingeführt wird, wobei das Dotiermaterial in den Teil des ersten Halbleitergebiets eingeführt wird, der nicht von der Wortleitung bedeckt ist.
Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
1 eine schematische perspektivische Darstellung einer integrierten Schaltung mit magneto-resistiven Speicherelementen;
2 eine schematische Darstellung einer integrierten Schaltung, die im Zusammenhang mit der in 1 gezeigten integrierten Schaltung verwendbar ist;
3 eine schematische perspektivische Darstellung einer integrierten Schaltung mit Phasenänderungsspeicherelementen;
4 eine schematische Querschnittsdarstellung eines Phasenänderungsspeicherelements;
5 eine schematische Darstellung einer integrierten Schaltung mit Widerstandsänderungsspeicherelementen;
6A eine schematische Querschnittsdarstellung eines Kohlenstoffspeicherelements, das sich in einem ersten Schaltzustand befindet;
6B eine schematische Querschnittsdarstellung eines Kohlenstoffspeicherelements, das sich in einem zweiten Schaltzustand befindet;
7 eine schematische Darstellung einer Widerstandsänderungsspeicherzelle;
8 eine schematische Querschnittsdarstellung einer integrierten Schaltung gemäß einem Beispiel;
9 eine schematische Draufsicht auf eine integrierte Schaltung gemäß einem Beispiel;
10 eine schematische Querschnittsdarstellung einer integrierten Schaltung gemäß einem Beispiel;
11 eine schematische Draufsicht auf eine integrierte Schaltung gemäß einer Ausführungsform;
12 eine schematische Querschnittsdarstellung einer integrierten Schaltung gemäß einem Beispiel;
13 eine schematische Draufsicht auf eine integrierte Schaltung gemäß einem Beispiel;
14 eine schematische Querschnittsdarstellung einer integrierten Schaltung gemäß einer Ausführungsform;
15 eine schematische Draufsicht auf eine integrierte Schaltung gemäß einem Beispiel;
16 eine schematische Querschnittsdarstellung einer integrierten Schaltung gemäß einem Beispiel;
17 eine schematische Querschnittsdarstellung einer integrierten Schaltung gemäß einem Beispiel;
18 eine schematische Draufsicht auf eine integrierte Schaltung gemäß einem Beispiel;
19 eine schematische Draufsicht auf eine integrierte Schaltung gemäß einem Beispiel;
20 eine schematische Draufsicht auf eine integrierte Schaltung gemäß einem Beispiel;
21 ein Flussdiagramm eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform;
22A eine schematische perspektivische Darstellung eines Speichermoduls gemäß einem Beispiel; und
22B eine schematische perspektivische Darstellung eines Speichermoduls gemäß einem Beispiel.
In den Figuren können identische bzw. einander entsprechende Bereiche, Bauteile oder Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet sein. Des Weiteren ist zu erwähnen, dass die Zeichnungen schematischer Natur sein können, d. h. nicht maßstabsgetreu zu sein brauchen.
Da Ausführungsformen der Erfindung und Beispiele auf magneto-resistive Speichervorrichtungen, die Widerstandsänderungsspeicherzellen (magneto-resistive Speicherzellen) enthalten, anwendbar sind, soll im Folgenden ein kurzer Abriss magneto-resistiver Speichervorrichtungen gegeben werden.
In magneto-resistiven Speicherzellen wird anstelle der Ladung eines Elektrons die Magnetisierung eines Materials, d. h. die Spins von Elektronen, zur Darstellung einer „1” oder einer „0” verwendet. Magnetische Speichervorrichtung mit wahlfreiem Zugriff (MRAM) verwenden eine Ansammlung derartiger magneto-resistiver Speicherzellen und weisen elektrisch leitende Leitungen auf, die in unterschiedlichen Metallschichten senkrecht zueinander angeordnet sein können, wobei die elektrisch leitenden Leitungen einen Magnetstapel einfassen. Der Ort, an dem sich die Leitungen schneiden, wird als Kreuzungspunkt bezeichnet. Ein Strom, der durch eine der Leitungen fließt, erzeugt ein magnetisches Feld um die Leitung und richtet die magnetische Polarität in eine bestimmte Richtung entlang des Drahts oder der Leitung aus. Ein Strom, der durch die andere Leitung fließt, induziert ein magnetisches Feld, und kann auch die magnetische Polarität teilweise ändern. Digitale Information, repräsentiert durch „0” oder „1”, wird in der Ausrichtung magnetischer Momente des Magnetstapels gespeichert. Der Widerstand des Magnetstapels hängt von der Ausrichtung der magnetischen Momente des Magnetstapels ab. Der gespeicherte Zustand wird aus dem Magnetstapel gelesen, indem der Widerstandszustand des Magnetstapels ausgelesen wird. Eine Speicherzelle wird erhalten, indem die Leitungen und die Schnittpunkte in einer matrixartigen Struktur in Zeilen und Spalten angeordnet werden.
1 zeigt eine perspektivische Darstellung einer MRAM-Vorrichtung 100 mit Bitleitungen 112, die senkrecht zu Wortleitungen 114 in benachbarten Metallisierungsschichten angeordnet sind. Magnetstapel 116 sind zwischen den Bitleitungen 112 und den Wortleitungen 114 angeordnet und mit den Bitleitungen 112 und den Wortleitungen 114 elektrisch gekoppelt. Die Magnetstapel 116 beinhalten gewöhnlicherweise mehrere Schichten, beispielsweise eine weichmagnetische Schicht 118, eine Tunnelschicht 120, und eine hartmagnetische Schicht 122. Die weichmagnetische Schicht 118 und die hartmagnetische Schicht 122 weisen gewöhnlicherweise eine Mehrzahl von magnetischen Metallschichten auf, beispielsweise acht bis zwölf Schichten aus Materialien wie PtMn, CoFe, Ru oder NiFe. Ein logischer Zustand ist in der weichmagnetischen Schicht 118 des Magnetstapels 116 speicherbar, indem ein Strom in geeigneter Richtung durch die Bitleitungen 112 und die Wortleitungen 114 geschickt wird, der den Widerstand der Magnetstapel 116 ändert.
Um den in der weichmagnetischen Schicht 118 eines ausgewählten Magnetstapels 116 gespeicherten logischen Zustand auszulesen, kann eine wie in 2 gezeigte Schaltung verwendet werden, die einen Leseverstärker (SA) 230 verwendet, um den in dem ausgewählten Magnetstapel 116 gespeicherten logischen Zustand zu ermitteln. Eine Referenzspannung UR wird an ein Ende des ausgewählten Magnetstapels 116 angelegt. Das andere Ende des ausgewählten Magnetstapels 116 wird mit einem Messwiderstand Rm1 verbunden. Das andere Ende des Messwiderstands Rm1 wird geerdet. Der Strom, der durch den ausgewählten Magnetstapel 116 läuft, ist gleich dem Strom Izelle. Eine Referenzschaltung 232 stellt einen Referenzstrom Iref bereit, der durch den Messwiderstand Rm2 läuft. Das andere Ende des Messwiderstands Rm2 ist geerdet.
Da Ausführungsformen der Erfindung auf Phasenänderungs-Speichervorrichtungen, die Widerstandsänderungsspeicherzellen (Phasenänderungs-Speicherzellen) enthalten, anwendbar sind, soll im Folgenden ein kurzer Abriss einer Phasenänderungs-Speichervorrichtung gegeben werden.
3 zeigt eine Darstellung einer PCRAM-Vorrichtung 350 mit einem Zellenfeld 353, einer Schreibschaltung 362, einer Leseschaltung 361, einem Controller 363, und Bitleitungen 352a, 352b, die senkrecht zu Wortleitungen 350a, 350b angeordnet sind. PCRAM-Elemente (Phasenänderungselemente) 356a–356d sind zwischen den Bitleitungen 352a, 352b und den Wortleitungen 350a, 350b angeordnet und mit den Bitleitungen 352a, 352b und den Wortleitungen 350a, 350b elektrisch gekoppelt. Zwischen den PCRAM-Elementen 356a–356d und den Wortleitungen 350a, 350b sind Auswahleinrichtungen (hier Dioden) 354a–354d angeordnet, so dass PCRAM-Speicherzellen 358a–358d ausgebildet werden. Der Controller 363 steuert die Leseschaltung 361 sowie die Schreibschaltung 362, die mit dem Controller 363 über Leitungen 359, 360 verbunden ist. Die Schreibschaltung 362 beschreibt die Speicherzellen 358a–358c über Leitungen 355, die Leseschaltung 361 liest deren Speicherzustände über Leitungen 357. Die Funktionsweise der PCRAM-Speicherzellen 358a–358d wird im Zusammenhang mit den 4 und 5 näher beschrieben.
Gemäß einem Beispiel können die Widerstandsänderungsspeicherzellen Phasenänderungsspeicherzellen sein, die Phasenänderungsmaterial aufweisen. Das Phasenänderungsmaterial kann zwischen wenigstens zwei Kristallisierungszuständen geschaltet werden (d. h. das Phasenänderungsmaterial kann wenigstens zwei Kristallisierungsgrade annehmen), wobei jeder Kristallisierungszustand einen Speicherzustand repräsentiert. Wenn die Anzahl möglicher Kristallisierungszustände zwei beträgt, wird der Kristallisierungszustand, der einen hohen Kristallisierungsgrad aufweist, auch als „kristalliner Zustand” bezeichnet, wohin gegen der Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist, auch als „amorpher Zustand” bezeichnet wird. Unterschiedliche Kristallisierungszustände können durch entsprechende unterschiedliche elektrische Eigenschaften voneinander unterschieden werden, insbesondere durch unterschiedliche Widerstände, die hierdurch impliziert werden. Beispielsweise hat ein Kristallisierungszustand, der einen hohen Kristallisierungsgrad (geordnete atomare Struktur) aufweist, im Allgemeinen einen niedrigeren Widerstand als ein Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist (ungeordnete atomare Struktur). Der Einfachheit halber soll im Folgenden angenommen werden, dass das Phasenänderungsmaterial zwei Kristallisierungszustände annehmen kann (einen „amorphen Zustand” und einen „kristallinen Zustand”). Jedoch sei erwähnt, dass auch zusätzliche Zwischenzustände verwendet werden können.
Phasenänderungsspeicherzellen können vom amorphen Zustand in den kristallinen Zustand (und umgekehrt) überwechseln, wenn Temperaturschwankungen innerhalb des Phasenänderungsmaterials auftreten. Derartige Temperaturänderungen können auf unterschiedliche Art und Weisen hervorgerufen werden. Beispielsweise kann ein Strom durch das Phasenänderungsmaterial geleitet werden (oder eine Spannung kann an das Phasenänderungsmaterial angelegt werden). Alternativ hierzu kann einem Widerstandsheizelement, das neben dem Phasenänderungsmaterial vorgesehen ist, ein Strom oder eine Spannung zugeführt werden. Um den Speicherzustand einer Widerstandsänderungsspeicherzelle festzulegen, kann ein Messstrom durch das Phasenänderungsmaterial geleitet werden (oder eine Messspannung kann an das Phasenänderungsmaterial angelegt werden), womit der Widerstand der Widerstandsänderungsspeicherzelle, der den Speicherzustand der Speicherzelle repräsentiert, gemessen wird.
4 zeigt eine Querschnittsdarstellung einer beispielhaften Phasenänderungsspeicherzelle 400 (Aktiv-In-Via-Typ). Die Phasenänderungsspeicherzelle 400 weist eine erste Elektrode 402, Phasenänderungsmaterial 404, eine zweite Elektrode 406 sowie isolierendes Material 408 auf. Das Phasenänderungsmaterial 404 wird lateral durch das isolierende Material 408 eingeschlossen. Eine Auswahlvorrichtung (nicht gezeigt) wie beispielsweise ein Transistor, eine Diode oder eine andere aktive Vorrichtung kann mit der ersten Elektrode 402 oder der zweiten Elektrode 406 gekoppelt sein, um das Beaufschlagen des Phasenänderungsmaterials 404 mit Strom oder Spannung unter Verwendung der ersten Elektrode 402 und/oder der zweiten Elektrode 406 zu steuern. Um das Phasenänderungsmaterial 404 in den kristallinen Zustand zu überführen, kann das Phasenänderungsmaterial 404 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 404 über die Phasenänderungsmaterial-Kristallisisierungstemparatur steigt, jedoch unterhalb der Phasenänderungsmaterial-Schmelztemperatur gehalten wird. Wenn das Phasenänderungsmaterial 404 in den amorphen Zustand überführt werden soll, kann das Phasenänderungsmaterial 404 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 404 schnell über die Phasenänderungsmaterial-Schmelztemperatur steigt, wobei das Phasenänderungsmaterial 404 anschließend schnell unterhalb deren Kristallisierungstemperatur abgekühlt wird.
Das Phasenänderungsmaterial 404 kann eine Vielzahl von Materialien enthalten. Gemäß einer Ausführungsform kann das Phasenänderungsmaterial 404 eine Chalcogenidlegierung aufweisen (oder daraus bestehen), die eine oder mehrere Elemente aus der Gruppe VI des Periodensystems beinhaltet. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 404 Chalcogenid-Verbundmaterial aufweisen oder daraus bestehen, wie beispielsweise GeSbTe, SbTe, GeTe oder AbInSbTe. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 404 ein chalgogenfreies Material aufweisen oder daraus bestehen, wie beispielsweise GeSb, GaSb, InSb, oder GeGaInSb. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 404 jedes geeignetes Material aufweisen oder daraus bestehen, das eines oder mehrere der Elemente Ge, Sb, Te, Ga, Bi, Pb, Sn, Si, P, O, As, In, Se, und S aufweist.
Gemäß einem Beispiel weist zumindest eine der ersten Elektrode 402 und der zweiten Elektrode 406 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W oder Mischungen oder Legierungen hieraus auf (oder bestehen hieraus). Gemäß einer weiteren Ausführungsform weist zumindest eine der ersten Elektrode 402 und der zweiten Elektrode 406 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W und zwei oder mehrere Elemente der Gruppe: B, C, N, O, Al, Si, P, S und/oder Mischungen und Legierungen hieraus auf (oder bestehen hieraus). Beispiele derartiger Materialien sind TiCN, TiAlN, TiSiN, W-Al₂O₃, und Cr-Al₂O₃.
5 zeigt ein Blockdiagramm einer Speichervorrichtung 500, die einen Schreibpulsgenerator 502, eine Verteilungsschaltung 504, Phasenänderungsspeicherzellen 506a, 506b, 506c, 506d (beispielsweise Phasenänderungsspeicherzellen 400 wie in 4 gezeigt) und einen Leseverstärker 508 aufweist. Gemäß einem Beispiel erzeugt der Schreibpulsgenerator 502 Strompulse oder Spannungspulse, die den Phasenänderungsspeicherzellen 506a, 506b, 506c, 506d mittels der Verteilungsschaltung 504 zugeführt werden, wodurch die Speicherzustände der Phasenänderungsspeicherzellen 506a, 506b, 506c, 506d programmiert werden. Gemäß einer Ausführungsform weist die Verteilungsschaltung 504 eine Mehrzahl von Transistoren auf, die den Phasenänderungsspeicherzellen 506a, 506b, 506c, 506d bzw. Heizelementen, die neben den Phasenänderungsspeicherzellen 506a, 506b, 506c, 506d vorgesehen sind, Gleichstrompulse oder Gleichspannungspulse zuführen.
Wie bereits angedeutet wurde, kann das Phasenänderungsmaterial der Phasenänderungsspeicherzellen 506a, 506b, 506c, 506d von dem amorphen Zustand in den kristallinen Zustand (oder umgekehrt) überführt werden durch Ändern der Temperatur. Allgemeiner kann das Phasenänderungsmaterial von einem ersten Kristallisierungsgrad in einen zweiten Kristallisierungsgrad überführt werden aufgrund einer Temperaturänderung. Beispielsweise kann der Bitwert „Null” dem ersten (niedrigen) Kristallisierungsgrad, und der Bitwert „1” dem zweiten (hohen) Kristallisierungsgrad zugewiesen werden. Da unterschiedliche Kristallisierungsgrade unterschiedliche elektrische Widerstände implizieren, ist der Leseverstärker 508 dazu im Stande, den Speicherzustand einer der Phasenänderungsspeicherzellen 506a, 506b, 506c oder 506d in Abhängigkeit des Widerstands des Phasenänderungsmaterials zu ermitteln.
Um hohe Speicherdichten zu erzielen, können die Phasenänderungsspeicherzellen 506a, 506b, 506c und 506d zur Speicherung mehrerer Datenbits ausgelegt sein (d. h. das Phasenänderungsmaterial kann auf unterschiedliche Widerstandswerte programmiert werden). Beispielsweise können, wenn eine Phasenänderungsspeicherzelle 506a, 506b, 506c und 506d auf einen von drei möglichen Widerstandsleveln programmiert wird, 1.5 Datenbits pro Speicherzelle gespeichert werden. Wenn die Phasenänderungsspeicherzelle auf einen von vier möglichen Widerstandsleveln programmiert wird, können zwei Datenbits pro Speicherzelle gespeichert werden, und so weiter.
Das in 5 gezeigte Beispiel kann auf ähnliche Art und Weise auch auf andere Widerstandsänderungsspeicherelemente angewandt werden wie magnetorresistive Speicherzellen (beispielsweise MRAMs), organische Speicherzellen (beispielsweise ORAMs), oder Übergangsmetalloxid-Speicherzellen (TMOs).
Ein weiterer Typ von Widerstandsänderungsspeicherzellen, der zum Einsatz kommen kann, besteht darin, Kohlenstoff als Widerstandsänderungsmaterial einzusetzen. Im Allgemeinem hat amorpher Kohlenstoff, der reich an sp³-hybridisiertem Kohlenstoff ist (d. h. tetraedisch gebundener Kohlenstoff) einen hohen Widerstand, wohin gegen amorpher Kohlenstoff, der reich an sp²-hybridisiertem Kohlenstoff ist (das heißt trigonal gebundener Kohlenstoff), einen niedrigen Widerstand. Dieser Widerstandsunterschied kann in Widerstandsänderungsspeicherzellen ausgenutzt werden.
Gemäß einem Beispiel wird eine Kohlenstoffspeicherzelle auf ähnliche Art und Weise ausgebildet, wie oben im Zusammenhang mit den Phasenänderungsspeicherzellen beschrieben wurde. Eine temperaturinduzierte Änderung zwischen einem sp³-reichen Zustand und einem sp³-reichen Zustand kann dazu genutzt werden, den Widerstand von amorphem Kohlenstoffmaterial zu ändern. Diese variierenden Widerstände können genutzt werden, um unterschiedliche Speicherzustände darzustellen. Beispielsweise kann ein sp³-reicher Zustand (Hochwiderstandszustand) ”Null” repräsentieren, und ein sp²-reicher Zustand (Niedrigwiderstandszustand) ”Eins” repräsentieren. Zwischenwiderstandszustände können dazu genutzt werden, mehrere Bits darzustellen, wie oben beschrieben wurde.
Bei diesem Kohlenstoffspeicherzellentyp verursacht die Anwendung einer ersten Temperatur im Allgemeinem einen Übergang, der sp³-reichen amorphen Kohlenstoff in sp²-reichen amorphen Kohlenstoff überführt. Dieser Übergang kann durch die Anwendung einer zweiten Temperatur, die typischerweise höher ist als die erste Temperatur, rückgängig gemacht werden. Wie oben erwähnt wurde, können diese Temperaturen beispielsweise durch Beaufschlagen des Kohlenstoffmaterials mit einem Strompuls und/oder einem Spannungspuls erzeugt werden. Alternativ können die Temperaturen unter Einsatz eines Widerstandsheizelements, das neben dem Kohlenstoffmaterial vorgesehen ist, erzeugt werden.
Eine weitere Möglichkeit, Widerstandsänderungen in amorphem Kohlenstoff zum Speichern von Information zu nutzen, ist das Elektrofeld-induzierte Ausbilden eines leitenden Pfades in einem isolierenden amorphen Kohlenstofffilm. Beispielsweise kann das Anwenden eines Spannungspulses oder Strompulses das Ausbilden eines leitenden sp²-Filaments in isolierendem, sp³-reichem amorphem Kohlenstoff bewirken. Die Funktionsweise dieses Widerstandskohlenstoffspeichertyps ist in den 6A und 6B gezeigt.
6A zeigt eine Kohlenstoffspeicherzelle 600, die einen Topkontakt 602, eine Kohlenstoffspeicherschicht 604 mit isolierendem amorphem Kohlenstoffmaterial, das reich an sp³-hybridiesierten Kohlenstoffatomen ist, und einen Bottomkontakt 606 aufweist. Wie in 6B gezeigt ist, kann mittels eines Stroms (oder einer Spannung), der durch die Kohlenstoffspeicherschicht 604 geleitet wird, ein sp²-Filament 650 in der sp³-reichen Kohlenstoffspeicherschicht 604 ausgebildet werden, womit der Widerstand der Speicherzelle geändert wird. Das Anwenden eines Strompulses (oder Spannungspulses) mit hoher Energie (oder mit umgekehrter Polarität) kann das sp²-Filament 650 zerstören, womit der Widerstand der Kohlenstoffspeicherschicht 604 erhöht wird. Wie oben diskutiert wurde, können die Änderungen des Widerstands der Kohlenstoffspeicherschicht 604 dazu benutzt werden, Information zu speichern, wobei beispielsweise ein Hochwiderstandszustand „Null”, und ein Niedrigwiderstandszustand „Eins” repräsentiert. Zusätzlich können in einigen Beispielen Zwischengrade der Filamentausbildung oder das Ausbilden mehrerer Filamente in sp³-reichen Kohlenstofffilmen genutzt werden, um mehrere variierende Widerstandslevel bereit zu stellen, womit in einer Kohlenstoffspeicherzelle mehrere Informationsbits speicherbar sind. In einigen Ausführungsformen können alternierend sp³-reiche Kohlenstoffschichten und sp²-reiche Kohlenstoffschichten zum Einsatz kommen, wobei die sp³-reichen Schichten das Ausbilden leitender Filamente anregen, so dass die Stromstärken und/oder Spannungsstärken, die zum Schreiben eines Werts in diesen Kohlenstoffspeichertyp zum Einsatz kommen, reduziert werden können.
Die Widerstandsänderungsspeicherzellen wie beispielsweise die Phasenänderungsspeicherzellen und die Kohlenstoffspeicherzellen, die vorangehend beschrieben wurden, können mit einem Transistor, einer Diode oder einem anderen aktiven Element zum Auswählen der Speicherzelle versehen sein. 7 zeigt eine schematische Darstellung einer derartigen Speicherzelle, die ein Widerstandsänderungsspeicherelement benutzt. Die Speicherzelle 700 weist eine Auswahleinrichtung (Diode) 702 und ein Widerstandsänderungsspeicherelement 704 auf. Die Auswahldiode 702 ist zwischen das Speicherelement 704 und eine Bitleitung 708 geschaltet. Das Widerstandsänderungsspeicherelement 704 ist weiterhin mit einer Wortleitung 706 verbunden, die geerdet oder mit einer anderen Schaltung verbunden sein kann, wie beispielsweise einer Schaltung (nicht gezeigt) zum Bestimmen des Widerstands der Speicherzelle 700, was bei Lesevorgängen zum Einsatz kommen kann. Alternativ kann in einigen Konfigurationen eine Schaltung (nicht gezeigt) zum Ermitteln des Zustands der Speicherzellen 700 während des Lesevorgangs mit der Bitleitung 708 verbunden sein. Um das Widerstandsänderungsspeicherelement 704 auszuwählen, kann die entsprechende Bitleitung 708 beispielsweise auf 3 V gesetzt werden, und die Wortleitung 706 kann geerdet werden. Nicht ausgewählte Wortleitungen können auf 3 V gesetzt werden, und die nicht ausgewählten Bitleitungen 708 können geerdet werden oder floaten.
8 zeigt eine integrierte Schaltung 800 gemäß einem Beispiel. Die integrierte Schaltung 800 weist eine Mehrzahl von Widerstandsänderungsspeicherzellen 802 (hier ist nur eine Widerstandsänderungsspeicherzelle gezeigt) auf, wobei jede Speicherzelle 802 aufweist: ein Halbleitersubstrat 804, eine Auswahleinrichtung 806, die innerhalb des Halbleitersubstrats 804 angeordnet ist, sowie ein Speicherelement 816, das oberhalb des Halbleitersubstrats 804 angeordnet ist. Die Auswahleinrichtung 806 ist eine Diode, die ein erstes Halbleitergebiet 810 eines ersten Leitungstyps, und ein zweites Halbleiterbebiet 812 eines zweiten Leitungstyps aufweist. Das erste Halbleitergebiet 810 und das zweite Halbleitergebiet 812 sind benachbart zueinander angeordnet. Hier wird ein lateraler pn-Übergang ausgebildet. Jedoch ist die Erfindung nicht hierauf beschränkt. Es können auch pn-Übergänge verwendet werden, die anstelle einer vertikalen Ebene eine Schalenform aufweisen. Auch können geneigte 2D-Flächen oder sogar flache, horizontale Schalenformen als pn-Übergänge dienen. Das erste Halbleitergebiet 810 ist mit einer Wortleitung 814 verbunden, die auf oder oberhalb des Halbleitersubstrats 804 angeordnet ist. Das zweite Halbleitergebiet 812 ist mit dem Speicherelement 816 über ein leitendes Verbindungselement 808 verbunden.
Ein Effekt dieses Beispiels ist, dass die Integrationsdichte der integrierten Schaltung 800 sehr hoch gewählt werden kann. Ein weiterer Effekt ist, dass das Herstellungsverfahren der integrierten Schaltung 800 relativ einfach ist, wie in der folgenden Beschreibung deutlich werden wird.
Gemäß einem Beispiel erstrecken sich das erste Halbleitergebiet 810 und das zweite Halbleitergebiet 812, ausgehend von der Oberseite 818 des Halbleitersubstrats 804, in das Halbleitersubstrat 804 hinein.
Gemäß einem Beispiel kontaktiert die Wortleitung 814 die Oberseite des ersten Halbleitergebiets 810 direkt.
Gemäß einem Beispiel ist das Halbleitersubstrat 804 durch eine Isolationsschicht bedeckt, in der ein erster Trench und ein zweiter Trench ausgebildet sind, wobei die Wortleitung 814 durch leitendes Material ausgebildet ist, das in den ersten Trench gefüllt ist, und wobei das leitende Verbindungselement 808 durch leitendes Material ausgebildet wird, das in den zweiten Trench gefüllt ist. Ein Effekt dieser Ausführungsform ist, dass der erste Trench und der zweite Trench sowohl zum Ausbilden des ersten Halbleitergebiets 810 und des zweiten Halbleitergebiets 812 rangezogen werden können (beispielsweise durch Verwendung eines Dotierprozesses, durch den Dotiermaterial in das Halbleitersubstrat 804 über die Trenches eingeführt wird), und gleichzeitig der erste Trench und der zweite Trench zum Ausbilden der Wortleitung 814 und des leitenden Verbindungselements 816 herangezogen werden können (indem leitendes Material in die Trenches gefüllt wird).
Gemäß einem Beispiel ist die Wortleitung 814 aus Metall gebildet. Ein Effekt dieser Ausführungsform ist, dass der Widerstand einer derartigen Wortleitung geringer ist als der Widerstand einer Wortleitung aus halbleitendem Material, beispielsweise einer vergrabenen Halbleiterwortleitung, die unterhalb der Auswahleinrichtung 806 innerhalb des Halbleitersubstrats 804 vorgesehen ist.
9 und 10 zeigen eine integrierte Schaltung 900 gemäß einem Beispiel. Die integrierte Schaltung 900 weist eine Isolationsstruktur 902 auf, die unterschiedliche Speicherzellen 802 lateral gegeneinander zumindest teilweise isoliert. Gemäß einer Ausführungsform ist die Isolationsstruktur 902 eine Trenchstruktur 904, die mit Isolationsmaterial 906 gefüllt ist.
In diesem Beispiel weisen das erste Halbleitergebiet 810 und das zweite Halbleitergebiet 812 die gleiche Tiefe D auf. Weiterhin weisen die Wortleitungen 814 und die leitenden Verbindungselemente 808 dieselbe Höhe H auf.
Die integrierte Schaltung 900 weist eine Mehrzahl von Bitleitungen 908 auf, die mit Widerstandsänderungsschichten 910 über Topelektroden 912 verbunden sind. Bottomelektroden 914 verbinden die Widerstandsänderungsschichten 910 mit den leitenden Verbindungselementen 808. Hier wird angenommen, dass eine Widerstandsänderungsschicht 910 von allen Speicherzellen geteilt wird, die mit derselben Bitleitung 908 verbunden sind (durchgehende Widerstandsänderungsschicht 910). Jedoch kann jede Widerstandsänderungsschicht 910 auch in eine Mehrzahl von Widerstandsänderungsspeicherelementen aufgespalten sein, die lateral gegeneinander isoliert sind. In 10 wird angenommen, dass die Widerstandsänderungsschichten 910 Phasenänderungsschichten sind. Die Wortleitungen 814 und die leitenden Verbindungselemente 808 können (zumindest teilweise) lateral gegeneinander isoliert sein durch Seitenwandspacer 916, die aus isolierendem Material bestehen. Zwischen unterschiedlichen Speicherzellen ist isolierendes Material 1002 vorgesehen. Zwischen den Wortleitungen 814/leitenden Verbindungselementen 808 und dem Halbleitersubstrat 804 können jeweils eine dünne Metallschicht (Silizid) 1000 vorgesehen werden. 10 zeigt die integrierte Schaltung 900 entlang Linie A, wie in 9 angedeutet.
11 und 12 zeigen eine integrierte Schaltung 1100, deren Architektur der Architektur der integrierten Schaltung, die in 9 und 10 gezeigt ist, ähnlich ist. Jedoch weisen die ersten Halbleitergebiete 810 und die zweiten Halbleitergebiete 812 nicht dieselbe Tiefe auf, sondern haben unterschiedliche Tiefen. Weiterhin sind die zweiten Halbleitergebiete 812 zumindest teilweise durch die ersten Halbleitergebiete 810 umgeben. Dies ergibt eine andere Form des pn-Übergangs, die eher einer Schalenform ähnlich ist als einer vertikalen Ebene. In anderen Beispielen sind, je nach Implantierungsbedingungen und Implantierungswinkeln, andere Formen möglich wie beispielsweise geneigte 2-dimensionale Ebenen oder sogar horizontale Schalen. 12 zeigt die integrierte Schaltung 1100 entlang Linie A in 11.
13 und 14 zeigen eine integrierte Schaltung 1300, deren Architektur der Architektur der integrierten Schaltung 1100, die in 11 und 12 gezeigt ist, ähnlich ist. Jedoch ist die Höhe H₁ der Wortleitungen 814 niedriger als die Höhe H₂ der leitenden Verbindungselemente 808. Ein Effekt dieser Ausführungsform ist, dass die Gefahr eines unerwünschten Kurzschlusses zwischen den Bottomelektroden 914 und den Wortleitungen 814, oder zwischen den Widerstandsänderungsschichten 910 und den Wortleitungen 814 reduziert werden kann. 14 zeigt die integrierte Schaltung 1300 entlang Linie A in 13.
16 zeigt die integrierten Schaltungen 900, 1100, und 1300 entlang Linie B in 15. Isolierendes Material 918 isoliert die Bitleitungen 908 gegeneinander.
17 zeigt eine integrierte Schaltung 1700 entlang Linie B in 15. Im Gegensatz zu den integrierten Schaltungen 900, 1100 und 1300 umgibt die Isolationsstruktur 902 die Auswahleinrichtungen 806 lateral vollständig, d. h. die ersten Halbleitergebiete 810 und die zweiten Halbleitergebiete 812. Im Gegensatz zeigen die integrierten Schaltungen 900, 1100 und 1300 den Fall, bei dem die Isolationsstruktur 902 eine streifenförmige Gestalt aufweist, die sich lediglich entlang einer Richtung parallel zur Linie B erstreckt, was bedeutet, dass die Auswahleinrichtungen 806 lateral nicht vollständig umschlossen werden.
18 zeigt eine anderes Beispiel: In dieser Architektur sind die Wortleitungen 814 und die Bitleitungen 908 nicht rechtwinklig zueinander angeordnet sind, sondern mit einem Winkel α gegeneinander, wobei α ungleich 90° ist. Weiterhin weisen die vertikalen Positionen der Auswahleinrichtungen 806 spaltenweise voneinander ab, d. h. Auswahleinrichtungsspalte 1900 für Auswahleinrichtungsspalte 1900. Hier sind die vertikalen Positionen der Auswahleinrichtungen 806 jeder zweiten Auswahleinrichtungsspalte 1900 dieselben. Dies resultiert in einem anderen Litho-Layout für Insel-Levels wie beispielsweise das aktive Siliziumgebiet, oder die das Kontaktlevel strukturierenden leitenden Verbindungselemente 808.
19 zeigt eine Architektur (4F2-Architektur) von Wortleitungen 814 und Bitleitungen 908. Im Gegensatz zur Architektur in 18 (6F2-Architektur) zeigt die Architektur in 19 den Fall, in dem jede Wortleitung 814 mit zwei benachbarten Spalten 1900 von Auswahleinrichtungen 806 verbunden ist. Jede zweite Bitleitung 908 ist mit denselben Spalten 1900 von Auswahleinrichtungen 806 verbunden. Ein Effekt der in 19 gezeigten Architektur ist, dass die Speicherdichte weiter erhöht werden kann. Die Bitleitungen sind gegeneinander entweder mittels Spacern (gleiche Höhen), oder durch Verlauf derselben in unterschiedlichen Höhen isoliert.
Die in 19 gezeigte Architektur ist so gewählt, dass zwei benachbarte Auswahleinrichtungsspalten 1800 unterschiedliche vertikale Positionen aufweisen. Im Gegensatz hierzu zeigt die in 20 zu sehende Architektur den Fall, bei dem die vertikalen Positionen der Auswahleinrichtungen 806 benachbarter Auswahleinrichtungsspalten 1800 dieselben sind. Jedoch sind die Bitleitungen 908 nicht rechtwinklig zu den Wortleitungen 814 ausgebildet, wie in der Architektur aus 19 gezeigt ist. Vielmehr weisen die Bitleitungen 908 eine Mehrzahl unterschiedlicher Winkel α' gegen die Wortleitungen 814 auf. Ein Effekt dieser Ausführungsform ist, dass der Abstand zwischen den benachbarten Bitleitungen 908 erhöht werden kann, was den Herstellungsprozess der integrierten Schaltung vereinfacht.
21 zeigt ein Verfahren 2100 zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform. Bei 2100 wird ein Halbleitersubstrat ausgebildet. Bei 2104 wird eine Diode in dem Halbleitersubstrat ausgebildet, die ein erstes Halbleitergebiet eines ersten Leitungstyps sowie ein zweites Halbleitergebiet eines zweiten Leitungstyps aufweist, die nebeneinander angeordnet sind, derart, dass ein lateraler pn-Übergang ausgebildet wird. Bei 2106 wird eine Wortleitung auf oder oberhalb des Halbleitersubstrats ausgebildet. Bei 2108 wird ein Speicherelement oberhalb des Substrats ausgebildet, derart, dass das Speicherelement mit dem zweiten Halbleitergebiet über ein leitendes Verbindungselement verbunden ist.
In der folgenden Beschreibung wird ein Verfahren zum Herstellen einer Speicherzelle der in 10 gezeigten integrierten Schaltung 900 beschrieben.
Zunächst wird das Halbleitersubstrat 804 bereitgestellt. Dann wird die Trenchstruktur 904 innerhalb des Halbleitersubstrats 804 ausgebildet, beispielsweise unter Verwendung eines Lithografieprozesses. Die Trenchstruktur 904 wird mit Isolationsmaterial 906 gefüllt. Ein CMP(chemisch-mechanisches Polieren)-Prozess kann beispielsweise ausgeführt werden, um überschüssiges Isolationsmaterial 906 zu entfernen. Dann wird eine Isolationsschicht auf dem Halbleitersubstrat 804 abgeschieden. Ein erster Trench (Wortleitungstrench) wird innerhalb der Isolationsschicht ausgebildet unter Verwendung beispielsweise eines Lithografieprozesses. Der Trench erstreckt sich durch die Halbleiterschicht herab bis zur Oberseite des Halbleitersubstrats 804. Dann wird Dotiermaterial vom n-Typ in den ersten Trench eingeführt. Auf diese Art und Weise wird n-Typ-Dotiermaterial in das Halbleitersubstrat 804 eingebracht, womit das erste Halbleitergebiet 810 ausgebildet wird. Dann wird innerhalb des ersten Trenchs ein Seitenwandspacer ausgebildet. Danach wird der erste Trench mit Füllmaterial gefüllt, das später leicht aus dem ersten Trench entfernt werden kann. Das Material kann beispielsweise ein Fotoresist-Material oder ein NFC(”near frictionless carbon”)-Material sein. Ein Ätzprozess kann ausgeführt werden, um das Material in den ersten Trench hinein zurück zu ätzen. Dann wird ein Kontaktloch (auch als zweiter Trench bezeichnet) innerhalb der Isolationsschicht ausgebildet, das benachbart zum ersten Trench angeordnet ist, beispielsweise unter Verwendung eines Lithografieprozesses. Der zweite Trench erstreckt sich durch die Isolationsschicht herab auf die Oberseite des Halbleitersubstrats 804. P-Typ-Dotiermaterial wird in den zweiten Trench eingeführt. Damit wird das p-Typ-Dotiermaterial in das Halbleitersubstrat 804 eingeführt, womit das zweite Halbleitergebiet 812 ausgebildet wird. Dann wird das Füllmaterial aus dem ersten Trench entfernt. Dann wird ein Metall in den ersten Trench und den zweiten Trench gefüllt, das beispielsweise Ti, Co, TiN, W, oder eine Kombination dieser Materialien aufweist. Ein Silizidierungsprozess wird ausgeführt, in dem das Halbleitersubstrat 804 erwärmt wird. Dann wird ein metallisches Material (oder ein nicht metallisches leitendes Material in den ersten Trench und den zweiten Trench gefüllt, beispielsweise in einem gemeinsamen Prozess. Ein CMP-Prozess kann ausgeführt werden, um überschüssiges metallisches Material von der Oberseite der Isolationsschicht zu entfernen. Das in den ersten Trench gefüllte metallische Material bildet die Wortleitung 814 aus, und das in dem zweiten Trench gefüllte metallische Material bildet die leitende Verbindung 808 aus. Danach werden das Phasenänderungselement und weitere Metallschichten oberhalb des ersten Trenchs/des zweiten Trenchs ausgebildet unter Verwendung von Standardprozessen.
In der folgenden Beschreibung wird ein Verfahren zum Herstellen einer Speicherzelle der in 14 gezeigten integrierten Schaltung 900 näher beschrieben.
Zunächst wird das Halbleitersubstrat 804 bereitgestellt.
Dann wird eine n-Typ-Wanne (die sich über das gesamte Speicherzellenarray oder alternativ über Unterarrays erstreckt) innerhalb des Halbleitersubstrats 804 ausgebildet, die sich von der Oberseite des Halbleitersubstrats 804 in das Halbleitersubstrat 804 hinein erstreckt. Das Ausbilden der n-Typ-Wanne kann beispielsweise ausgeführt werden unter Verwendung eines Implantationsprozesses. Dann wird die Trenchstruktur 904 ausgebildet, beispielsweise unter Verwendung eines Lithografieprozesses. Die Trenchstruktur 904 wird mit Isolationsmaterial 906 gefüllt. Ein CMP-Prozess kann beispielsweise ausgeführt werden, um überschüssiges Isolationsmaterial 906 zu entfernen. Dann wird eine Metallschicht auf dem Halbleitersubstrat 804 ausgebildet. Die Metallschicht kann beispielsweise Ti, Co, TiN, W, oder eine Kombination dieser Materialien aufweisen. Hiernach wird eine zweite Metallschicht auf der ersten Metallschicht abgeschieden, die beispielsweise W, WN, Ta, TiSiN, TiAlN, or TaN aufweist oder daraus besteht. Dann werden die erste Metallschicht und die zweite Metallschicht herunter strukturiert bis auf die Oberseite des Halbleitersubstrats 804, derart, dass die Wortleitung 814 ausgebildet wird. Danach werden wenigstens die Seitenwände der Wortleitung 814 mit Wortleitungsseitenwandspacern 916 bedeckt. Isolationsmaterial (beispielsweise dielektrisches Material) wird abgeschieden, gefolgt von einem CMP-Prozess. Dann wird ein Kontaktloch innerhalb des Isolationsmaterials ausgebildet, das sich benachbart zur Wortleitung 814 befindet, unter Verwendung beispielsweise eines Lithografieprozesses. Um das Kontaktloch auszubilden, kann ein Ätzprozess ausgeführt werden, der das Isolationsmaterial selektiv gegen das Material der Seitenwandspacer ätzt (selbstjustierend). Das Kontaktloch erstreckt sich durch das Isolationsmaterial herunter zur Oberseite des Halbleitersubstrats 804. P-Typ-Dotiermaterial wird in das Kontaktloch eingeführt. Damit wird das p-Typ-Dotiermaterial in das Halbleitersubstrat 804 eingeführt, um das zweite Halbleitergebiet 812 auszubilden. Der verbleibende Teil der n-Typ-Wanne bildet das erste Halbleitergebiet 810 aus. Das p-Typ-Dotiermaterial wird in die n-Typ-Wanne eingeführt, derart, dass diese durch eine n-Typ-Wanne umgeben wird, das heißt die Tiefe des zweiten Halbleitergebiets 812 nicht so groß wie die Tiefe der n-Typ-Wanne (d. h. die Tiefe des zweiten Halbleitergebiets) ist. Dann wird ein Metall in das Kontaktloch eingeführt, das beispielsweise Ti, Co, TiN, W, oder eine Kombination dieser Materialien aufweist. Ein Silizidierungsprozess wird ausgeführt, indem das Halbleitersubstrat 804 aufgewärmt wird. Dann wird ein metallisches Material (oder ein nicht metallisches leitendes Material) in das Kontaktloch gefüllt. Ein CMP-Prozess kann ausgeführt werden, um überschüssiges leitendes Material von der Oberseite des Isolationsmaterials zu entfernen. Das in das Kontaktloch gefüllte metallische Material bildet die leitende Verbindung 808 aus. Danach werden Elemente (das heißt Speicherelemente/Schichten) oberhalb der somit erhaltenden Figur ausgebildet unter Verwendung von Standardprozessen.
Wie in 22A und 22B gezeigt ist, können. Beispiele der Speichervorrichtungen/integrierten Schaltungen in Modulen zum Einsatz kommen. In 22A ist ein Speichermodul 2200 gezeigt, das ein oder mehrere Speichervorrichtungen/integrierte Schaltungen 2204 aufweist, die auf einem Substrat 2202 angeordnet sind. Jede Speichervorrichtung/integrierte Schaltung 2204 kann mehrere Speicherzellen beinhalten. Das Speichermodul 2200 kann auch ein oder mehrere elektronische Vorrichtungen 2206 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Addressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, die mit Speichervorrichtung(en) eines Moduls kombiniert werden können, beispielsweise den Speichervorrichtungen/integrierte Schaltungen 2204. Weiterhin kann das Speichermodul 2200 eine Mehrzahl elektrischer Verbindungen 2208 aufweisen, die eingesetzt werden können, um das Speichermodul 2200 mit anderen elektronischen Komponenten, beispielsweise anderen Modulen, zu verbinden.
Wie in 22B gezeigt ist, können diese Module stapelbar ausgestaltet sein, um einen Stapel 2250 auszubilden. Beispielsweise kann ein stapelbares Speichermodul 2252 ein oder mehrere Speichervorrichtungen 2256 enthalten, die auf einem stapelbaren Substrat 2254 angeordnet sind. Jede Speichervorrichtung 2256 kann mehrere Speicherzellen enthalten. Das stapelbare Speichermodul 2252 kann auch ein oder mehrere elektronische Vorrichtungen 2258 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Addressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, und die mit Speichervorrichtungen eines Moduls kombiniert werden können, beispielsweise mit den Speichervorrichtungen 2256. Elektrische Verbindungen 2260 werden dazu benutzt, um das stapelbare Speichermodul 2252 mit anderen Modulen innerhalb des Stapels 2250 zu verbinden. Andere Module des Stapels 2250 können zusätzliche stapelbare Speichermodule sein, die dem oben beschriebenen stapelbaren Speichermodul 2252 ähneln, oder andere Typen stapelbarer Module sein, beispielsweise stapelbare Verarbeitungsmodule, Kommunikationsmodule, oder Module, die elektronische Komponenten enthalten.
In der folgenden Beschreibung sollen weitere Aspekte von Beispielen näher erläutert werden.
Eine wesentliche Herausforderung der PCRAM-Technologie ist der relativ hohe RESET-Strom, der die Größe der Auswahleinrichtung bestimmt, die zum Treiben des Stroms benötigt wird, und damit die Zellgröße bestimmt.
Einkristalline Dioden sind bekannt, die extrem hohe Stromdichten und damit sehr kleine Zellgrößen aufweisen. Gemäß einer Ausführungsform der Erfindung wird eine 4-6F2-Zellengrößen-Lateraldioden-Isoliertes PCM-Array bereitgestellt, das die Verwendung eines selektiven Silizium-Epitaxieprozesses vermeidet, der für herkömmliche Herstellungsprozesse notwendig ist. Ausführungsformen der Erfindung können auch auf andere Widerstandsänderungsspeicher angewandt werden wie beispielsweise unipolare resistive Speicher wie Übergangsmetalloxid(TMO)- oder Perovskitspeicher.
Herkömmliche integrierte Diodenauswahl-PCRAM-Arrays werden auf Basis eines selektiven Si-Epitaxieprozesses in einem Oxid herstellt mit einer implantierten n⁺-Wortleitung. Diese implantierte Wortleitung weist den Nachteil eines sehr hohen parasitären Widerstands auf und benötigt ”stitching contacts” wenigstens alle acht Bits. Dies erhöht die effektive Zellgröße. Zusätzlich sind die Anforderungen für selektive Epitaxieprozesse sehr hoch, wobei nur ein enges Prozessfenster für Aufwachszeit, Temperaturbudget und Defektdichte/Diodenqualität bereitsteht. Gemäß einem Beispiel wird eine diodenbasierende PCRAM-Architektur sowie ein Integrationsfluss bereitgestellt. Die Diodenarchitektur ermöglicht sehr kompakte Speicherarrays bis herunter auf 4F²-6F²-Zellengröße. Kritische Prozessschritte wie selektive Si-Epitaxieprozesse werden vermieden, wohingegen parasitäre Serienwiderstände mittels Metallwortleitungen und große Kontaktflächen minimiert werden.
Effekte von Beispielen sind: Die Zellgröße beträgt 4-6F2, wobei F die kleinste Featuregröße ist; eine planare Diodenarchitektur mit Metallwortleitung ist möglich; großflächige Niedrigwiderstands-Wortleitungskontakte sind möglich; das Herstellen von Dioden basierend auf Ionenimplantation ist möglich; keine kritische Siliziumepitaxieprozesse werden verlangt.
Gemäß einem Beispiel wird eine Diodenarrayarchitektur bereitgestellt, die eine Metall-Wortleitung und eine implantierte, lateral angeschlossen pn-Diode aufweist, wodurch ein einfacher Prozessfluss ermöglicht wird.
Im Rahmen der Erfindung kann der Begriff „Verbinden” sowohl direktes als auch indirektes Verbinden bedeuten.

Claims

Verfahren zum Herstellen einer integrierten Schaltung mit einer Mehrzahl von Widerstandsänderungsspeicherzellen, wobei das Verfahren aufweist: – Ausbilden eines Halbleitersubstrats; – Ausbilden einer Isolationsschicht auf dem Halbleitersubstrat; – Ausbilden eines Grabens innerhalb der Isolationsschicht; – Einführen von Dotiermaterial eines ersten Leitungstyps durch den Graben in das Halbleitersubstrat, wodurch ein erstes Halbleitergebiet gebildet wird; – Füllen des Grabens mit einem Füllmaterial; – Ausbilden eines Kontaktloches innerhalb der Isolationsschicht benachbart zu dem Graben; – Einführen von Dotiermaterial eines zweiten Leitungstyps durch das Kontaktloch in das Halbleitersubstrat, wodurch ein zweites Halbleitergebiet gebildet wird, das zusammen mit dem ersten Halbleitergebiet eine Diode mit einem pn-Übergang ausbildet, wobei der pn-Übergang ein laterales pn-Übergangsgebiet bildet; – Entfernen des Füllmaterials; – Füllen des Grabens und des Kontaktloches mit leitendem Material, wodurch in dem Graben eine Wortleitung auf dem Halbleitersubstrat, und in dem Kontaktloch ein leitendes Verbindungselement gebildet wird; – Ausbilden eines Speicherelementes oberhalb des Halbleitersubstrats derart, dass das Speicherelement über das leitende Verbindungselement mit dem zweiten Halbleitergebiet verbunden ist.
Verfahren nach Anspruch 1, wobei die Seitenwände des Grabens mit einem Seitenwandspacer bedeckt werden, bevor das Füllmaterial in den Graben gefüllt wird.
Verfahren nach einem der Ansprüche 1 bis 2 wobei das Füllmaterial Fotoresistmaterial oder NFC-Material aufweist.
Verfahren nach einem der Ansprüche 1 bis 3, wobei die Wortleitung Metall aufweist.
Verfahren nach einem der Ansprüche 1 bis 4, wobei das leitende Verbindungselement Metall aufweist.
Verfahren nach einem der Ansprüche 1 bis 5, wobei das erste Halbleitergebiet und das zweite Halbleitergebiet die gleiche Tiefe aufweisen.
Verfahren nach einem der Ansprüche 1 bis 6, wobei das Speicherelement ein Phasenänderungsspeicherelement ist.
Verfahren nach einem der Ansprüche 1 bis 7, – wobei mehrere Wortleitungen und mehrere Bitleitungen senkrecht zueinander angeordnet werden, – wobei mehrere Speicherelemente ein Array aus Speicherelementzeilen und Speicherelementspalten ausbilden, – wobei die Speicherelemente zweier benachbarter Speicherelementspalten die gleichen vertikalen Positionen aufweisen, und – wobei Speicherelemente, die zu unterschiedlichen Speicherelementspalten gehören und die gleichen vertikalen Positionen aufweisen, mit derselben Bitleitung verbunden werden.
Verfahren nach einem der Ansprüche 1 bis 7, – wobei mehrere Wortleitungen und mehrere Bitleitungen in einem Winkel zueinander angeordnet werden, der von 90° verschieden ist, – wobei mehrere Speicherelemente ein Array aus Speicherelementzeilen und Speicherelementspalten ausbilden, – wobei die Speicherelemente zweier benachbarter Speicherelementspalten unterschiedliche vertikale Positionen aufweisen, und – wobei Speicherelemente, die zu unterschiedlichen Speicherelementspalten gehören und unterschiedliche vertikale Positionen aufweisen, mit derselben Bitleitung verbunden werden.
Verfahren nach einem der Ansprüche 1 bis 7, wobei mehrere Wortleitungen und mehrere Bitleitungen senkrecht zueinander angeordnet werden, – wobei mehrere Speicherelemente ein Array aus Speicherelementzeilen und Speicherelementspalten ausbilden, – wobei die Speicherelemente jeder zweiten benachbarten Speicherelementspalte die gleichen vertikalen Positionen aufweisen, und – wobei Speicherelemente, die zu jeder zweiten Speicherelementspalte gehören und die gleichen vertikalen Positionen aufweisen, mit derselben Bitleitung verbunden werden.
Verfahren nach einem der Ansprüche 1 bis 7, – wobei mehrere Wortleitungen und mehrere Bitleitungen in Winkeln zueinander angeordnet werden, die von 90° verschieden sind, – wobei mehrere Speicherelemente ein Array aus Speicherelementzeilen und Speicherelementspalten ausbilden, – wobei die Speicherelemente zweier benachbarter Speicherelementspalten die gleichen vertikalen Positionen aufweisen, und – wobei Speicherelemente, die zu jeder zweiten Speicherelementspalte gehören und unterschiedliche vertikale Positionen aufweisen, mit derselben Bitleitung verbunden werden.