CN101720506B - 存储器单元，存储器阵列以及形成它们的方法 - Google Patents

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Abstract

从一些方面，提供了一种形成存储器单元的方法，该方法包括(1)在衬底上方形成第一导体；(2)在第一导体上方形成二极管；(3)利用选择性沉积工艺在第一导体上方形成可逆电阻切换元件；以及(4)在二极管和可逆电阻切换元件上方形成第二导体。还提供了许多其它方面。

Description

存储器单元,存储器阵列以及形成它们的方法
该申请要求2007年6月29日提交的名称为“MEMORY CELLTHAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLERESISTANCE-SWITCHING ELEMENT AND METHODS OFFORMING THE SAME”的美国专利申请第11/772,090号(代理人案号SD-MXD-0333X)以及2007年6月29日提交的名称为“MEMORYCELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLERESISTANCE-SWITCHING ELEMENT AND METHODS OFFORMING THE SAME”的美国专利申请第11/772,084号(代理人案号SD-MXD-0333Y)的优先权。上述两个专利申请均在此通过参考整体合并于此。
相关申请交叉引用
本申请涉及下列申请，下列申请中的每一个均通过参考整体合并于此：
2007年6月29日提交的名称为“METHOD TO FORM AREWRITEABLE MEMORY CELL COMPRISING A DIODE AND ARESISTIVITY-SWITCHING GROWN OXIDE”的美国专利申请第No.11/772,081号(案号MD-304X)。
2007年6月29日提交的名称为“MEMORY CELL THATEMPLOYS A SELECTIVELY GROWN REVERSIBLERESISTANCE-SWITCHING ELEMENT AND METHODS OFFORMING THE SAME”的美国专利申请第11/772,082号(案号MD-335X)。
2007年6月29日提交的名称为“MEMORY CELL THATEMPLOYS A SELECTIVELY GROWN REVERSIBLERESISTANCE-SWITCHING ELEMENT AND METHODS OFFORMING THE SAME”的美国专利申请第11/772,088号(案号 MD-335Y)。
技术领域
本申请涉及一种非易失性存储器，特别涉及一种利用选择性沉积的可逆电阻切换元件的存储器单元以及形成该存储器单元的方法。
背景技术
由可逆电阻切换元件形成的非易失性存储器是众所周知的。例如，2005年5月9日提交的名称为“REWRITEABLE MEMORY CELLCOMPRISING A DIODE AND A RESISTANCE-SWITCHINGMATERIAL电阻率切换”的美国专利申请第11/125,939号(下文中称其为’939申请)，通过参考整体合并于此，其中描述了一种可重复写入的非易失性存储器单元，该存储器单元包括与可逆电阻率切换材料例如金属氧化物或者金属氮化物串联的二极管。
然而，利用可重复写入的电阻率切换材料制造存储器件是困难的；希望有利用电阻率切换材料制造存储器件的改进方法。
发明内容
在本发明的第一方面，提供一种形成存储器单元的方法，该方法包括(1)在衬底上方形成控向元件；(2)利用选择性沉积工艺形成耦连到控向元件的可逆电阻切换元件。
在本发明的第二方面，提供一种形成存储器单元的方法，该方法包括(1)在衬底上方形成第一导体；(2)在第一导体上方形成二极管；(3)利用选择性沉积工艺在第一导体上方形成可逆电阻切换元件；(4)在二极管和可逆电阻切换元件上方形成第二导体。
在本发明的第三方面，提供一种形成存储器单元的方法，该方法包括(1)在衬底上方形成第一导体；(2)在第一导体上方形成垂直多晶二极管；(3)在垂直多晶二极管上方选择性地形成包含有氧化镍层的可逆电阻切换元件；(4)在垂直多晶二极管上方形成第二导体。
在本发明的第四方面，提供一种形成存储器单元的方法，该方法包括(1)形成具有源极区和漏极区的薄膜晶体管；(2)形成耦连到薄膜晶体管的源极区或漏极区的第一导体；(3)在第一导体上方选择性 地形成包含有氧化镍层的可逆电阻切换元件；(4)在可逆电阻切换元件上方形成第二导体。
在本发明的第五方面，提供一种存储器单元，该存储器单元包括(1)控向元件；(2)可逆电阻切换元件，该可逆电阻切换元件耦连到该控向元件并且是利用选择性沉积工艺形成的。
在本发明的第六方面，提供一种存储器单元，该存储器单元包括(1)第一导体；(2)形成于第一导体上方的第二导体；(3)形成于第一导体和第二导体之间的二极管；(4)利用选择性沉积工艺形成于第一导体和第二导体之间的可逆电阻切换元件。
在本发明的第七方面，提供一种存储器单元，该存储器单元包括(1)第一导体；(2)形成于第一导体上方形成的垂直多晶二极管；(3)选择性地形成于垂直多晶二极管上方的、包含有氧化镍层的可逆电阻切换元件；(4)形成于垂直多晶二极管上方的第二导体。
在本发明的第八方面，提供一种存储器单元，该存储器单元包括(1)具有源极区和漏极区的薄膜晶体管；(2)耦连到薄膜晶体管的源极区或漏极区的第一导体；(3)形成于第一导体上方的、包含有氧化镍层的可逆电阻切换元件；(4)形成于可逆电阻切换元件上方的第二导体。
在本发明的第九方面，提供多个非易失性存储器单元，该存储器单元包括(1)沿第一方向延伸的大致平行、大致共面的多个第一导体；(2)多个二极管；(3)多个可逆电阻切换元件；(4)沿不同于第一方向的第二方向延伸的大致平行、大致共面的多个第二导体。在每个存储器单元中，二极管中的一个与可逆电阻切换元件中的一个串联，并设置在第一导体中的一个和第二导体中的一个之间。进一步地，每个可逆电阻切换元件都是利用选择性沉积工艺形成的。
在本发明的第十方面，提供一种包括形成于衬底上方的第一存储器级的单片三维存储阵列。第一存储器级包括多个存储器单元，其中每个存储器单元含有(1)控向元件；(2)可逆电阻切换元件，该可逆电阻切换元件耦连到该控向元件并且是利用选择性沉积工艺形成的。单片三维存储器阵列还包括单片地形成于第一存储器级上方的至少一个第二存储器级。根据本发明的这些以及其它实施方式提供很多的其 它方面。
本发明的其它特征和方面通过下文的具体描述、权利要求以及附图得以更清楚地体现。
附图说明
图1是根据本发明提供的示例性存储器单元的示意图。
图2A是根据本发明提供的存储器单元的第一实施例的简化透视图。
图2B是由多个图2A中的存储器单元形成的第一存储器级的一部分的简化透视图。
图2C是根据本发明提供的第一示例性三维存储器阵列的一部分的简化透视图。
图2D是根据本发明提供的第二示例性三维存储器阵列的一部分的简化透视图。
图3是图2A的存储器单元的示例性实施例的截面图。
图4A-D是根据本发明制造单个存储器级期间的衬底的一部分的截面图。
图5是根据本发明提供的第一可替代的存储器单元的截面图。
图6是根据本发明提供的第二可替代的存储器单元的截面图。
具体实施方式
如上所述，利用可重复写入的电阻率切换材料来制造存储器件是困难的。例如，很多可重复写入的电阻率切换材料很难被化学刻蚀，由此增加了制造的成本和将其用于集成电路的复杂性。
根据本发明，难以被化学刻蚀的可重复写入的电阻率切换材料可以用于存储器单元而不需要被刻蚀。例如，在至少一个实施例中，提供了一种存储器单元，该存储器单元包括利用选择性沉积工艺形成的可逆电阻率切换材料，从而可逆电阻率切换材料可以用于存储器单元而不被刻蚀。
在一个或多个示例性实施例中，利用氧化镍作为可逆电阻率切换材料来形成可逆电阻切换元件。如上文中合并的’939申请中所记载的，氧化镍膜已经表现出适用于存储器单元。
含有镍的膜如Ni、NixPy、NiO、NiOx、NiOxPy等都难以被化学刻蚀。在至少一个实施例中，通过利用选择性沉积工艺，氧化镍层可以用于存储器单元的可逆电阻切换元件中而不需要对氧化镍层进行刻蚀。例如，可以通过利用沉积工艺例如电镀、化学沉积等只在形成于衬底上方的导电层上选择性沉积含有镍的层来形成可逆电阻切换元件。通过这种方式，只有衬底上的导电表面被图案化和/或被刻蚀(在沉积含有镍的层之前)，而在含有镍的层上则不发生上述过程。
在一些实施例中，氧化镍可以被选择性地沉积，而在另外一些实施例中，镍可以被选择性地沉积，然后被氧化成氧化镍。在这两种情况下，都不需要刻蚀镍和/或氧化镍层，存储器单元的制造能够被充分简化。
其它的材料也可以被选择性地沉积，然后在必要的时候退火和/或氧化，根据本发明来形成可逆的或者是一次性可编程的电阻率切换材料以用于存储器单元。例如，Nb、Ta、V、Al、Ti、Co、Co-Ni合金等的薄膜都可以例如通过电镀选择性地沉积，然后氧化形成可逆电阻率切换材料。
存储器单元的示例性发明
图1是根据本发明提供的示例性存储器单元100的示意图。存储器单元100包括耦连到控向元件104的可逆电阻切换元件102。
可逆电阻切换元件102包括可逆电阻率切换材料(未单独示出)，该可逆电阻率切换材料具有可在两个或更多个的状态之间可逆地切换的电阻率。例如，元件102的可逆电阻率切换材料可以在制造时处于初始低电阻率状态，而在施加第一电压和/或电流后就被切换成高电阻率状态。施加第二电压和/或电流可以使该可逆电阻率切换材料变回到低电阻率状态。可替代地，可逆电阻切换元件102可以在制造时处于初始高阻状态，而在施加适当的(多个)电压和/或(多个)电流后就被可逆地切换成低阻状态。当用于存储器元件时，一种电阻状态可表示二进制的“0”而另一种电阻状态可以表示二进制的“1”，尽管可以使用多于两个的数据/电阻状态。许多可逆电阻率切换材料和利用可逆电阻切换元件的存储器单元的操作被记载在例如之前合并的’939申请 文件中。
在本发明的至少一个实施例中，可逆电阻切换元件102是利用选择性沉积工艺形成的。本文中下面将会记载，利用选择性沉积工艺可以在可逆电阻切换元件102中提供可逆电阻率切换材料而不需要对该可逆电阻率切换材料进行刻蚀。因此可逆电阻切换元件102的制造变得简化。
控向元件104可以包括薄膜晶体管、二极管或者通过选择性地限制可逆电阻切换元件102两端的电压和/或穿过可逆电阻切换元件102的电流而表现为非欧姆导通的其它合适的控向元件。通过这种方式，存储器单元100可用作二维或三维存储器阵列的一部分，数据可以写入存储器单元100和/或从存储器单元100中读取而不影响阵列中其它存储器单元的状态。
存储器单元100、可逆电阻切换元件102和控向元件104的示例性实施例将参考附图2A-图6在下文进行描述。
存储器单元的第一优选实施例
图2A是根据本发明提供的存储器单元200第一实施例的简化透视图。参考图2A，存储器单元200包括在第一导体206和第二导体208之间与二极管204串联的可逆电阻切换元件202。在一些实施例中，阻挡层210和/或导电层212可以形成在可逆电阻切换元件202和二极管204之间。例如，阻挡层210可以包括氮化钛、氮化钽、氮化钨等，导电层212可以包括钨或者其它合适的金属层。如下文中将要描述的，阻挡层210和/或导电层212可在形成二极管204时作为硬掩膜。例如在2006年5月13日提交的发明名称为“CONDUCTIVE HARD MASKTO PROTECT PATTERNED FEATURES DURING TRENCH ETCH”的美国专利申请第11/444,936号(下文中被称为’936申请)中描述了这样的硬掩膜，在此通过引用将该申请全文合并于此。在二极管204和第一导体206之间还可以形成另外的阻挡层213，例如氮化钛、氮化钽、氮化钨等。
如下文中将要描述的，为了简化存储器单元200的制造，可逆电阻切换元件202是选择性形成的。在至少一个实施例中，可逆电阻切 换元件202包括至少一部分氧化镍层，该氧化镍层是通过选择性沉积镍然后氧化该镍层而形成的。例如，Ni、NixPy或者其它类似形式的镍都可以通过化学沉积、电镀或者其它类似的选择性工艺来进行选择性沉积，然后氧化形成氧化镍(例如，利用快速热氧化或者其它的氧化工艺)。在其他实施例中，氧化镍本身可以被选择性地沉积。例如，含有NiO-、NiOx-或者NiOxPy-的层可以利用选择性沉积工艺沉积在二极管204上方，然后退火和/或氧化(如果必要的话)。这些和其它的实施例将在下文中结合附图3进行说明。虽然在图2A中所示的可逆电阻切换元件202位于二极管204的上方，可以理解，在可替代的实施例中，可逆电阻切换元件202也可以位于二极管204的下方(例如下文中图6所示)。在一些实施例中，可逆电阻切换元件202只有一部分例如一个或更多个细丝(filament)可以用于转换和/或是可切换的。
二极管204可以包括任何合适的二极管，例如垂直多晶p-n或p-i-n二极管，其可以是朝上的，即二极管的n区在p区的上面，也可以是朝下的，即二极管的p区在n区的上面。二极管204的示例性实施例在下文中参考图3进行说明。
第一和/或第二导体206、208可以包括任何合适的导电材料，如钨、任何合适的金属、重掺杂的半导体材料、导电的硅化物、导电的硅-锗化物、导电的锗化物等。在图2A的实施例中，第一和第二导体206、208是轨道形状的并沿着不同的方向延伸(例如，大体上互相垂直)。其它的导体形状和/或结构也是可用的。在一些实施例中，阻挡层、粘合层、抗反射涂层和/或类似物(未示出)可以与第一和/或第二导体206结合使用来提高器件的性能和/或有利于器件的制造。
如上所述，其它材料也可以用于形成可逆电阻切换元件202。例如，如Nb、Ta、V、Al、Ti、Co、Co-Ni合金等材料可以类似地被选择性沉积在二极管204上方(同样也可如图2A中所示的沉积在阻挡层210上方和/或导电层212上方)，而且如果有必要，将其氧化和/或退火以形成可逆电阻切换元件202。
图2B是利用多个图2A中的存储器单元形成的第一存储器级214的一部分的简化透视图。为了简化，可逆电阻切换元件202、二极管204、阻挡层210和213以及导电层212没有分别示出。存储器阵列214 是一个“交叉点”阵列，该阵列包括多个位线(第二导体208)和字线(第一导体206)，多个存储器单元被耦连到这些线上(如图所示)。其它的存储器阵列结构也是可用的，例如也可以有多个存储器层级。例如，图2C是单片三维阵列216的一部分的简化透视图，该阵列包括位于第二存储器级220下面的第一存储器级218。在图2C所示的实施例中，每个存储器级218、220包括位于交叉点阵列中的多个存储器单元200。可以理解，在第一和第二存储器级218和220之间可以存在另外的层(例如层间电介质)，但是为了简化，在图2C中没有示出。其它存储器阵列结构也是可用的，也可以有更多的存储器层级。在图2C所示的实施例中，根据所有的二极管可以“指向”同一个方向，例如根据使用具有在二极管底部或顶部上的p掺杂区域的p-i-n二极管来决定朝上或者朝下，以此来简化二极管的制造。
在一些实施例中，存储器级可以如例如美国专利第6,952,030号“High-density three-dimensional memory cell”中所记载的那样形成，该专利通过参考全文合并于此。例如，第一存储器级的上导体可用作位于第一存储器级上面的第二存储器级的下导体，如图2D所示。在这样的实施例中，相邻存储器级的二极管优选指向相对的方向，如2007年3月27日提交的名称为“LARGE ARRAY OF UPWARD POINTINGP-I-N DIODES HAVING LARGE AND UNIFORM CURRENT”的美国专利申请第11/692,151号(下文中被称为’151申请)中记载的那样，该申请通过参考全文合并于此。例如，第一存储器级218中的二极管如箭头A1所示朝上(例如，p区在二极管的底部)，同时第二存储器级220的二极管如箭头A2所示朝下(例如，n区在二极管的底部)，反之亦然。
单片三维存储器阵列就是这样的一种存储器阵列，其中多个存储器级形成在单个衬底例如晶片上而没有介于其间的衬底。形成第一存储器级的层直接沉积或者生长在一个或多个现有级的层上。相反，堆叠的存储器是通过在分离的衬底上形成多个存储器级并将这些存储器级在顶部彼此粘合在一起而构建成的，如Leedy的美国专利第5,915,167号“Three dimensional structure memory”中记载的那样。衬底在键合之前被减薄或者从存储器级上去除，但是因为存储器级最初 形成于分离的衬底上，所以这样的存储器并不是真正的单片三维存储器阵列。
图3是图2A中的存储器单元200的示例性实施例的截面图。参考图3，存储器单元200包括可逆电阻切换元件202、二极管204和第一及第二导体206、208。
如上所述，二极管204可以是垂直的p-n或者p-i-n二极管，方向可以朝上或者朝下。在图2D所示的实施例中，相邻的存储器级共用导体，相邻的存储器级优选具有指向相对方向的二极管，例如第一存储器级中的p-i-n二极管朝下，相邻的第二存储器级的p-i-n二极管朝上(反之亦然)。
在一些实施例中，二极管204可以由多晶半导体材料形成，例如多晶硅、多晶硅-锗合金、多晶锗或者其它合适的材料。举例来说，二极管204可以包括重掺杂的n+多晶硅区域302、n+多晶硅区域302上方的轻掺杂或者本征(非有意掺杂的)多晶硅区域304和本征区域304上方的重掺杂的p+多晶硅区域306。在一些实施例中，在n+多晶硅区域302上形成薄的(例如几百埃或者更少的)锗和/或硅-锗合金层(未示出)，当使用硅-锗合金时其中锗的含量为大约10at％(原子数百分比为10％)或者更多，以阻挡和/或减少从n+多晶硅区域302到本征区域304的掺杂迁移，如2005年12月9日提交的发明名称为“DEPOSITEDSEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANTDIFFUSION AND METHOD OF MAKING”的美国专利申请第11/298,331号(下文中被称为’331申请)中记载的那样，该申请通过参考全文合并于此。可以理解，n+区和p+区的位置是可以互换的。阻挡层308如氮化钛、氮化钽、氮化钨等可形成在第一导体206和n+区302之间(例如用来阻挡和/或减小金属原子迁移到多晶硅区域中)。
当通过沉积硅(例如无定形硅或多晶硅)制造二极管204时，在制造过程中二极管204上可以形成硅化物层310以使沉积硅处于低电阻率状态。这样的低电阻率状态允许存储器单元200更容易被编程，因为不需要大的电压来将沉积硅切换到低电阻率状态。例如，硅化物形成金属(silicide-forming metal)层312如钛或钴可以被沉积在p+多晶硅区域306上。在随后为了使形成二极管204的沉积硅结晶而采用 的退火步骤中(下面将详述)，硅化物形成金属层312和二极管204的沉积硅相互作用形成硅化物层310，消耗掉所有的或者一部分硅化物形成金属层312。
如美国专利第7,176,064号“Memory Cell Comprising aSemiconductor Junction Diode Crystallized Adjacent to a Silicide”中记载的(该专利通过参考全文合并于此)，硅化物形成材料例如钛和/或钴在退火过程中与沉积硅反应形成硅化物层。硅化钛和硅化钴的晶格间距大小与硅相近，很明显这样的硅化物层在沉积硅结晶时可作为邻近的沉积硅的“结晶模版”或者“籽晶”(例如，硅化物层310在退火时增强硅二极管204的晶体结构)。由此提供低电阻率的硅。在硅-锗合金二极管和/或锗二极管中也可以得到类似的结果。
在图3的实施例中，可逆电阻切换元件202是通过选择性沉积工艺形成的。在一些实施例中，可逆电阻切换元件202形成在导电的硅化物形成金属层312上方(或者形成在硅化物形成金属层312上方的导电阻挡层上)。(这样的层在二极管204的形成过程中被图案化，如下文参考图4A-4D所述)。然而，在其它的实施例中，在形成电阻切换元件202之前也可在硅化物形成金属层312上方形成金属硬掩膜。例如，在硅化物形成金属层312上方可形成阻挡层314和/或导电层316。阻挡层314可包括氮化钛、氮化钽、氮化钨等，导电层316可包括钨或者其它合适的金属层。如本文下面将要描述的，阻挡层314和/或导电层316可在二极管204形成的过程中作为硬掩膜，并且可减轻顶部导体208形成过程中可能出现的任何过度刻蚀(如上文中引用的’936申请中记载的)。例如，阻挡层314和导电层316被图案化和刻蚀，然后在刻蚀二极管204的过程中作为掩膜。对导电层316、阻挡层314、硅化物形成金属层312、二极管204(p+多晶硅层306、本征层304、n+多晶硅层302)和阻挡层308进行刻蚀，形成柱状结构318。介电材料320沉积在柱状结构318的顶部和周围，使该柱状结构318与制造在包括存储器单元200的存储器级上的其它存储器单元(未示出)的其他类似柱状结构隔离开。然后执行化学机械抛光(CMP)或者电介质回刻(etchback)步骤使介电材料320平坦化，然后从导电层316的顶端移去介电材料。
在介电材料320被平坦化后，通过选择性沉积工艺在图案化和刻蚀过的金属层316上形成可逆电阻切换元件202。例如，可以通过以下方法在图案化和刻蚀过的导电层316上形成氧化镍层：(1)选择性沉积氧化镍如NiO、NiOx、NiOxPy等，且根据需要退火和/或氧化氧化镍，和/或(2)选择性沉积镍然后使该镍氧化。在这两种情况下，因为氧化镍只沉积在导电层316的图案化和刻蚀过的顶表面上，所以可以消除对刻蚀镍和/或氧化镍层的需求，存储器单元的制造可以得到明显的简化。进一步地，可以形成任何期望厚度的氧化镍。在一些实施例中，可逆电阻切换元件202所使用的氧化镍层的厚度为大约1000埃或更小，且更优选地为500埃或更小(尽管其它厚度范围也是可用的)。
在一个实施例中，在形成并图案化和刻蚀导电层316之后，采用化学沉积工艺在导电层316上选择性沉积镍或者氧化镍。例如，通过将导电层316浸入水溶液中，使用水溶液在导电层316上选择性地形成镍或者氧化镍。这种水溶液可包含有例如一种或更多种可溶解的盐/前体、配位剂和/或用来调节溶液的PH值的缓冲剂。在一些实施例中，水溶液可包括镍盐和/或镍盐的氢氧化物，如硫酸镍、亚硫酸镍、磷酸镍、磷化镍、氢氧化镍、磷酸氨或者上述物质的混合物。进一步的示例性组分可包括NiSO4、NaH2PO2、柠檬酸钠、(NH4)2SO4等。可以理解，根据形成水溶液的精确组分和/或其它工艺条件，可以将镍或者氧化镍(或者二者)沉积在导电层316上。
示例性工艺条件包括将导电层316浸入含有镍的水溶液中大约1秒钟到大约5分钟，同时维持水溶液的温度在大约20℃至85℃的范围内。可用于选择性地形成镍或者氧化镍层的其他示例性水溶液和/或工艺条件记载在以下文献中：N.Takano等人，“Mechanism ofthe ChemicalDeposition of Nickel on Silicon Wafers in Aqueous Solution”，Journal ofElectrochemical Society，146(4)pp.1407-1411(1999)，此文献通过参考全文合并于此。如上所述，沉积的镍或者氧化镍可包括Ni、NixPy、NiO、NiOx、NiOxPy或者其它类似的材料。
在形成镍或者氧化镍之后，可以采用热氧化工艺来由选择性沉积的镍形成氧化镍，或者改善选择性沉积的氧化镍的形貌和/或电学性能。示例性氧化条件包括在氧环境例如氧气中，在400-800℃的温度下快速 热氧化大约20秒至10分钟。可以采用其它的氧化或退火工艺、氧的种类、时间和/或温度。
可以用于在图案化和刻蚀过的导电层316上形成含有镍的层的其它合适的选择性沉积工艺包括常规镍电镀。可以采用任何合适的电镀工艺在导电层316上选择性沉积镍。之后，电镀的镍可以如上所述被氧化以形成氧化镍。
如上所述，其它材料可以用于形成可逆电阻切换元件。例如，如Nb、Ta、V、Al、Ti、Co、Co-Ni合金等材料都可以类似地选择性沉积在二极管204上方(例如在阻挡层210上方和/或在导电层212上方，如图2A所示)，然后根据需要进行退火和/或氧化。
在形成可逆电阻切换元件202之后，接着形成顶部导体208。在一些实施例中，在沉积导电层324之前，可以在可逆电阻切换元件202上方形成一个或更多个阻挡层和/或粘合层322。导电层324和阻挡层322可一起被图案化和刻蚀以形成顶部导体208。在一些实施例中，可以通过下文结合附图4A-4D所描述的镶嵌工艺形成顶部导体208。
顶部导体208形成后，可以使存储器单元200退火，以使二极管204的沉积半导体材料结晶(和/或形成硅化物层310)。在至少一个实施例中，退火是在氮气的气氛下在大约600-800℃之间且更优选地在大约650-750℃之间的温度下持续大约10秒至大约2分钟。也可以采用其它的退火时间、温度和/或环境。如前所述，硅化物层310可在退火过程中作为下面沉积的半导体材料的“结晶模板”或者“籽晶”，该半导体材料形成二极管204。由此提供低电阻率的二极管材料。
根据本发明用于制造存储器单元的示例性工艺在下文中结合附图4A-D进行说明。
存储器单元的示例性制造工艺
附图4A-D图示说明根据本发明制造第一存储器级过程中衬底400的一部分的截面图。如下文中将要说明的，第一存储器级包括多个存储器单元，每个存储器单元包括利用选择性沉积工艺形成的可逆电阻切换元件。可以在第一存储器级上方制造另外的存储器级(如之前结合附图2C-2D所述)。
参考图4A，所示的衬底400已经经历了若干工艺步骤。衬底400可以是任何合适的衬底，如硅、锗、硅-锗、非掺杂的、掺杂的、块状的(bulk)、绝缘体上的硅(SOI)或者其它带有或不带有额外电路的衬底。例如，衬底400可以包含有一个或更多个n-阱或者p-阱区域(未示出)。
在衬底400上方形成隔离层402。在一些实施例中，隔离层402可以是一层氧化硅、氮化硅、氮氧化硅或者其它任何合适的绝缘层。
形成隔离层402后，在隔离层402上方形成粘合层404(例如，通过物理气相沉积或者其它方法)。例如，粘合层404可以是厚度大约为20埃至大约500埃且优选为大约100埃的氮化钛，或者其它合适的粘合层如氮化钽、氮化钨、一个或更多个粘合层的结合等。可以采用其它的粘合层材料和/或厚度。在一些实施例中，粘合层404是可选的。
形成粘合层后，在粘合层404上方沉积导电层406。导电层406可以包括通过任何合适的方法沉积(例如化学气相沉积(CVD)、物理气相沉积(PVD)等)的任何合适的导电材料如钨或者其它合适的金属、重掺杂的半导体材料、导电的硅化物、导电的硅-锗化物、导电的锗化物等。在至少一个实施例中，导电层406可能包括大约200埃至大约2500埃的钨。也可以采用其它的导电材料和/或厚度。
形成导电层406后，对粘合层404和导电层406进行图案化和刻蚀。例如，利用软掩膜或硬掩膜，通过常规光刻技术和湿法或者干法刻蚀工艺对粘合层404和导电层406进行图案化和刻蚀。在至少一个实施例中，对粘合层404和导电层406进行图案化和刻蚀，以形成大致平行、大致共面的导体408(如图4A所示)。导体408和/或导体408之间的空隙的示例性宽度范围在大约200埃到大约2500埃之间，尽管其它的导体宽度和/或空隙宽度也是可用的。
形成导体408后，在衬底400上方形成介电层410来填充导体408之间的间隙。例如，可以在衬底400上沉积大约3000-7000埃的氧化硅，并利用化学机械抛光或回刻工艺将其平坦化以形成平坦表面412。平坦表面412包括由介电材料隔开的暴露在外的导体408的顶表面(如图所示)。其它的介电材料如氮化硅、氮氧化硅、低K介电材料等和/或其它的介电层厚度也是可用的。示例性低K介电材料包括碳掺杂的氧 化物、碳化硅层等。
在本发明的其它实施例中，可以利用镶嵌工艺形成导体408，在镶嵌工艺中，介电层410被形成并图案化以便为导体408产生开口或空隙。这些开口或空隙可以被粘合层404和导电层406(和/或根据需要被导电籽晶、导电填充物和/或阻挡层)填充。随后粘合层404和导电层406可以被平坦化形以形成平坦表面412。在这样的实施例中，粘合层404将沿着每个开口或空隙的底部和侧壁排列。
平坦化后，每个存储器单元的二极管结构被形成。参考图4B，在衬底400的平坦化的顶部表面412上方形成阻挡层414。阻挡层414可以是厚度为大约20埃至大约500埃且优选为大约100埃的氮化钛或者其它合适的阻挡层如氮化钽、氮化钨、一个或多个阻挡层的结合、阻挡层与其它层的结合如钛/氮化钛、钽/氮化钽或者钨/氮化钨堆叠等。也可以采用其它的阻挡层材料和/或厚度。
在沉积阻挡层后，开始沉积用于形成每个存储器单元中的二极管(例如图2A-3的二极管204)的半导体材料。如前所述，每个二极管可以是垂直的p-n或者p-i-n二极管。在一些实施例中，每个二极管是由多晶半导体材料如多晶硅、多晶硅-锗合金、多晶锗或者其它合适的材料形成的。为了叙述方便，本文描述了一种多晶硅的朝下的二极管的制造过程。可以理解，其它的材料和/或二极管结构也是可用的。
参考图4B，形成阻挡层414后，在阻挡层414上方沉积重掺杂的n+硅层416。在一些实施例中，n+硅层416是以无定形状态沉积的。在其它的实施例中，n+硅层416是以多晶状态沉积的。可以采用CVD或者其它合适的工艺来沉积n+硅层416。在至少一个实施例中，n+硅层416可以由例如厚度在大约100埃到大约1000埃之间且使用磷或砷掺杂的硅形成，掺杂浓度为大约1021cm-3。其它的厚度、掺杂类型和掺杂浓度也是可用的。n+硅层416可以是原位掺杂，例如在沉积过程中通入施主气体。其它的掺杂方法也是可用的(例如，离子注入)。
沉积n+硅层416后，在n+硅层416上方形成轻掺杂的、本征的和/或非有意掺杂的硅层418。在一些实施例中，本征硅层418是以无定形状态沉积的。在其它的实施例中，本征硅层418是以多晶状态沉积的。可以采用CVD或者其它合适的工艺来沉积本征硅层418。在至少 一个实施例中，本征硅层418的厚度可以为大约500埃到大约4800埃，优选为大约2500埃。其它的本征层厚度也是可以采用的。
在沉积本征硅层418之前，可以在n+硅层416上方形成薄的(例如几百埃或者更薄)的锗和/或硅-锗合金层(未示出)，用来阻止和/或减小从n+硅层416到本征硅层418的掺杂剂扩散(如之前合并’331申请中所记载)。
重掺杂的p型硅被沉积并通过离子注入掺杂或者在沉积过程中原位掺杂来形成p+硅层420。例如，可以采用表面均匀p+注入将硼注入到本征硅层418内一个预定的深度。示例性可注入分子离子包括BF2、BF3、B等。在一些实施例中，可以采用大约1×1015离子/cm2至5×1015离子/cm2的注入剂量。也可以采用其它的注入种类和注入剂量。进一步地，在一些实施例中，可采用扩散工艺。在至少一个实施例中，最终的p+硅层420的厚度为大约100埃-700埃，尽管其它的p+硅层尺寸也是可用的。
形成p+硅层420后，在p+硅层420上方沉积硅化物形成金属层422。示例性硅化物形成金属包括溅射的或沉积的钛或钴。在一些实施例中，硅化物形成金属层422具有大约10埃到大约200埃的厚度，优选为大约20埃到大约50埃，且更优选为大约20埃。其它的硅化物形成金属层材料和/或厚度也是可用的。
在硅化物形成金属层422上方沉积阻挡层424。阻挡层424可以是厚度为大约20埃到大约500埃且优选为大约100埃的氮化钛或者其它合适的阻挡层如氮化钽、氮化钨、一个或者多个阻挡层的结合、阻挡层与其它层的结合如钛/氮化钛、钽/氮化钽、钨/氮化钨堆叠等。也可以采用其它的阻挡层材料和/或厚度。
形成阻挡层424后，在阻挡层424上方形成导电层426。导电层426是厚度为大约50埃到大约1000埃且优选为大约500埃的导电材料，如钨或者其它合适的金属。
然后阻挡层414、硅区域416、418和420、硅化物形成金属层422、阻挡层424和导电层426被图案化并被刻蚀成柱428。例如，最开始时，导电层426和阻挡层424被刻蚀。然后刻蚀继续进行，刻蚀硅化物形成金属层422、硅区域420、418和416以及阻挡层414。在对硅进行 刻蚀的时候，导电层426和阻挡层424作为硬掩膜。硬掩膜是一个刻蚀过的层，其用于对下面的层进行图案化刻蚀；如果导电层426上的所有光刻胶都被消耗掉的话，硬掩膜可以代替其提供图案以这种方法，只用一次光刻步骤就可以形成柱428。可以采用传统的光刻技术以及湿法或干法刻蚀工艺来形成柱428。每个柱428包括p-i-n型的朝下的二极管430。类似地可以形成朝上的p-i-n二极管。
形成柱428后，在柱428上方沉积介电层432，用于填充柱428之间的空隙。例如，大约200-7000埃的氧化硅可以被沉积，然后利用化学机械抛光或回蚀工艺进行平坦化以形成平坦表面434。平坦表面434包括被介电材料432分隔开的柱428的裸露顶表面(如图所示)。其它的介电材料如氮化硅、氮氧化硅、低K介电材料等和/或其它的介电层厚度也是可用的。优选的低K介电材料包括碳掺杂的氧化物、碳化硅层等。
形成平坦表面434后，在每个柱428上方选择性地形成可逆电阻切换元件436(图4C)。例如，可以通过选择性沉积(1)氧化镍；和/或(2)选择性沉积镍然后将镍氧化的方式在每个导电的柱428上方选择性地形成氧化镍层。在上述任一种情况下，都可以省去刻蚀镍和/或氧化镍层的步骤，明显简化存储器单元的制造。如上所述，可以使用选择性沉积镍或氧化镍的任何合适的方法，如化学沉积、电镀等。在至少一个实施例中，在每个导电柱428上方形成的可逆电阻切换元件436都包括氧化镍层，该氧化镍层具有1000埃或更小的厚度优选厚度为500埃或更小。可以采用其它氧化镍厚度。氧化镍层可以包括例如NiO、NiOx和NiOxPy或者其它类似的材料。其它材料例如Nb、V、Al、Ti、Co、钴-镍合金等可以类似地被选择性沉积、氧化和/或退火以在每个柱428上方形成选择性沉积的可逆电阻率切换。
参考图4D，形成可逆电阻切换元件436后，可以以类似于底部的一组导体408的形成方法在柱428上方形成第二组导体438。例如，如图4D所示，在一些实施例中，在沉积用于形成上部第二组导体438的导电层442之前，可以在可逆电阻切换元件436上方沉积一个或更多个阻挡层和/或粘合层440。
导电层442可使用任何合适的导电材料如钨、其它合适的金属、 重掺杂的半导体材料、导电的硅化物、导电的硅化物-锗化物、导电的锗化物等通过任何合适的方法(如CVD、PVD等)来形成。可以使用其它导电层材料。阻挡层和/或粘合层440可包括氮化钛或其它合适的层例如氮化坦、氮化钨、一个或几个层的结合或者任何其它的合适材料。沉积的导电层442和阻挡层和/或粘合层440可被图案化并被刻蚀以形成第二组导体438。在至少一个实施例中，上部导体438是大致平行、大致共面的导体，其与底部导体沿着不同的方向延伸。
在本发明的其它的实施例中，上部导体438可以利用镶嵌工艺形成，其中介电层被形成和图案化以便为导体438产生开口或空隙。如’936申请所述，导电层426和阻挡层424可以在为上部导体438形成开口或空隙的过程中减轻介电层过度刻蚀的影响，阻止二极管430的意外短路。
开口或空隙可以由粘合层440和导电层442(和/或根据需要由导电籽晶、导电填充物和/或阻挡层)填充。然后粘合层440和导电层443可以被平坦化以形成平坦表面。
形成上部导体438后，该结构可以被退火以使二极管430的沉积的半导体材料结晶(和/或通过硅化物形成金属层422与p+区域420的反应形成硅化物区域)。在至少一个实施例中，退火在600℃到800℃的温度下在氮气气氛中进行大约10秒到大约2分钟，优选在650℃到750℃的温度范围中。可以使用其它退火时间、温度和/或环境。在每个硅化物形成金属区域422与p+区域420反应时形成的硅化物区域在退火过程中可以作为下面沉积的形成二极管430的半导体材料的“结晶模板”或“籽晶”(例如，将任何无定形半导体材料变为多晶半导体材料和/或提高二极管430的整体结晶性质)。由此提供低电阻率的二极管材料。
第一可替代的示例性存储器单元
图5是根据本发明提供的示例性存储器单元500的截面图。存储器单元500包括薄膜晶体管(TFT)，如薄膜金属氧化物半导体场效应晶体管(MOSFET)502，该晶体管与形成于衬底505上方的可逆电阻切换元件504耦连。例如，MOSFET 502可以是形成在任何合适的衬 底上的n沟道或p沟道薄膜MOSFET。在图示的实施例中，在衬底505上方形成绝缘区域506如二氧化硅、氮化硅、氮氧化物等，然后在绝缘区域506上方形成沉积的半导体区域507如沉积的硅、锗、硅-锗等。薄膜MOSFET 502形成于沉积的半导体区域507内，并通过绝缘区506与衬底505绝缘。
MOSFET 502包括源极/漏极区508、510和沟道区512，以及栅介电层514、栅电极516和间隔区518a-b。在至少一个实施例中，源极/漏极区508、510可以是p型掺杂，沟道区512可以是n型掺杂，而在其它的实施例中源极/漏极区508、510可以是n型掺杂，沟道区512可以是p型掺杂。任何其它的MOSFET结构或者任何合适的制造技术都可以用于薄膜MOSFET 502。在一些实施例中，可以通过使用STI、LOCOS或其它类似工艺形成的绝缘区(未示出)来使MOSFET 502电绝缘。可替代地，MOSFET 502的栅极、源极区和/或漏极区可以与在衬底505上形成的其它晶体管(未示出)共用。
可逆电阻切换元件504包括在导体栓塞526上方形成的可逆电阻率切换材料522。在至少一个实施例中，可逆电阻率切换材料522是利用前面参考附图1-图4D的实施例所述的选择性沉积工艺形成的。例如，可以通过选择性沉积(1)氧化镍；和/或(2)选择性沉积镍然后使该镍氧化的方式在导体栓塞526上方选择性形成氧化镍层。示例性的选择性沉积工艺包括化学沉积、电镀等。根据本发明可以选择性沉积、氧化和/或退火其他材料以形成用于存储器单元500的可逆电阻切换元件(这些材料如Nb、Ta、V、Al、Ti、Co、钴-镍合金等)。
如图5所示，可逆电阻切换元件504通过第一导电栓塞526与MOSFET 502的源极/漏极区510耦连，并通过第二导电栓塞530(其延伸穿过介电层532)与第一金属级(M1)线528耦连。同样地，第三导电栓塞534将MOSFET 502的源极/漏极区508与MI线536耦连。导电栓塞和/或线可以用任何合适的金属如钨、其它金属、重掺杂的半导体材料、导电的硅化物、导电的硅-锗化物、导电的锗化物等形成(带有或不带有阻挡层)。需要注意的是，当MOSFET为n-沟道器件时，区域508作为MOSFET 502的漏极区而区域510作为MOSFET 502的源极区；当MOSFET为p-沟道器件时，区域508作为MOSFET 502的 源极区而区域510作为MOSFET 502的漏极区。介电层532包括任何合适的介电材料如二氧化硅、氮化硅氮氧化硅、低K介电材料等。
在存储器单元500中，薄膜MOSFET 502用作控向元件，其工作方式与图2A-4D中的存储器单元使用的二极管的工作方式类似，选择性地限制施加到可逆电阻切换元件504两端的电压和/或流过可逆电阻切换元件504的电流。
在至少一个实施例中，可逆电阻切换元件504包括厚度为大约1000埃或更少的氧化镍层，优选厚度为大约500埃或更少。可以采用其它的氧化镍厚度。
第二可替代的存储器单元
图6是根据本发明提供的示例性存储器单元600的截面图。存储器单元600与图3中的存储器单元200相似，区别在于可逆电阻切换元件202形成在二极管204下方。特别地，如图6所示，通过在图案化和刻蚀过的底部导体206上选择性沉积导电材料602来形成可逆电阻切换元件202。根据本发明，接着根据需要对导电材料602退火和/或氧化，以形成用于存储器单元600的可逆电阻率切换材料604。例如，导电材料602可以包括Ni、NixPy、NiO、NiOx、NiOxPy、Nb、Ta、V、Al、Ti、Co、钴-镍合金等的层，该层被选择性沉积(如通过电镀)，然后被氧化以形成可逆电阻率切换材料层604。垂直交叠和/或对准二极管204的可逆电阻率切换材料层604的一部分可以用作位于存储器单元600中的二极管204和第一导体206之间的可逆电阻切换元件202。在一些实施例中，可逆电阻切换元件202的仅仅一部分，如一个或者几个细丝，可以切换或者是可切换的。因为层604是选择性沉积在图案化和刻蚀过的底部导体206上的，所以可逆电阻率切换材料层604不需要刻蚀。
前述内容只公开了本发明的优选实施例。落在本发明范围内的上面公开的设备和方法的修改对本领域技术人员来说是显而易见的。例如，尽管本发明主要描述了选择性沉积镍和氧化镍，但应该理解其它材料如Ta、Nb、Al、V、Co、钴-镍合金、Ti等也可以被选择性沉积以用于可逆电阻切换元件，形成例如Ta2O5、Nb2O5、Al2O3、V2O5、CoO、 (CoxNiy)Oz和TiO2等。
因此，虽然已经通过其示例性实施例公开了本发明，但应该理解，如，其它实施例也可能落入随附的权利要求所限定的本发明的主旨和保护范围内。

Claims (78)

1.一种形成存储器单元的方法，该方法包括：
在衬底上方形成控向元件；
利用选择性沉积工艺形成耦连到所述控向元件的可逆电阻切换元件。
2.如权利要求1所述的方法，其中形成所述控向元件包括形成二极管。
3.如权利要求1所述的方法，其中形成所述控向元件包括形成多晶二极管。
4.如权利要求1所述的方法，其中形成所述控向元件包括形成垂直多晶二极管。
5.如权利要求1所述的方法，其中形成所述控向元件包括形成垂直具有处于低电阻率状态的多晶材料的垂直多晶二极管。
6.如权利要求1所述的方法，其中形成所述控向元件包括形成p-n二极管或者p-i-n二极管。
7.如权利要求1所述的方法，其中形成所述控向元件包括形成薄膜晶体管。
8.如权利要求1所述的方法，其中形成所述控向元件包括形成薄膜金属氧化物半导体场效应晶体管即MOSFET。
9.如权利要求1所述的方法，其中形成所述可逆电阻切换元件包括形成NiO、NiOx和NiOxPy中的至少一种。
10.如权利要求9所述的方法，其中形成所述可逆电阻切换元件包括形成具有厚度为1000埃或更小的氧化物的可逆电阻切换元件。
11.如权利要求10所述的方法，其中形成所述可逆电阻切换元件包括形成具有厚度为500埃或更小的氧化物的可逆电阻切换元件。
12.如权利要求1所述的方法，其中形成所述可逆电阻切换元件包括选择性地形成含有镍的层。
13.如权利要求12所述的方法，其中形成所述含有镍的层包括选择性地形成含有NiO-、NiOx-或者NiOxPy-的层。
14.如权利要求13所述的方法，进一步包括退火或者氧化所述含有NiO-、NiOx-或者NiOxPy-的层。
15.如权利要求12所述的方法，其中形成所述含有镍的层包括选择性地形成Ni或者NixPy层，并进一步包括氧化所述Ni或者NixPy层。
16.如权利要求13所述的方法，其中形成所述含有镍的层包括化学沉积所述含有镍的层。
17.如权利要求13所述的方法，其中形成所述含有镍的层包括利用电镀法形成所述含有镍的层。
18.如权利要求1所述的方法，进一步包括将所述控向元件和所述可逆电阻切换元件串联。
19.一种使用权利要求1所述的方法形成的存储器单元。
20.一种使用权利要求9所述的方法形成的存储器单元。
21.一种形成存储器单元的方法，该方法包括：
在衬底上方形成第一导体；
在所述第一导体上方形成二极管；
利用选择性沉积工艺在所述第一导体上方形成可逆电阻切换元件；以及
在所述二极管和所述可逆电阻切换元件上方形成第二导体。
22.如权利要求21所述的方法，其中形成所述二极管包括形成垂直多晶二极管。
23.如权利要求22所述的方法，进一步包括形成与所述垂直多晶二极管的多晶材料相接触的硅化物、硅-锗化物或者锗化物区域，从而所述多晶材料处于低电阻率状态。
24.如权利要求21所述的方法，其中形成所述可逆电阻切换元件包括形成具有厚度为500埃或更小的氧化物层的可逆电阻切换元件。
25.如权利要求21所述的方法，其中形成所述可逆电阻切换元件包括选择性地形成含有镍的层。
26.如权利要求25所述的方法，其中形成所述含有镍的层包括选择性地形成含有NiO-、NiOx-或者NiOxPy-的层。
27.如权利要求25所述的方法，其中形成所述含有镍的层包括选择性地形成Ni或者NixPy层，并进一步包括氧化所述Ni或者NixPy层。
28.一种使用权利要求21所述的方法形成的存储器单元。
29.一种使用权利要求24所述的方法形成的存储器单元。
30.一种形成存储器单元的方法，包括：
在衬底上方形成第一导体；
在所述第一导体上方形成垂直多晶二极管；
在所述垂直多晶二极管上方选择性地形成含有氧化镍层的可逆电阻切换元件；和
在所述垂直多晶二极管上方形成第二导体。
31.如权利要求30所述的方法，进一步包括形成与所述垂直多晶二极管的多晶材料相接触的硅化物、硅-锗化物或者锗化物区域，从而所述多晶材料处于低电阻率状态。
32.如权利要求30所述的方法，其中选择性地形成所述可逆电阻切换元件包括形成具有厚度为500埃或更小的氧化物层的可逆电阻切换元件。
33.如权利要求30所述的方法，其中形成所述垂直多晶二极管包括形成垂直多晶硅二极管。
34.一种使用权利要求30所述的方法形成的存储器单元。
35.一种形成存储器单元的方法，该方法包括：
在衬底上方形成具有源极区和漏极区的薄膜晶体管；
形成耦连到所述晶体管的所述源极区或所述漏极区的第一导体；
在所述第一导体上方选择性地形成含有氧化镍层的可逆电阻切换元件；和
在所述可逆电阻切换元件上方形成第二导体。
36.如权利要求35所述的方法，其中形成所述薄膜晶体管包括形成n沟道的或p沟道的薄膜金属氧化物半导体场效应晶体管。
37.如权利要求35所述的方法，其中选择性地形成所述可逆电阻切换元件包括形成具有厚度为500埃或更小的氧化物层的可逆电阻切换元件。
38.一种使用权利要求35所述的方法形成的存储器单元。
39.如权利要求1所述的方法，其中形成所述可逆电阻切换元件包括形成Ta2O5、Nb2O5、Al2O3、V2O5、CoO、(CoxNiy)Oz和TiO2中的至少一种。
40.一种存储器单元，其包括：
控向元件；
可逆电阻切换元件，其耦连到所述控向元件并且是利用选择性沉积工艺形成的。
41.如权利要求40所述的存储器单元，其中所述控向元件包括二极管。
42.如权利要求41所述的存储器单元，其中所述二极管包括垂直多晶二极管。
43.如权利要求42所述的存储器单元，其中所述垂直多晶二极管包括处于低电阻率状态的多晶材料。
44.如权利要求41所述的存储器单元，其中所述二极管包括p-n二极管或者p-i-n二极管。
45.如权利要求40所述的存储器单元，其中所述控向元件包括薄膜晶体管。
46.如权利要求45所述的存储器单元，其中所述薄膜晶体管包括金属氧化物半导体场效应晶体管即MOSFET。
47.如权利要求40所述的存储器单元，其中所述可逆电阻切换元件包括NiO、NiOx和NiOxPy中的至少一种。
48.如权利要求47所述的存储器单元，其中所述可逆电阻切换元件具有1000埃或更小的氧化物厚度。
49.如权利要求47所述的存储器单元，其中所述可逆电阻切换元件具有500埃或更小的氧化物厚度。
50.如权利要求40所述的存储器单元，进一步包括含有镍的层，并且其中所述可逆电阻切换元件是通过氧化或退火所述含有镍的层而形成的。
51.如权利要求50所述的存储器单元，其中所述含有镍的层是利用化学沉积或电镀工艺选择性沉积的。
52.如权利要求40所述的存储器单元，其中所述控向元件和所述可逆电阻切换元件是串联的。
53.如权利要求40所述的存储器单元，进一步包括含有镍的层，且其中所述可逆电阻切换元件是通过氧化或退火所述含有镍的层而形成的。
54.如权利要求40所述的存储器单元，其中所述可逆电阻切换元件包括Ta2O5、Nb2O5、Al2O3、V2O5、CoO、(CoxNiy)Oz和TiO2中的至少一个。
55.一种存储器单元，其包括：
第一导体；
形成于所述第一导体上方的第二导体；
形成于所述第一导体和所述第二导体之间的二极管；和
利用选择性沉积工艺形成于所述第一导体和所述第二导体之间的可逆电阻切换元件。
56.如权利要求55所述的存储器单元，其中所述二极管包括垂直多晶二极管。
57.如权利要求56所述的存储器单元，进一步包括与所述垂直多晶二极管的多晶材料相接触的硅化物、硅-锗化物或者锗化物区域，从而所述多晶材料处于低电阻率状态。
58.如权利要求55所述的存储器单元，其中所述可逆电阻切换元件包括NiO、NiOx和NiOxPy中的至少一种。
59.如权利要求55所述的存储器单元，其中所述含有镍的层是通过化学沉积或电镀工艺选择性沉积的。
60.一种存储器单元，其包括：
第一导体；
形成于所述第一导体上方的垂直多晶二极管；
选择性地形成于所述垂直多晶二极管上方并含有氧化镍层的可逆电阻切换元件；和
形成于所述垂直多晶二极管上方的第二导体。
61.如权利要求60所述的存储器单元，进一步包括与所述垂直多晶二极管的多晶材料相接触的硅化物、硅-锗化物或者锗化物区域，从而所述多晶材料处于低电阻率状态。
62.如权利要求60所述的存储器单元，其中所述可逆电阻切换元件包括NiO、NiOx和NiOxPy中的至少一种。
63.如权利要求62所述的存储器单元，其中所述可逆电阻切换元件具有为1000埃或更小的氧化物厚度。
64.如权利要求62所述的存储器单元，其中所述可逆电阻切换元件具有为500埃或更小的氧化物厚度。
65.一种存储器单元，其包括：
具有源极区和漏极区的薄膜晶体管；
耦连到所述源极区或所述漏极区的第一导体；
形成于所述第一导体上方并含有氧化镍层的可逆电阻切换元件；和
形成于所述可逆电阻切换元件上方的第二导体。
66.如权利要求65所述的存储器单元，其中所述薄膜晶体管包括n沟道的或p沟道的金属氧化物半导体场效应晶体管。
67.如权利要求65所述的存储器单元，其中所述可逆电阻切换元件包括NiO、NiOx和NiOxPy中的至少一种。
68.如权利要求67所述的存储器单元，其中所述可逆电阻切换元件具有为1000埃或更小的氧化物厚度。
69.如权利要求67所述的存储器单元，其中所述可逆电阻切换元件具有为500埃或更小的氧化物厚度。
70.多个非易失性存储器单元，其包括：
沿第一方向延伸的多个平行、共面的第一导体；
多个二极管；
多个可逆电阻切换元件；和
沿不同于所述第一方向的第二方向延伸的多个平行、共面的第二导体；
其中，在每个存储器单元内，所述二极管中的一个与所述可逆电阻切换元件中的一个串联，并设置在所述第一导体中的一个和所述第二导体中的一个之间；并且
其中每个可逆电阻切换元件是利用选择性沉积工艺形成的。
71.如权利要求70所述的多个存储器单元，其中每个二极管是垂直多晶二极管。
72.如权利要求71所述的多个存储器单元，进一步包括与每个垂直多晶二极管的多晶材料相接触的硅化物、硅-锗化物或者锗化物区域，从而所述多晶材料处于低电阻率状态。
73.如权利要求70所述的多个存储器单元，其中每个可逆电阻切换元件包括NiO、NiOx和NiOxPy中的至少一种。
74.一种单片三维存储器阵列，其包括：
形成于衬底上方的第一存储器级，所述第一存储器级包括：
多个存储器单元，其中所述第一存储器级的每个存储器单元包括：
控向元件；和
可逆电阻切换元件，其耦连到所述控向元件并且是利用选择性沉积工艺形成的；和
单片地形成于所述第一存储器级上方的至少一个第二存储器级。
75.如权利要求74所述的单片三维存储器阵列，其中每个控向元件包括垂直多晶二极管。
76.如权利要求75所述的单片三维存储器阵列，其中每个垂直多晶二极管包括垂直多晶硅二极管。
77.如权利要求74所述的单片三维存储器阵列，其中每个可逆电阻切换元件包括NiO、NiOx和NiOxPy中的至少一种。
78.如权利要求74所述的单片三维存储器阵列，其中每个存储器单元的各个控向元件与可逆电阻切换元件串联。
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