DE102008000319A1 - Vorrichtung eines Speicherarrays unter Verwendung von FinFETs - Google Patents

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Abstract

Eine Speicherzelle enthält ein FinFET-Auswahlbauelement und ein Speicherelement. Bei einigen Ausführungsformen weist eine Speicherzelle ein Kontaktelement auf, das zwischen eine Oberfläche des Stegs und das Speicherelement gekoppelt ist.

Description

  • ERFINDUNGSGEBIET
  • Die hierin beschriebenen verschiedenen Ausführungsformen betreffen allgemein eine Vorrichtung mit Speicherzellenarrays und insbesondere eine Vorrichtung mit Speicherzellenarrays unter Verwendung von FinFETs als Auswahlbauelemente.
  • ALLGEMEINER STAND DER TECHNIK
  • In den vergangenen Jahren gibt es mit der zunehmenden Nachfrage von hoher Dichte von Arrays von nichtflüchtigen Speicherzellen (NVM – non-volatile memory), zum Beispiel Phasenwechsel-Direktzugriffsspeichern (PCRAM – phase change random access memories) und Magnetdirektzugriffsspeichern (MRAM – magnetic random access memories) einen signifikanten Bedarf an einer Reduzierung der Größe der Auswahlbauelemente der NVM-Zellen. Außerdem verursacht die zunehmende Nachfrage von hoher Dichte von Logikschaltungsanordnungen auch die Notwendigkeit einer Reduzierung der Größe der Schaltbauelemente der Logikschaltungsanordnungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Perspektivansicht einer Einheit eines Speicherzellenarrays mit einem FinFET mit einem Paar Bitleitungskontakte gemäß einer Ausführungsform der Anmeldung;
  • 2 ist eine Querschnittsansicht der Einheit des in 1 gezeigten Speicherzellenarrays durch einen der Bitleitungskontakte des FinFET gemäß einer Ausführungsform der Anmeldung;
  • 3 ist eine Querschnittsansicht der Einheit des in 1 gezeigten Speicherzellenarrays entlang einer Sourceleitung des FinFET gemäß einer Ausführungsform der Anmeldung und
  • 4 ist eine Perspektivansicht einer Einheit eines Speicherzellenarrays mit einem FinFET mit einer lokalen Zwischenverbindung gemäß einer anderen Ausführungsform der Anmeldung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis von Ausführungsbeispielen zu liefern. Es ist für den Fachmann jedoch klar, dass die Ausführungsformen der Erfindung ohne diese spezifischen Details praktiziert werden können.
  • Der in der folgenden Beschreibung verwendete Ausdruck „FinFET" bezeichnet eine Art von Mehrfachgate-Feldeffekttransistor, das heißt einen MuGFET mit einem Steg aus Material, der als ein Kanal für den Transistor funktioniert. Der Ausdruck „NVM" bezeichnet einen nichtflüchtigen Speicher. Der Ausdruck „PCRAM" bezeichnet „einen Phasenwechseldirektzugriffsspeicher". Der Ausdruck „MRAM" bezeichnet „einen Magnetdirektzugriffsspeicher". Der Ausdruck „CBRAM" bezeichnet „einen" leitenden überbrückenden Direktzugriffsspeicher. Der Ausdruck „FeRAM" bezeichnet einen „ferroelektrischen Direktzugriffsspeicher".
  • 1 ist eine Perspektivansicht eines Abschnitts eines Speicherzellenarrays, die zwei Zellen zeigt, jeweils mit einem FinFET-Auswahlbauelement und mit Bitleitungskontakten gemäß einer Ausführungsform der Anmeldung.
  • Bei der Ausführungsform verwendet das Speicherzellenarray 100 FinFET-Auswahlbauelemente. Ein Abschnitt des Speicherzellenarrays 100 enthält: ein Speicherelement 20 mit zwei Anschlüssen, einen Steg 40, der auf einer isolierenden Oberfläche eines Substrats 10 getragen wird, und ein Kontaktelement (Bitleitungskontakt) 50, zwischen das Speicherelement 20 eine Oberfläche des Stegs 40 gekoppelt. Das Kontaktelement 50 ist an einen Anschluss des Speicherelements 20 gekoppelt und ist zumindest teilweise um die Oberfläche des Stegs 40 gewickelt und kontaktiert diese. Bei einigen Ausführungsformen kontaktiert der umwickelte Kontakt eine oder beide Seitenwände des Stegs 40. Bei einigen Ausführungsformen steht der umwickelte Kontakt mit einer oder mehreren Seitenwänden und der oberen Oberfläche des Stegs 40 in Kontakt. Bei einigen Ausführungsformen kontaktiert der umwickelte Kontakt nur die obere Oberfläche des Stegs 40.
  • Bei einigen Ausführungsformen ist das Speicherelement 20 ein nichtflüchtiger Speicher (NVM). Bei einer Ausführungsform ist das Speicherelement 20 ein Phasenwechsel-Direktzugriffsspeicher (PCRAM). Bei einigen Ausführungsformen umfasst der Phasenwechsel-Direktzugriffsspeicher (PCRAM) ein Chalcogenid-Speichermaterial. Bei einer anderen Ausführungsform ist das Speicherelement 20 ein Magnetdirektzugriffsspeicher (MRAM). Bei einer anderen Ausführungsform ist das Speicherelement 20 ein CBRAM (conductive bridging random access memory – leitender überbrückender Direktzugriffsspeicher). Bei einer weiteren Ausführungsform ist das Speicherelement 20 ein ferroelektrischer Direktzugriffsspeicher (FeRAM). Bei einigen Ausführungsformen ist der Widerstand des Speicherelements 20 so programmiert, dass er sich entweder in einem hochohmigen Zustand oder einem niederohmigen Zustand befindet. Der Speicherelementzustand kann über die Bitleitung detektiert werden.
  • Bei einigen Ausführungsformen besteht das Substrat 10 aus Silizium. Bei anderen Ausführungsformen kann das Substrat 10 aus anderen Halbleitermaterialien wie etwa Germanium und Galliumarsenid hergestellt sein. Bei einer Ausführungsform kann das Substrat 10 eine Isolierschicht wie etwa eine BOX-Struktur (Buried Oxide – vergrabenes Oxid) enthalten. Bei weiteren Ausführungsformen kann das Substrat 10 eine SOI-Struktur (Silicon On Insulator – Silizium auf Isolator) enthalten. Weitere Isolierschichten können in weiteren Ausführungsformen verwendet werden, wie etwa zum Beispiel beispielsweise Nitrid, Siliziumnitrid oder Nitrid mit einer Doppelschicht aus Oxid.
  • Bei einigen Ausführungsformen ist der Steg 40 aus n- oder p-dotiertem Silizium hergestellt. Bei anderen Ausführungsformen kann der Steg 40 aus anderen Halbleitermaterialien bestehen, von denen eines oder mehrere aus einer Gruppe aus Halbleitermaterialien ausgewählt ist bestehend aus Germanium, Siliziumkarbid, Galliumarsenid und Indiumphosphid. Der Steg 40 kann mit einem dünnen leitenden Film 41 aus Silizid (unter Bezugnahme auf 2 und 3), als Beispiel, mit einer Dicke von etwa 10 nm beschichtet sein.
  • Bei einigen Ausführungsformen besteht das Kontaktelement 50 aus Wolfram. Bei anderen Ausführungsformen besteht das Kontaktelement 50 aus einem Leiter ausgewählt aus einer Gruppe bestehend aus einem oder mehreren von Wolfram, Kupfer, Silber, Gold, Aluminium und ihren Legierungen. Das Kontaktelement 50 kann unter Einsatz beispielsweise eines herkömmlichen Ätzprozesses, das Ätzen einer Öffnung (oder eines Lochs) zur Oberseite und zumindest teilweise eine oder beide Seiten des Stegs 40 herunter zu der Isolierschicht des Substrats hergestellt werden. Dieses Loch oder diese Öffnung wird dann mit Wolfram (oder einem anderen leitenden Material) gefüllt, wodurch das Kontaktelement 50 entsteht, das zumindest teilweise um den Steg 40 gewickelt ist. Das Kontaktelement braucht bei einer Ausführungsform nicht auf dem Steg zentriert zu sein, sollte aber mindestens einen Abschnitt der Oberseite des Stegs 40 und mindestens teilweise eine Seite des Stegs 40 herunter kontaktieren. Einen besseren Kontakt kann man durch Kontaktieren beider Seiten des Stegs 40 herunter zu der Isolierschicht des Substrats erhalten. Bei einigen Ausführungsformen wird vor dem Füllen der Öffnung ein Dünnfilm aus TiN als Schutzschicht auf der Öffnung aufgebracht. Bei anderen Ausführungsformen wird ein Dünnfilm aus TaN als Schutzschicht auf der Öffnung aufgebracht.
  • Bei einigen Ausführungsformen besitzt der Steg 40 einen entlang seiner Länge genommenen Querschnitt, der im wesentlichen die Gestalt eines Rechtecks aufweist. Bei anderen Ausführungsformen liegt der Querschnitt des Steges 40 im wesentlichen in Gestalt eines Rechtecks mit abgerundeten Ecken vor. Bei einer Ausführungsform liegt der Querschnitt des Stegs 40 im wesentlichen in Gestalt eines Omega Ω vor. Bei einer Ausführungsform liegt das Verhältnis Höhe zu Breite des Stegs 40 im Bereich von etwa 1:1 bis 5:1. Bei einer Ausführungsform beträgt die Breite des Stegs etwa 20 nm. Die Höhe und Breite kann signifikant variiert werden, wie auch das Verhältnis, um Transistoren mit verschiedenen gewünschten Kennlinien zu erhalten. Eine größere Höhe kann einen Transistor liefern, der in der Lage ist, mehr Strom anzusteuern, ohne dass zusätzliche Chipbodenfläche erforderlich ist.
  • Weiter unter Bezugnahme auf 1 wird gemäß einer Ausführungsform eine Vorrichtung bereitgestellt, die mehrere Speicherzellen nebeneinander und über einer Oberfläche eines Substrats 10 in einem zweidimensionalen Array enthält, das in einer x-Richtung und in einer y-Richtung entlang einer x- und y-Achse verläuft. Eine Einheit 100 der Speicherzellen der Ausführungsform, die sich über das Substrat 10 erstrecken, enthält ein Paar Speicherelemente 20, wobei eine Sourceleitung 30 über und in Kontakt mit einem Sourcegebiet eines Stegs 40 positioniert ist. 1 zeigt auch ein Paar Stege 40, die von ihrem an die Sourceleitung 30 gekoppelten Sourcegebiet zu einem Draingebiet an dem anderen Ende jedes Stegs verlaufen, ein Paar Kontaktelemente (das heißt Bitleitungskontakte) 50, eine Gateleitung 60 und ein Paar Bitleitungen 70. Jedes Speicherelement 20 besitzt zwei Anschlüsse, das heißt, einen oberen Anschluss und einen unteren Anschluss.
  • Bei einer Ausführungsform verläuft die Sourceleitung 30 in der durch die isolierende Oberfläche des Substrats 10 getragenen y-Richtung. Das Paar Stege 40 verläuft allgemein oder im wesentlichen parallel in der x-Richtung über der Oberfläche des Substrats 10 und ist auf drei Seiten von der Sourceleitung 30 umwickelt. Die Kontaktelemente 50 sind so angeordnet, dass sie zumindest teilweise um einen jeweiligen Steg 40 gewickelt sind und die unteren Anschlüsse eines Speicherelements 20 stützen bzw. elektrisch kontaktieren. Die Gateleitung 60 verläuft allgemein in der durch die Isolierschicht des Substrats 10 unterstützten y-Richtung. Die Gateleitungen 60 sind auf drei Seiten davon um jeweilige Stege 40 gewickelt und sind zwischen einer Sourceleitung 30 und einem Kontaktelement 50 positioniert. Das Paar Bitleitungen 70 verläuft allgemein in der x-Richtung über der Sourceleitung 30 und der Gateleitung 60, aber nicht in Kontakt damit, und ist jeweils an den oberen Anschluss jeweiliger Speicherelemente 20 gekoppelt.
  • Bei einigen Ausführungsformen bilden das Substrat 10, die Sourceleitung 30, das Paar Kontaktelemente 50, die Gateleitung 60 und das Paar Stege 40 einen FinFET, das heißt, einen MuGFET mit doppeltem Steg, der als ein Auswahlbauelement der Speicherelemente 20 verwendet werden kann. Ein derartiger FinFET kann auch als ein Schaltbauelement in einer Logikschaltung verwendet werden.
  • Bei einigen Ausführungsformen besteht die Sourceleitung 30 aus einem oder mehreren Metallen ausgewählt aus der Gruppe von Metallen bestehend aus Wolfram, Kupfer, Silber, Gold und Aluminium. Es können auch andere geeignete Leiter aus Metall oder einem anderen Material verwendet werden.
  • Bei einigen Ausführungsformen besteht die Gateleitung 60 aus Polysilizium.
  • Bei einigen Ausführungsformen bestehen die Bitleitungen 70 aus einem Metall ausgewählt aus der Gruppe von Metallen bestehend aus Wolfram, Kupfer, Silber, Gold und Aluminium oder anderen oder einer Legierung davon.
  • Bei einigen Ausführungsformen liegt das Verhältnis Höhe zu Breite jedes Stegs 40 in einem Bereich von etwa 1:1 bis etwa 5:1. Bei einer Ausführungsform liegt die Breite jedes Stegs 40 in einem Bereich von etwa 10 nm bis etwa 25 nm.
  • Bei einigen Ausführungsformen kann die Mindestzellengröße jeder Speicherzelle in einem Mehrzellenarray reduziert werden. Bei einigen Ausführungsformen sind die Speicherzellen in dem Mehrzellenarray gemäß einer Architektur von nicht mehr als 32 nm konstruiert. Bei einigen Ausführungsformen beträgt die Stegteilung, d. h. der y-Achse-Abstand zwischen benachbarten Stegen, etwa 100 nm. Für solche Ausführungsformen beträgt auch die y-Achse-Teilung der Bitleitungskontakte 100 nm und der Durchmesser der Bitleitungskontakte beträgt etwa 40 nm. Bei einer derartigen Ausführungsform besitzt die Gateelektrode, d. h. die Wortleitung, eine Breite von etwa 30 nm, und ist etwa 40 nm von dem Bitleitungskontakt in einer x-Achse-Längsrichtung entlang der Stegachse und etwa 40 nm von dem Sourceleitungskontakt in der anderen Längsrichtung entlang der Stegachse beabstandet. Die gemeinsame Sourceleitung, die gemeinsam mit einer benachbarten Zelle benutzt werden kann, besitzt eine Breite von etwa 20 nm, von denen etwa 10 nm jeder Zelle zugeordnet sind. Bei einer derartigen Ausführungsform beträgt die Gesamtabmessung entlang der x-Achse einer einzelnen Zelle entlang der Längsachse des Stegs etwa 180 nm. Die Zellenabmessung entlang der x-Achse ist somit die Summe aus 10 nm für den zugewiesenen Abschnitt der Breite der gemeinsamen Sourceleitung plus 30 nm für die Breite der Gateelektrode oder Wortleitung und 80 nm für jeden der 40-nm-Abstände zwischen der Gateleitung und der Sourceleitung bzw. Bitleitungskontakten plus etwa 50 nm für den Durchmesser des Bitleitungskontakts und zusätzliche 20 nm, was die Hälfte des Abstands zwischen benachbarten Bitleitungskontakten entlang der Längsachse der Stege ist. Die Fläche für eine Zellenausführungsform mit den obigen Nennabmessungen beträgt somit etwa 0,018 μm2, was das Produkt aus der Abmessung entlang der x-Achse von etwa 180 nm und der Abmessung entlang der y-Achse bzw. der Stegteilung von etwa 100 nm ist.
  • Es versteht sich, dass die oben erörterte Ausführungsform nur eine Ausführungsform der Erfindung ist und dass andere Ausführungsformen andere Abmessungen entlang der x- und y-Achse aufweisen können und sogar eine gewisse Differenz bei der Mindestzellenfläche aufweisen können und dass die erörterten Abmessungen zur Erläuterung anstatt zur Beschränkung verwendet werden. Bei einigen Ausführungsformen beträgt die Fläche der Speicherzelle unter etwa 0,022 μm2. Bei einigen Ausführungsformen beträgt die Fläche der Speicherzelle unter 0,020 μm2.
  • Bei Zellen, wo eine herkömmliche Sourceleitungskonstruktion verwendet wird, ist die Sourceleitung mindestens etwa 40 nm breit, von denen etwa 20 nm auf jede Zelle zurückzuführen sind. Bei solchen herkömmlichen Konstruktionen sind separate Kontaktfleckenbereiche auf dem Substrat erforderlich, um ein Ende der Stege mit der Basis der Bitleitungskontakte zu verbinden. Bei jenen herkömmlichen Konstruktionen wird ein Mindestteilungsabstand von etwa 140 nm durch die Summe der Länge des Kontaktfleckenbereichs in der Richtung der y-Achse senkrecht zur Längsachse der Stege bestimmt und beträgt etwa 90 nm plus zusätzliche 50 nm um einen Abstand zwischen benachbarten Kontaktfleckenpads entlang der y-Achse zu gestatten. Bei der x-Achse beträgt die Zellenabmessung solcher herkömmlicher Konstruktionen mindestens etwa 190 nm, was die Summe ist aus der Breite der Bitleitungskontakte in der x-Achse von mindestens etwa 40 nm, der breite der Gate- oder Wortleitung von 30 nm plus den zwei 40-nm-Abständen der Gateelektrode von der gemeinsamen Sourceleitung und von dem Kontaktfleckenbereich, 20 nm als die Hälfte der Sourceleitungsbreite von etwa 40 nm und etwa 20 nm, was die Hälfte des Abstands der Bitleitungskontakte zwischen benachbarten Zellen ist. Bei Mindestnennabmessungen entlang der x- und y-Achse von 190 nm mal 140 nm beträgt die Mindestabmessung einer herkömmlichen Zelle somit mindestens etwa 0,027 μm2.
  • Die Mindestzellengröße von Mehrzellenausführungsformen mit einer reduzierten Breite der gemeinsamen Sourceleitung und um einen Abschnitt der Stege herumgewickelten Bitleitungskontakten (0,018 μm2) beträgt etwa ein Drittel weniger als vergleichbare Zellen mit herkömmlichen Sourceleitungen und Bitleitungskontakten mit separaten Kontaktflächenbereichen (0,027 μm2).
  • Ein alternatives Maß für die unter Verwendung gewisser Ausführungsformen der Erfindung erzielte Flächenreduktion ist, indem man die oben berechneten Nennzellenflächen als Mehrfache von A2 betrachtet, wobei A etwa die Hälfte der Stegteilung der Architektur ist, auf der sie basieren. Bei einigen Ausführungsformen wird ein Multiplikator von 10,8 für die oben erörterte herkömmliche Zelle mit einer Fläche von 0,027 μm2 für eine Metall-Halbteilungs-Strukturmerkmalsgröße von 50 nm verwendet. Bei der oben erörterten Ausführungsform der Erfindung wird ein Multiplikator von 7,2 für die Fläche von 0,018 μm2 einer erörterten Ausführungsform einer Metall-Halbteilung verwendet. Bei einigen Ausführungsformen beträgt die Zellengröße unter 9A2, wobei A die Hälfte der Stegteilung der Speicherzelle ist. Bei einigen Ausführungsformen beträgt die Zellengröße unter 8A2.
  • Ein noch weiteres alternatives Maß für die unter Verwendung gewisser Ausführungsformen der Erfindung erzielte Flächenreduktion ist durch Betrachten der oben berechneten Nennzellenflächen als Vielfache von B2, dem Quadrat der definierenden Strukturmerkmalsgröße der Architektur, auf der sie basieren. Bei einigen Ausführungsformen wird ein Multiplikator von 26,4 für die oben erörterte Fläche von 0,027 μm2 der herkömmlichen Zelle für eine Strukturmerkmalsnenngröße von 32 nm auf der Basis der gedruckten Gatelänge verwendet, das heißt ihrer tatsächlichen Breite entlang der Längsachse des Stegtransistorstegs. Bei der oben erörterten Ausführungsform der Erfindung wird ein Multiplikator von 17,6 für die oben erörterte Ausführungsform mit einer 32-nm-Architektur mit einer Fläche von 0,018 μm2 verwendet. Bei einigen anderen Ausführungsformen beträgt die Zellengröße der Speicherzelle unter 22B2, wobei B die gedruckte Gatelänge des FinFET ist. Bei einigen Ausführungsformen beträgt die Zellengröße unter 20B2. Bei einigen Ausführungsformen beträgt die Zellengröße unter 18B2.
  • 2 ist eine Querschnittsansicht der Einheit des in 1 gezeigten Speicherzellenarrays durch einen der Bitleitungskontakte des FinFET entlang Schnittlinien 2'-2'.
  • Bei einigen Ausführungsformen wird eine Schicht aus BPSG (Bor-Phosphor-Silikatglas) 80, als eine Schicht aus Isolator, ausgebildet, um den Raum zwischen der Sourceleitung 30, dem Paar Stege 40, den Kontaktelementen 50 und der Gateleitung 60 zu füllen. Bei einigen Ausführungsformen ist die Höhe der Schicht aus BPSG 80 mindestens so hoch wie die höchste der Sourceleitung 30, der Gateleitung 60 und des Paars von Elementen 50.
  • Bei einigen Ausführungsformen wird eine Schicht aus Siliziumdioxid SiO2 90 ausgebildet, um den Raum über der oberen Oberfläche der Schicht aus BPSG 80 zwischen der Sourceleitung 30, der Gateleitung 60, den Bitleitungen 70 und den Speicherelementen 20 zu füllen.
  • Bei einigen Ausführungsformen ist jeder Steg 40 mit einem dünnen leitenden Film 41 beschichtet. Bei einer Ausführungsform ist der dünne Film 41 ein dünner leitender Film aus Silizid.
  • Bei einigen Ausführungsformen weist, wie in 2 gezeigt, jedes Kontaktelement 50 eine Schutzschicht 51 auf, die jedes Kontaktelement 50 bedeckt. Bei einer Ausführungsform ist die Schicht 51 TiN.
  • 3 ist eine Querschnittsansicht der Einheit des in 1 gezeigten Speicherzellenarrays entlang einer Sourceleitung 30 des FinFET entlang Schnittlinien 3'-3'.
  • Bei einigen Ausführungsformen wird eine Schicht aus Siliziumoxid (SiO2) 90 ausgebildet, um den Raum über der oberen Oberfläche der Schicht aus Bor-Phosphor-Silikatglas (BPSG) 80 zwischen der Sourceleitung 30, der Gateleitung 60, den Bitleitungen 70 und den Speicherelementen 100 zu füllen.
  • Bei einigen Ausführungsformen ist jeder Steg 40 mit einem dünnen Film 41 beschichtet. Bei einer Ausführungsform ist der dünne Film 41 ein dünner leitender Film aus Silizid.
  • 4 ist eine perspektivische Ansicht einer Einheit eines Speicherzellenarrays mit einem FinFET mit einer lokalen Zwischenverbindung gemäß einer weiteren Ausführungsform der Anmeldung. Gemäß der Erfindung wird eine Vorrichtung bereitgestellt, die mehrere Speicherzellen nebeneinander und über einer Oberfläche eines Substrats 10 in einem zweidimensionalen Array angeordnet enthält, das allgemein in einer x-Richtung und einer y-Richtung verläuft. Eine Einheit 200 der Speicherzellen der Ausführungsform, sich über das Substrat 10 erstreckend, enthält ein Speicherelement 20, eine Sourceleitung 30, ein Paar Stege 40, eine lokale Zwischenverbindung 53, eine Gateleitung 60, eine Bitleitung 70. Das Speicherelement 20 besitzt zwei Anschlüsse, d. h. einen oberen Anschluss und einen unteren Anschluss.
  • Bei der Ausführungsform von 4 verläuft die Sourceleitung 30 allgemein in der durch eine Isolierschicht unterstützten y-Richtung auf der Oberfläche des Substrats 10. Das Paar Stege 40 verläuft allgemein in der durch eine Isolierschicht auf der Oberfläche des Substrats 10 unterstützten x-Richtung, und die Sourceleitung 30 ist auf drei Seiten um sie herum gewickelt. Die lokale Zwischenverbindung 53 ist von einer Isolierschicht auf der Oberfläche des Substrats 10 gestützt ausgebildet, ist um das Paar Stege 40 herum gewickelt und unterstützt und kontaktiert den unteren Anschluss des Speicherelements 20. Bei einer Ausführungsform ist das Speicherelement 20 auf der Zwischenverbindung 53 zwischen den Stegen positioniert, doch kann die Stelle auf der Zwischenverbindung 53 gegebenenfalls entlang der Zwischenverbindung 53 variiert werden. Wenn es zwischen den Stegen angeordnet wird, kann man dadurch möglicherweise eine effizientere Nutzung von Chipbodenfläche erhalten.
  • Die Gateleitung 60 verläuft allgemein in der y-Richtung über der Oberfläche des Substrats 10, ist um das Paar von Stegen 40 auf drei Seiten davon herum gewickelt und ist zwischen der Sourceleitung 30 und der lokalen Zwischenverbindung 53 positioniert. Die Bitleitung 70 verläuft allgemein in der x-Richtung über der Sourceleitung 30 und der Gateleitung 60, aber nicht in Kontakt damit, und ist an den oberen Anschluss des Speicherelements 20 gekoppelt.
  • Bei der Ausführungsform bilden das Substrat 10, die Sourceleitung 30, die lokale Zwischenverbindung 53, die Gateleitung 60 und das Paar Stege 40 einen finFET (einen MuGFET mit doppeltem Steg) der als ein Auswahlbauelement des Speicherelementes 20 verwendet werden kann. Ein derartiger finFET kann auch als ein Schaltbauelement in einer Logikschaltung verwendet werden. Ein MuGFET mit doppeltem Steg kann zum Ansteuern größerer Ströme verwendet werden.
  • Bei einigen Ausführungsformen besteht die Sourceleitung 30 aus einem oder mehreren Metallen ausgewählt aus der Gruppe bestehend aus Wolfram, Kupfer, Silber, Gold, Aluminium und ihren Legierungen.
  • Bei einigen Ausführungsformen besteht die Gateleitung 60 aus Polysilizium.
  • Bei einigen Ausführungsformen besteht die Bitleitungen 70 aus einem Metall, das aus einem oder mehreren Leitern ausgewählt aus der Gruppe bestehend aus Wolfram, Kupfer, Silber, Gold und Aluminium und ihren Legierungen hergestellt sein kann.
  • Gemäß den Ausführungsformen können die Länge des Stegs und der Bitleitung und die Länge der Sourceleitung und der Gateleitung durch den Einsatz von umwickelten Kontakten anstatt separat ausgebildeter Kontaktpads reduziert werden. FinFET-Auswahlbauelemente und die Vorrichtung mit Speicherzellenarrays, in die FinFETs als Auswahlbauelemente gemäß den Ausführungsformen der Anmeldung integriert oder eingebettet sind, können die Flächenanforderungen reduzieren.
  • Die beiliegenden Zeichnungen, die einen Teil hiervon bilden, zeigen anhand einer Veranschaulichung und nicht als Beschränkung spezifische Ausführungsformen, wie der Gegenstand praktiziert werden kann. Die dargestellten Ausführungsformen sind in ausreichendem Detail beschrieben, damit der Fachmann die hierin offenbarten Lehren praktizieren kann. Andere Ausführungsformen können genutzt und davon abgeleitet werden, so dass strukturelle und logische Substitutionen und Änderungen vorgenommen werden können, ohne von dem Schutzbereich dieser Offenbarung abzuweichen. Die detaillierte Beschreibung soll deshalb nicht in einem beschränkenden Sinne betrachtet werden, und der Schutzbereich verschiedener Ausführungsformen wird nur durch die beigefügten Ansprüche definiert, zusammen mit dem vollen Umfang von Äquivalenten, zu denen solche Ansprüche berechtigt sind.
  • Wenngleich spezifische Ausführungsformen hierin dargestellt und beschrieben worden sind, versteht sich, dass jede Anordnung, die geplant worden ist, um den gleichen Zweck zu erzielen, für die gezeigten spezifischen Ausführungsformen substituiert werden kann. Diese Offenbarung soll jede und alle Adaptationen oder Variationen verschiedener Ausführungsformen abdecken. Kombinationen der obigen Ausführungsformen und andere hierin nicht spezifisch beschriebene Ausführungsformen ergeben sich dem Fachmann bei Betrachtung der obigen Beschreibung.
  • Die Zusammenfassung der Offenbarung wird vorgelegt in Übereinstimmung mit 37 C. F. R. § 1.72(b), die eine Zusammenfassung erfordern, die es dem Leser gestattet, die Art der technischen Offenbarung schnell festzustellen. Sie wird in dem Verständnis unterbreitet, dass sie nicht dazu verwendet wird, den Schutzbereich oder die Bedeutung der Ansprüche auszulegen oder zu begrenzen.

Claims (41)

  1. Speicherbauelement, umfassend: ein FinFET-Auswahlbauelement mit einem Steg und ein Speicherelement, wobei das FinFET-Auswahlbauelement ein Kontaktelement aufweist, das zwischen einer Oberfläche des Stegs und das Speicherelement gekoppelt ist.
  2. Speicherbauelement nach Anspruch 1, wobei das Kontaktelement teilweise um den Steg herumgewickelt ist.
  3. Speicherbauelement nach Anspruch 1, wobei das Kontaktelement ein eingebettetes Speicherelement ist.
  4. Speicherbauelement nach Anspruch 1, wobei das Speicherelement ein NVM ist.
  5. Speicherbauelement nach Anspruch 4, wobei das Speicherelement ausgewählt ist aus einer Gruppe von Speicherelementen bestehend aus PCRAM, MRAM, CBRAM und FeRAM.
  6. Speicherzellenarray aus Speicherzellen, wobei mindestens eine der Speicherzellen folgendes umfasst: ein NVM-Speicherelement und einen elektrisch an eines des Speicherelementes gekoppelten FinFET, wobei die Fläche der Speicherzelle unter 0,022 μm2 beträgt.
  7. Speicherzellenarray nach Anspruch 6, wobei die Fläche der Speicherzelle unter 0,020 μm2 beträgt.
  8. Speicherzellenarray nach Anspruch 6, wobei das Speicherelement ein PCRAM-Speicherelement ist.
  9. Speicherzellenarray nach Anspruch 6, wobei das PCRAM-Speicherelement ein Chalcogenid-Speichermaterial umfasst.
  10. Speicherzellenarray nach Anspruch 6, wobei die Speicherzelle gemäß einer Architektur von höchstens 32 nm konstruiert ist.
  11. Speicherzelle, umfassend: ein NVM-Speicherelement; einen elektrisch an das Speicherelement gekoppelten FinFET, wobei die Zellengröße der Speicherzelle unter 9A2 beträgt ist, wobei A die Hälfte der Stegteilung der Speicherzelle ist.
  12. Speicherzelle nach Anspruch 11, wobei die Zellengröße unter 8A2 beträgt.
  13. Speicherzellenarray nach Anspruch 11, wobei das NVM-Speicherelement ein PCRAM-Speicherelement ist.
  14. Speicherzellenarray nach Anspruch 13, wobei das PCRAM-Speicherelement ein Chalcogenid-Material umfasst.
  15. Speicherzelle, umfassend: ein NVM-Speicherelement; einen elektrisch an das Speicherelement gekoppelten FinFET, wobei die Zellengröße der Speicherzelle unter 22B2 beträgt, wobei B die gedruckte Gatelänge des FinFET ist.
  16. Speicherzelle nach Anspruch 15, wobei die Zellengröße unter 20B2 beträgt.
  17. Speicherzelle nach Anspruch 15, wobei die Zellengröße unter 18B2 beträgt.
  18. Speicherzellenarray nach Anspruch 15, wobei das NVM-Speicherelement ein PCRAM-Speicherelement ist.
  19. Speicherzellenarray nach Anspruch 15, wobei das PCRAM-Speicherelement ein Chalcogenid-Material umfasst.
  20. Vorrichtung, die folgendes umfasst: ein Paar Speicherelemente, wobei jedes der Speicherelemente einen unteren und oberen Anschluss aufweist; ein Paar vertikal orientierter Kontaktelemente, wobei jedes der Kontaktelemente an einen unteren Anschluss eines Speicherelements des Paars von Speicherelementen gekoppelt ist; ein Paar Stege, longitudinal parallel in einer zweiten Richtung über der Oberfläche des Substrats zwischen einem Sourcegebiet und einem Draingebiet davon verlaufend, wobei um jeden Steg des Paars von Stegen teilweise eine gemeinsame Sourceleitung gewickelt ist und teilweise ein Kontaktelement des Paars von Kontaktelementen gewickelt ist; eine Gateleitung, senkrecht zu den longitudinal verlaufenden Stegen über der Oberfläche des Substrats zwischen dem Sourcegebiet und dem Draingebiet verlaufend und das Paar Stege teilweise umwickelnd, und ein Paar Bitleitungen, die longitudinal parallel zu den Stegen über der Gateleitung verlaufen, aber nicht in Kontakt damit, wobei jede der Bitleitungen an den jeweiligen oberen Anschluss jedes Speicherelements des Paars von Speicherelementen gekoppelt ist.
  21. Vorrichtung nach Anspruch 20, wobei die Fläche jeder Einheit des Speicherzellenarrays eine Funktion einer Teilung des Paars von Stegen, einer Breite der Sourceleitung und einer Breite jedes Kontaktelements des Paars von Kontaktelementen ist.
  22. Vorrichtung nach Anspruch 20, wobei die Teilung des Paars von Stegen im wesentlichen 100 nm beträgt.
  23. Vorrichtung nach Anspruch 20, wobei die Breite der Sourceleitung im wesentlichen 20 nm beträgt.
  24. Vorrichtung nach Anspruch 20, wobei die Breite jedes Kontaktelements des Paars von Kontaktelementen im wesentlichen 40 nm beträgt.
  25. Vorrichtung nach Anspruch 20, wobei jedes Speicherelement des Paars von Speicherelementen ein NVM ist.
  26. Vorrichtung nach Anspruch 20, wobei jedes Kontaktelement des Paars von Kontaktelementen aus Material ausgewählt aus einem oder mehreren von Wolfram, Kupfer, Silber, Gold, Aluminium und ihren Legierungen hergestellt ist.
  27. Vorrichtung nach Anspruch 20, wobei die Sourceleitung aus einem Material ausgewählt aus einem oder mehreren von Wolfram, Kupfer, Silber, Gold und Aluminium hergestellt ist.
  28. Vorrichtung nach Anspruch 20, wobei jede Bitleitung des Paars von Bitleitungen aus Material ausgewählt aus einem oder mehreren von Wolfram, Kupfer, Silber, Gold und Aluminium hergestellt ist.
  29. Vorrichtung nach Anspruch 20, wobei die Gateleitung aus Polysilizium hergestellt ist.
  30. Vorrichtung nach Anspruch 20, wobei der Raum zwischen der Sourceleitung, den Stegleitungen, den Kontaktelementen und der Gateleitung mit BPSG (Bor-Phosphor-Silikatglas) gefüllt ist.
  31. Vorrichtung nach Anspruch 20, wobei der Raum zwischen der Sourceleitung, der Gateleitung, den Bitleitungen und den Speicherelementen mit SiO2 (Siliziumoxid) gefüllt ist.
  32. Vorrichtung, die folgendes umfasst: ein Speicherelement mit zwei Anschlüssen; eine Sourceleitung, die in der ersten Richtung über der Oberfläche des Substrats verläuft; ein Paar Stege, parallel in der zweiten Richtung über der Oberfläche des Substrats verlaufend, und wobei jeder der Stege teilweise von der Sourceleitung umwickelt ist; eine lokale Zwischenverbindung, in einer ersten Richtung über der Oberfläche des Substrats verlaufend, einen Anschluss des Speicherelements kontaktierend und teilweise das Paar von Stegen umwickelnd; eine Gateleitung, in der ersten Richtung über der Oberfläche des Substrats verlaufend, zwischen der Sourceleitung und der lokalen Zwischenverbindung angeordnet und teilweise das Paar der Stege umwickelnd; und eine Bitleitung, an einen anderen Anschluss des Speicherelements gekoppelt und in der zweiten Richtung über der Sourceleitung und der Gateleitung verlaufend, aber nicht in Kontakt damit.
  33. Vorrichtung nach Anspruch 32, wobei die Fläche der Vorrichtung eine Funktion einer Teilung des Paars von Stegen, einer Breite der Sourceleitung und einer Breite der lokalen Zwischenverbindung ist.
  34. Vorrichtung nach Anspruch 32, wobei die Teilung des Paars von Stegen im wesentlichen 100 nm beträgt.
  35. Vorrichtung nach Anspruch 32, wobei die Breite der Sourceleitung im wesentlichen 20 nm beträgt.
  36. Vorrichtung nach Anspruch 32, wobei die Breite der lokalen Zwischenverbindung im wesentlichen 40 nm beträgt.
  37. Vorrichtung nach Anspruch 32, wobei das Speicherelement ein NVM ist.
  38. Vorrichtung nach Anspruch 37, wobei das Speicherelement ausgewählt ist aus einer Gruppe von Elementen bestehend aus PCRAM, MRAM, CBRAM und FeRAM.
  39. Vorrichtung nach Anspruch 36, wobei die lokale Zwischenverbindung aus leitendem Material hergestellt ist.
  40. Vorrichtung nach Anspruch 39, wobei das leitende Material aus einem leitenden Material ausgewählt aus einem oder mehreren von Kupfer, Silber, Gold, Aluminium und ihren Legierungen hergestellt ist.
  41. Vorrichtung nach Anspruch 36, wobei die Sourceleitung aus Wolfram hergestellt ist.
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