DE102005004593B4

DE102005004593B4 - Integrierter Halbleiterspeicher mit einer Anordnung nichtflüchtiger Speicherzellen

Info

Publication number: DE102005004593B4
Application number: DE200510004593
Authority: DE
Inventors: Corvin Liaw
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2005-02-01
Filing date: 2005-02-01
Publication date: 2007-04-12
Anticipated expiration: 2025-02-02
Also published as: DE102005004593A1

Abstract

Integrierter Halbleiterspeicher (1) mit einer Anordnung (2) nichtflüchtiger Speicherzellen (5) und mit einer Vielzahl erster (11) und zweiter Leiterbahnen (12),
– wobei jede Speicherzelle (5) einen Schichtenstapel (8) mit einem Festkörperelektrolyten (6) und einer daran angrenzenden metallhaltigen Schicht (7) aufweist,
– wobei jeder Schichtenstapel (8) von einer ersten Leiterbahn (11) bis zu einer zweiten Leiterbahn (12) reicht und der ohmsche Widerstand (Ω) der Schichtenstapel (8) durch die Höhe einer zwischen der jeweiligen ersten Leiterbahn (11) und der jeweiligen zweiten Leiterbahn (12) anliegenden Spannung (U) veränderbar ist,
– wobei jeder Schichtenstapel (8) eine erste Endfläche (A) und eine entgegengesetzte zweite Endfläche (B) aufweist und bei jedem Schichtenstapel (8) die metallhaltige Schicht (7) näher an der ersten Endfläche (A) angeordnet ist als der Festkörperelektrolyt (6) und der Festkörperelektrolyt (6) näher an der zweiten Endfläche (B) angeordnet ist als die metallhaltige Schicht (7),
– wobei die Schichtenstapel (8) der...

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einer Anordnung nichtflüchtiger Speicherzellen.

Integrierte Halbleiterspeicher lassen sich nach der Speicherdauer gespeicherter Informationen klassifizieren. Flüchtige Halbleiterspeicher wie beispielsweise DRAMs (Dynamic Random Access Memories) besitzen Speicherzellen, die die eingeschriebenen Informationen nur für Bruchteile von Sekunden speichern und daher stets erneut wiederaufgefrischt werden müssen. In nichtflüchtigen Halbleiterspeichern hingegen bleiben gespeicherte Informationen auch nach Abschalten der Stromversorgung über einen langen Zeitraum, typischerweise mehrere Jahre erhalten.

Eine besonders platzsparende Anordnung von Speicherzellen wird bei solchen Halbleiterspeichern erzielt, deren Speicherzellen an Kreuzungsorten von Bitleitungen und Wortleitungen Schichtenstapel aufweisen, die keinerlei Auswahltransistor erfordern. Bei solchen als „cross-point-arrays" bezeichneten Speichertypen ergibt sich die pro Speicherzelle erforderliche Substratfläche aus dem Rastermaß der Bitleitungen und der Wortleitungen.

In dieser Bauweise können beispielsweise Halbleiterspeicher hergestellt werden, deren Speichermedium ein Festkörperelektrolyten ist. Ein Schichtenstapel, der sowohl eine Schicht aus einem Festkörperelektrolyten als auch eine metallhaltige Schicht aufweist, ist an entgegengesetzten Seiten an Leiter bahnen angeschlossen. Über die Leiterbahnen, die beispielsweise als Bitleitungen und Wortleitungen bezeichnet werden können, lassen sich elektrische Spannungen anlegen. Jeder Schichtenstapel ist zwischen je einer Bitleitung und einer Wortleitung angeordnet ist und wird bei Anlegen der Spannung zwischen der Bitleitung und der Wortleitung von einem Strom durchflossen. Die Größe dieses Stroms ist abhängig von dem ohmschen Widerstand des Schichtenstapels.

Auf der einen Seite einer aus einem Festkörperelektrolyten gebildeten Schicht besitzt der Schichtenstapel eine metallhaltige Schicht. Je nach Stromrichtung und Stärke der angelegten Spannung diffundieren Metallionen, die aus der metallhaltigen Schicht stammen, entweder in die Schicht aus dem Festkörperelektrolyten hinein oder aus ihr hinaus zurück in die metallhaltige Schicht. Wenn die in die Schicht aus dem Festkörperelektrolyten eindiffundierten Metallionen bis zu der der metallhaltigen Schicht abgewandten Grenzfläche der festkörperelektrolytischen Schicht diffundiert sind, verringert sich der ohmsche Widerstand des Schichtenstapels insgesamt; die nichtflüchtige Speicherzelle ist niederohmig geschaltet, was beispielsweise einem programmierten Speicherzustand entspricht. Beim Anlegen einer ausreichend hohen Spannung entgegengesetzter Polarität werden die Ionen aus dem Festkörperelektrolyten hinausgetrieben, nämlich zurück zur metallhaltigen Schicht. Dadurch wird ein hochohmiger Zustand der Speicherzelle wiederhergestellt und die Speicherzelle wieder gelöscht.

Nichtflüchtige Halbleiterspeicher der oben beschriebenen Bauweise werden auch als PMC (Programmable Metallization Cell) oder auch CBRAM (Conductive Bridging Random Access Memory) bezeichnet. Speicherzellen dieses Typs sind resistiv, d. h. widerstandsabhängig schaltende Elemente. Die Größe des ohmschen Widerstands des Schichtenstapels jeder einzelnen Zelle stellt eine Speicherinformation dar, die je nachdem, ob der Schichtenstapel jeweils hochohmig oder niederohmig ist, einer digitalen „0" oder „1" entspricht. Physikalisch ergibt sich die gespeicherte Information aus der Verteilung der eindiffundierten Metallionen innerhalb des Festkörperelektrolyten. Diese Verteilung und der sich daraus ergebende Speicherzustand (hochohmig oder niederohmig) ist durch Anlegen einer Mess- oder Lesespannung zwischen der Bitleitung und der Wortleitung, an die die Speicherzelle angeschlossen ist, auslesbar.

Festkörperelektrolytische Speicherzellen besitzen keine präzisen, für alle Speicherzellen derselben Speicherschaltung identischen Grenzwerte für diejenigen Schwellenspannungen, bei denen der Übergang von dem hochohmigen Zustand in den niederohmigen Zustand oder umgekehrt erfolgt. Beispielsweise variiert innerhalb derselben Speicherschaltung von Zelle zu Zelle der Mindestwert für die Löschspannungen, bei der eine ursprünglich niederohmige Speicherzelle hochohmig wird. Ebenso variiert von Zelle zu Zelle der Mindestwert für die Schreibspannung, oberhalb derer eine ursprünglich hochohmige Speicherzelle niederohmig wird. Anstelle diskreter Schwellenspannungen existieren in festkörperelektrolytischen Halbleiterspeichern allenfalls Schwellenspannungsbereiche vergleichsweise großer Bandbreite. Die Bandbreiten der Schwellenspannungen sind auch im Vergleich zum Mittelwert der jeweiligen Schwellenspannung nicht unerheblich. Häufig ist die Bandbreite der Löschspannungen (d. h. die Verteilung der speicherzellenspezifischen Werte der Mindestlöschspannung) auf der Spannungsskala größer als die Bandbreite der Schreibspannungen, d. h. der Programmierspannungen. Insbesondere ist auch der Betrag der kleinstmöglichen Löschspannung, bei der zumindest einige Speicherzellen, sofern mit dieser Spannung vorgespannt, hochohmig werden, kleiner als diejenige Schreibspannung, bei der zumindest eine der Speicherzellen, sofern mit dieser Schreibspannung vorgespannt, niederohmig werden.

Die Schwellenspannungen für beide Umprogrammiervorgänge, nämlich die Löschspannungen und die Schreibspannungen, sind somit betragsmäßig nicht gleich. Auch die statistische Verteilung der Höhe der Löschspannungen und der Höhe der Schreibspannungen sind nicht symmetrisch zueinander bezüglich einer Vorzeichenumkehr der angelegten Spannung. Führt beispielsweise eine positive Schreibspannung eines bestimmten Mindestbetrags bereits zuverlässig zum Programmieren einer Speicherzelle, und zwar unabhängig davon, welche individuelle Speicherzelle damit vorgespannt wird, so braucht eine negative Spannung gleichen Absolutbetrags wie diese Schreibspannung noch nicht zwangsläufig zu einem Löschvorgang in der mit ihr vorgespannte Speicherzelle zu führen. Denn aufgrund der grösseren Bandbreite der Verteilung der Löschspannungen gegenüber den Schreibspannungen existieren in der Speicherschaltung Speicherzellen, die erst bei betragsmäßig noch größeren negativen Spannungen hochohmig werden.

Da in einem Halbleiterspeicher der Speicherzustand, d. h. die Höhe des ohmschen Widerstands der jeweiligen Speicherzelle eindeutig festgelegt sein muss, müssen die für einen Schreib- oder Löschvorgang angelegten Spannungen außerhalb der Bandbreiten der Schreibspannungen und der Löschspannungen liegen.

Die beiden Potentiale einer anzulegenden Spannung für einen Umprogrammiervorgang werden an die Bitleitung und an die Wortleitung angelegt, an die die Speicherzelle angeschlossen ist. Da jedoch bei einem als Cross-Point-Array ausgebildeten festkörperelektrolytischen Halbleiterspeicher an jede Bitleitung und an jede Wortleitung eine Vielzahl von Speicherzellen angeschlossen ist und keine Auswahltransistoren vorhanden sind, würden, wenn die jeweilige Programmierspannung ausschließlich durch eine Potentialveränderung der Bitleitung oder ausschließlich durch eine Potentialveränderung der Wortleitung aufgebracht würde, gleichzeitig sämtliche Speicherzellen, die an die jeweilige Leiterbahn angeschlossen sind, umprogrammiert. Aus diesem Grund muss zum Einschreiben einer Information in eine Speicherzelle die erforderliche Schreibspannung in Form zweier Teilspannungen, die zusammen die erforderliche Schreibspannung ergeben, an die Bitleitung und an die Wortleitung angelegt werden. Beispielsweise wird das Potential der Bitleitung, an die die Speicherzelle angeschlossen ist, um einen bestimmten Betrag erhöht und zugleich das Potential der Wortleitung, an die die Speicherzelle angeschlossen ist, um einen bestimmten Betrag abgesenkt.

Da in einem Cross-Point-Array keine Auswahltransistoren vorhanden sind, liegen diese Teilspannungen gleichzeitig auch an denjenigen Schichtenstapeln an, die an dieselbe Bitleitung, jedoch an eine andere Wortleitung oder an dieselbe Wortleitung, aber an eine andere Bitleitung angeschlossen sind. Diese Teilspannungen können, sofern sie innerhalb der Bandbreite der Löschspannungen oder innerhalb der Bandbreite der Schreibspannungen liegen, zu einer unbeabsichtigten Veränderung von Informationen in weiteren Speicherzellen führen.

Zumindest für einen Programmier-, d. h. einen Schreibvorgang können diese Teilspannungen unterhalb dieser unteren Bandbreitengrenze gewählt werden, so dass ausschliesslich die im Kreuzungspunkt der ausgewählten Bitleitung und der ausgewähl ten Wortleitung liegende Speicherzelle programmiert wird. Dies ist deshalb möglich, weil bei festkörperelektrolytischen Speichereinrichtungen die Bandbreite der Schreibspannungen zumindest so klein ist, dass eine Spannung, die halb so gross wie eine zum zuverlässigen Programmieren gerade ausreichende Schreibspannung ist, ausserhalb der Bandbreite der Schwellspannungen für den Programmiervorgang liegt.

Für den umgekehrten Umprogrammiervorgang, nämlich den Löschvorgang, ist wegen der noch größeren Bandbreite der Löschspannungen in festkörperelektrolytischen Halbleiterspeichern ein selektiver Zugriff auf einzelne Speicherzellen herkömmlich nicht möglich. Statt dessen werden stets ganze Zeilen, Spalten oder Blöcke von Speicherzellen gleichzeitig gelöscht. Auf diese Weise können jedoch Flash-Speicher betrieben werden, auf deren Speicherzellen zumindest beim Programmieren, d.h. beim Schreiben einzeln zugegriffen werden kann.

Halbleiterspeicher der oben beschriebenen Art besitzen zwar eine sehr hohe Speicherdichte, weil die in einem Cross-Point-Array angeordneten festkörperelektrolytischen Speicherzellen gemäss dem kleinstmöglichen Rastermass der ersten und zweiten Leiterbahnen nebeneinander angeordnet sind, und zwar an jedem Ort einer Überkreuzung ersten und einer zweiten Leiterbahn. Jedoch lässt sich darüberhinaus die Speicherzellendichte bei vorgegebener Substratfläche ohne besondere Massnahmen nicht noch weiter erhöhen. Insbesondere ist es nicht ohne weiteres möglich, einen Halbleiterspeicher zuverlässig zu betreiben, bei dem mehrere Anordnungen von Speicherzellen, wie sie herkömmlich in einer Speicherzellenebene vorliegen, vielfach übereinander gestapelt sind und dazwischen jeweils Leiterbahnebenen mit ersten oder zweiten Leiterbahnen angeordnet sind. Ein Halbleiterspeicher mit einem solchen Multischichtaufbau würde nicht zuverlässig funktionieren. Würden nämlich oberhalb der zweiten Leiterbahnen wiederum Speicherzellen wie in der Speicherzellenebene unterhalb der zweiten Leiterbahnen vorgesehen und darüber weitere Leiterbahnebenen und Speicherzellenebenen vorgesehen, so könnten beim Programmieren von einzelnen Speicherzellen andere Speicherzellen einer benachbarten Speicherzellenebene unbeabsichtigt gelöscht werden. Zwar wird die zum Programmieren erforderliche Programmier- oder Schreibspannung üblicherweise in Form zweier Teilspannungen an die jenige erste und zweite Leiterbahn angelegt, an die die zu programmierende Speicherzelle angeschlossen ist. Bei einem Halbleiterspeicher, an dessen erste und zweite Leiterbahnen zusätzlich Speicherzellen benachbarter Speicherzellenebenen angeschlossen sind, reichen jedoch diese kleineren Teilspannungen aus, um in einer benachbarten Speicherzellenebene, in der sie weitere Speicherzellen in Löschrichtung vorspannen (d. h. mit entgegengesetzter Polarität im Vergleich zur zu programmierenden Speicherzelle), zu löschen. Auch wenn die Teilspannung nur halb so groß ist wie die zum Schreiben erforderliche Schreib- oder Programmierspannung, so kann dennoch ein unbeabsichtigter Löschvorgang nicht ausgeschlossen werden, da die Löschspannungen festkörperelektrolytischer Speicherzellen über einen breiteren Spannungsbereich verteilt sind als die Programmierspannungen und zudem der die Bandbreite der Schwellwerte für die Löschspannungen näher an den Spannungswert von Null Volt heranreicht. Eine Teilspannung, die allein noch nicht zum Programmieren führt, kann daher, mit falscher Polarität an weitere Speicherzellen angelegt, zu einem unbeabsichtigten Löschvorgang führen.

Ein sicherer Betrieb eines solchen Halbleiterspeichers ist somit nicht gewährleistet. Somit können integrierte Speicher mit in mehreren Schichten übereinander angeordneten Speicher zellen nicht ohne weiteres zuverlässig betrieben werden; Speicherzellen können daher bislang nur in maximal zwei übereinanderliegenden Speicherzellenebenen nebeneinander angeordnet werden, was die Packungsdichte der Speicherzellen auf dem Substrat begrenzt.

Ein Halbleiterspeicher mit in zwei Speicherzellenebenen angeordneten Speicherzellen ist aus US 6,635,914 B2 bekannt. Der offenbarte Halbleiterspeicher besitzt jedoch nur eine begrenzte Anzahl von Speicherzellen pro Substratgrundfläche.

Es ist die Aufgabe der vorliegenden Erfindung, einen integrierten, insbesondere festkörperelektrolytischen Halbleiterspeicher bereitzustellen, bei dem die Anzahl von Speicherzellen pro Substratgrundfläche noch weiter erhöht ist. Es ist insbesondere die Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher bereitzustellen, dessen festkörperelektrolytische Speicherzellen in mehreren Speicherzellenebenen übereinander angeordnet sind und der dennoch zuverlässig betreibbar ist. Insbesondere soll bei einem solchen Halbleiterspeicher während des Programmierens einer Speicherzelle ein unbeabsichtigtes Löschen anderer Speicherzellen verhindert werden.

Diese Aufgabe wird erfindungsgemäß durch einen integrierten Halbleiterspeicher gemäß Anspruch 1 mit einer Anordnung nichtflüchtiger Speicherzellen und mit einer Vielzahl erster und zweiter Leiterbahnen gelöst,

– wobei jede Speicherzelle einen Schichtenstapel mit einem Festkörperelektrolyten und einer daran angrenzenden metallhaltigen Schicht aufweist,
– wobei jeder Schichtenstapel von einer ersten Leiterbahn bis zu einer zweiten Leiterbahn reicht und der ohmsche Widerstand der Schichtenstapel durch die Höhe einer zwischen der jeweiligen ersten Leiterbahn und der jeweiligen zweiten Leiterbahn anliegenden Spannung veränderbar ist,
– wobei jeder Schichtenstapel eine erste Endfläche und eine entgegengesetzte zweite Endfläche aufweist und bei jedem Schichtenstapel die metallhaltige Schicht näher an der ersten Endfläche angeordnet ist als der Festkörperelektrolyt und der Festkörperelektrolyt näher an der zweiten Endfläche angeordnet ist als die metallhaltige Schicht,
– wobei die Schichtenstapel der Speicherzellen zumindest in einer ersten und in einer zweiten Speicherzellenebene angeordnet sind, zwischen denen eine erste Leiterbahnebene angeordnet ist, die entweder erste oder zweite Leiterbahnen aufweist, und
– wobei die Schichtenstapel in der zweiten Speicherzellenebene entgegengesetzt orientiert zu den Schichtenstapeln in der ersten Speicherzellenebene angeordnet sind,
– wobei die Schichtenstapel der zweiten Speicherzellenebene mit derjenigen Endfläche, die der ersten Leiterbahnebene abgewandt ist, an in einer zweiten Leiterbahnebene verlaufende Leiterbahnen angeschlossen sind,
– wobei an die in der zweiten Leiterbahnebene verlaufenden Leiterbahnen ferner Schichtenstapel von Speicherzellen einer dritten Speicherzellenebene angeschlossen sind, wobei die Schichtenstapel der dritten Speicherzellenebene in gleicher Weise orientiert angeordnet sind wie die Schichtenstapel der ersten Speicherzellenebene und
– wobei der Halbleiterspeicher so ausgebildet ist, dass der Halbleiterspeicher beim Programmieren einer Speicherzelle das Potential derjenigen ersten Leiterbahn, an die die zu programmierende Speicherzelle angeschlossen ist, und das Potential der zweiten Leiterbahn, an die die zu programmierende Speicherzelle angeschlossen ist, jeweils gegenläufig zueinan der um eine Teilspannung verändert, die zum Programmieren nicht ausreicht, wobei das Potential der einen Leiterbahn um diese Teilspannung erhöht und das Potential der anderen Leiterbahn um diese Teilspannung verringert wird und so eine zum Programmieren ausreichende Programmierspannung angelegt wird, die das Doppelte der Teilspannung beträgt.

Erfindungsgemäss sind die Speicherzellen der zweiten Speicherzellenebene entgegengesetzt zu den Speicherzellen der ersten Speicherzellenebene orientiert angeordnet. Dies bedeutet, dass entweder die ersten Endflächen der Schichtenstapel in der ersten Speicherzellenebene und die ersten Endflächen der Schichtenstapel in der zweiten Speicherzellenebene einander zugewandt sind oder dass jeweils die zweiten Endflächen der Schichtenstapel in der ersten Speicherzellenebene und die zweiten Endflächen der Schichtenstapel in der zweiten Speicherzellenebene einander zugewandt sind. Die Speicherzellen der ersten Speicherzellenebene besitzen untereinander jeweils dieselbe Orientierung. Ebenso besitzen die Speicherzellen der zweiten Speicherzellenebene untereinander jeweils dieselbe Orientierung.

Erfindungsgemäss wird ein Halbleiterspeicher mit mehreren Speicherzellenebenen bereitgestellt, dessen Speicherzellen sich unabhängig voneinander programmieren lassen, ohne andere Speicherzellen versehentlich zu löschen. Sämtliche Speicherzellen des erfindungsgemäßen Halbleiterspeichers besitzen einen Festkörperelektrolyten, das heißt eine Speicherschicht aus einem festkörperelektrolytischen Material. Benachbart zu dem Festkörperelektrolyten ist eine metallhaltige Schicht vorgesehen, aus der Metall-Ionen in den Festkörperelektrolyten eindiffundieren können, wenn eine ausreichend hohe Spannung geeigneter Polarität angelegt wird. Der Festkörperelekt rolyt und die metallhaltige Schicht bilden somit den Schichtenstapel. Der Schichtenstapel kann zusätzlich noch weitere Schichten enthalten. Sofern der Schichtenstapel der Speicherzelle keine weiteren Schichten enthält, bildet die Grenzfläche zwischen der metallhaltigen Schicht und einer der Leitungen, beispielsweise einer ersten Leitung, eine erste Endfläche des Schichtenstapels. Die entgegengesetzte Endfläche des Schichtenstapels wird dann durch die Grenzfläche zwischen dem Festkörperelektrolyten und einer weiteren Leitung, beispielsweise einer zweiten Leitung gebildet. Bei dieser Anordnung grenzt dann, wenn der Schichtenstapel keine weiteren Schichten außer dem Festkörperelektrolyten und der metallhaltigen Schicht aufweist, die metallhaltige Schicht an eine erste Leiterbahn und der Festkörperelektrolyt an eine zweite Leiterbahn an. Die Orientierung eines Schichtenstapels bestimmt sich somit durch die relative Position des Festkörperelektrolyten und der metallhaltigen Schicht zueinander und somit durch die relative Position der ersten Endfläche und der zweiten Endfläche zueinander.

Erfindungsgemäß sind die Speicherzellen des Halbleiterspeichers in mindestens zwei Speicherzellenebenen angeordnet. Erfindungsgemäß sind ferner die Schichtenstapel der in der zweiten Speicherzellenebene angeordneten Speicherzellen entgegengesetzt orientiert angeordnet wie die Schichtenstapel in der ersten Speicherzellenebene. Dies bedeutet, dass, wenn beispielsweise in den Schichtenstapeln der ersten Speicherzellenebene der Festkörperelektrolyt näher an der Substratoberfläche angeordnet ist als die metallhaltige Schicht, in den Schichtenstapeln der zweiten Speicherzellenebene die metallhaltige Schicht jeweils näher an der Substratoberfläche angeordnet ist als der Festkörperelektrolyt. Somit sind die Schichtenstapel der zweiten Speicherzellenebene in entgegen gesetzter Orientierung angeordnet wie die Schichtenstapel der ersten Speicherzellenebene. Dabei sind entweder die ersten Endflächen aller Schichtenstapel der ersten Speicherzellenebene den ersten Endflächen der Schichtenstapel der zweiten Speicherzellenebene zugewandt, oder alternativ sind die zweiten Endflächen der Schichtenstapel der ersten Speicherzellenebene den zweiten Endflächen der Schichtenstapel der zweiten Speicherzellenebene zugewandt. Die alternierende Orientierung von Speicherzellen benachbarter Speicherzellenebenen ermöglicht es, den Halbleiterspeicher zuverlässig zu betreiben, ohne beim Programmieren einer Speicherzelle versehentlich weitere Speicherzellen benachbarter Speicherzellenebenen zu löschen.

Erfindungsgemäß werden somit bei einem wie vorgeschlagen Halbleiterspeicher mit mehreren Speicherzellenebenen die Speicherzellen benachbarter Speicherzellenebenen abwechselnd aufrecht und über Kopf orientiert angeordnet. Diese alternierende Anordnung von Speicherzellen jeweils benachbarten Speicherzellenebenen verhindert, dass beim Vorspannen von Leiterbahnen, die zwischen zwei Speicherzellenebenen angeordnet sind, unerwünschte Datenverluste in angrenzenden Speicherzellen entstehen.

Erfindungsgemäß ist Insbesondere vorgesehen, dass die Schichtenstapel der zweiten Speicherzellenebene mit derjenigen Endfläche, die der ersten Leiterbahnebene abgewandt ist, an in einer zweiten Leiterbahnebene verlaufende Leiterbahnen angeschlossen sind.

Erfindungsgemäß ist weiterhin vorgesehen, dass an die in der zweiten Leiterebene verlaufenden Leiterbahnen ferner Schichtenstapel von Speicherzellen einer dritten Speicherzellenebe ne angeschlossen sind, wobei die Schichtenstapel der dritten Speicherzellenebene in gleicher Weise orientiert angeordnet sind wie die Schichtenstapel der ersten Speicherzellenebene. Bei dieser Ausführungsform wird die alternierende Anordnung der Schichtenstapel benachbarter Speicherzellenebenen durch Stapelung von Speicherzellen in Richtung senkrecht zur Substratoberfläche fortgesetzt, um die Anzahl von Speicherzellen pro Substratgrundfläche noch weiter zu erhöhen. Hierbei sind die Speicherzellen der ersten und der dritten Leiterbahnebene aufrecht und diejenigen der zweiten Leiterbahnebene auf Kopf angeordnet oder umgekehrt. Eine aufrechte Orientierung eines Schichtenstapels kann beispielsweise bedeuten, dass die metallhaltige Schicht weiter von der Substratoberfläche entfernt angeordnet ist als der Festkörperelektrolyt desselben Schichtenstapels.

Erfindungsgemäß ist schließlich vorgesehen, dass der Halbleiterspeicher so ausgebildet ist, dass der Halbleiterspeicher beim Programmieren einer Speicherzelle das Potential derjenigen ersten Leiterbahn, an die die zu programmierende Speicherzelle angeschlossen ist, und das Potential der zweiten Leiterbahn, an die die zu programmierende Speicherzelle angeschlossen ist, jeweils gegenläufig zueinander um eine Teilspannung verändert, die zum Programmieren nicht ausreicht, wobei das Potential der einen Leiterbahn um diese Teilspannung erhöht und das Potential der anderen Leiterbahn um diese Teilspannung verringert wird und so eine zum Programmieren ausreichende Programmierspannung angelegt wird, die das Doppelte der Teilspannung beträgt.

Vorzugsweise ist vorgesehen, dass die Schichtenstapel der ersten und der zweiten Speicherzellenebene jeweils mit ihrer ersten Endfläche an die in der ersten Leiterbahnebene verlau fenden Leiterbahnen angeschlossen sind. Hierbei ist die Orientierung der Schichtenstapel der ersten und zweiten Speicherzellenebene so gewählt, dass sowohl die Schichtenstapel der ersten Speicherzellenebene als auch die Schichtenstapel der zweiten Speicherzellenebene mit ihrer ersten Endfläche an die in der ersten Leiterbahnebene verlaufenden Leiterbahnen angeschlossen sind. Da die erste und die zweite Speicherzellenebene auf entgegengesetzten Seiten der ersten Leiterbahnebene angeordnet sind, sind somit die Speicherzellen der ersten Speicherzellenebene entgegengesetzt zu denjenigen der zweiten Speicherzellenbene orientiert. Alternativ können die Schichtenstapel beider Speicherzellenebenen auch jeweils mit ihrer zweiten Endfläche an die erste Leiterbahnebene angrenzen. In beiden Fällen kontaktieren die in der ersten Leiterbahnebene verlaufenden Leiterbahnen die Speicherzellen der ersten und zweiten Speicherzellenebene mit stets gleicher Polarität.

Ferner kann vorgesehen sein, dass die Schichtenstapel der ersten Speicherzellenebene mit derjenigen Endfläche, die der ersten Leiterbahnebene abgewandt ist, an in einer weiteren Leiterbahnebene verlaufende Leiterbahnen angeschlossen sind.

Somit ist beispielsweise über den Schichtenstapeln der ersten Speicherzellenebene die erste Leiterbahnebene, über der ersten Leiterbahnebene die zweite Speicherzellenebene und darüber die zweite Leiterbahnebene angeordnet. Ferner ist eine weitere Leiterbahnebene unterhalb der ersten Speicherzellenebene angeordnet. Diese weitere Leiterbahnebene kann auf einem Substrat angeordnet und gegenüber dem Substrat durch eine dielektrische Schicht getrennt sein. Mithilfe der in der ersten Leiterbahnebene, in der zweiten Leiterbahnebene und in der weiteren Leiterbahnebene verlaufenden Leiterbahnen lässt sich jede beliebige Speicherzelle des Halbleiterspeichers selektiv zu sämtlichen übrigen Speicherzellen programmieren. Dabei wird stets eine in der ersten Leiterbahnebene angeordnete Leiterbahn vorgespannt, da die zum Programmieren erforderliche Programmierspannung in Form zweier Teilspannungen an zwei in benachbarten Leiterbahnebenen angeordnete Leiterbahnen angelegt werden muss.

Über der dritten Speicherzellenebene kann ferner eine vierte Speicherzellenebene mit weiteren Speicherzellen vorgesehen sein, deren Schichtenstapel genauso wie die Schichtenstapel der zweiten Speicherzellenebene orientiert sind. Durch den mehrlagigen Aufbau des Speicherzellenfeldes lässt sich die Speicherzellendichte um ein Vielfaches gegenüber sonst üblichen Speicherzellendichten erhöhen; die erfindungsgemäß alternierende Orientierung von Speicherzellen einander benachbarter Speicherzellenebenen gewährleistet, dass jeweils stets die ersten Endflächen aller Speicherzellen sämtlicher Speicherzellenebenen an erste Leiterbahnen und die zweiten Endflächen aller Speicherzellen sämtlicher Speicherzellenebenen an zweite Leiterbahnen angeschlossen sind oder umgekehrt.

Es kann vorgesehen sein, dass in der ersten Leiterbahnebene erste Leiterbahnen und in der zweiten Leiterbahnebene zweite Leiterbahnen angeordnet sind. Grundsätzlich bestehen bei einem Cross-Point-Array keine grundsätzlichen Unterschiede zwischen den ersten und den zweiten Leiterbahnen, an die die Speicherzellen angeschlossen sind. Wenn jedoch nur die ersten Leiterbahnen an Signalverstärker (Sense Amplifier) zum Auslesen von Speicherinhalten angeschlossen sind, können sie als Bitleitungen bezeichnet werden. Die zweiten, nicht an Leseverstärker angeschlossen Leiterbahnen bilden dann die Wortleitungen.

Ferner kann vorgesehen sein, dass in der weiteren Leiterbahnebene zweite Leiterbahnen angeordnet sind. Ferner kann vorgesehen sein, dass in der dritten Leiterbahnebene wiederum erste Leiterbahnen angeordnet sind.

Es ist vorgesehen, dass die ersten Leiterbahnen in Richtung quer zum Verlauf der zweiten Leiterbahnen verlaufen. Somit ist in Richtung senkrecht zum Halbleitersubstrat jede übernächste Leiterbahnebene mit zweiten Leiterbahnen und jede da zwischenliegende Leiterbahnebene mit ersten Leiterbahnen versehen oder umgekehrt. Dadurch ergeben sich stets Überkreuzungen der ersten und der zweiten Leiterbahnen. An den Überkreuzungen sind zwischen den Leiterbahnebenen jeweils die Schichtenstapel der Speicherzellen ausgebildet. Ihre erfindungsgemäße Orientierung, die jeweils nur für übernächstbenachbarte Speicherzellenebenen identisch ist, ermöglicht auch bei Stapelung der Speicherzellen in mehreren Ebenen einen funktionssicheren Betrieb des festkörperelektrolytischen Halbleiterspeichers.

Es kann vorgesehen sein, dass der Halbleiterspeicher eine Vielzahl von Leiterbahnebenen aufweist, zwischen denen jeweils eine Speicherzellenebene mit Speicherzellen angeordnet ist, wobei jeweils in beliebigen zwei Speicherzellenebenen, die durch genau eine Leiterbahnebene voneinander getrennt sind, die Schichtenstapel der Speicherzellen entgegengesetzt zueinander orientiert angeordnet sind. Der erfindungsgemässe Halbleiterspeicher ist somit nicht auf eine vorgegebene Anzahl von übereinander angeordneten Leiterbahnebenen und Speicherzellenebene beschränkt, sondern erfindungsgemäss wird die Stapelung von Speicherzellen in beliebig vielen Ebenen (beispielsweise n Stück) übereinander ermöglicht. In jeweils zueinander benachbarten Speicherzellenebenen, d.h. in solchen Speicherzellenebenen, die durch genau eine Leiterbahnebene (oder durch eine ungerade Anzahl von Leiterbahnebenen) voneinander getrennt sind, sind die in den beiden jeweiligen Speicherzellenebenen vorhandenen Speicherzellen entgegengesetzt zueinander orientiert angeordnet. Diese alternanierende Orientierung von Schichtenstapeln der Speicherzellen zueinander benachbarter Speicherzellenebenen ermöglicht, dass alle Speicherzellen durch die ersten und zweiten Leiterbahnen mit stets derselben Polarität angesteuert werden, obwohl jede Leiterbahnebene entweder nur erste Leiterbahnen oder nur zweite Leiterbahnen aufweist. So sind beispielsweise die ersten Endflächen der Speicherzellen sämtlicher Speicherzellenebenen jeweils an erste Leiterbahnen angeschlossen und die zweiten Endflächen der Speicherzellen sämtlicher Speicherzellenebenen jeweils an zweite Leiterbahnen angeschlossen.

Hinsichtlich der Art der eingesetzten Speicherzellen kann vorgesehen sein, dass der ohmsche Widerstand der Schichtenstapel bei ausreichend hoher Spannung einer ersten Polarität einen ersten Wert und bei ausreichend hoher Spannung einer zweiten, entgegengesetzten Polarität einen anderen, zweiten Wert annimmt. Insbesondere ist vorgesehen, dass die Schichtenstapel der Speicherzellen dann, wenn ihr ohmscher Widerstand den ersten Wert annimmt, hochohmig sind und dann, wenn ihr ohmscher Widerstand den zweiten Wert annimmt, niederohmig sind.

So wird ein hochohmiger Zustand erzeugt, indem eine betragsmäßig ausreichend hohe Spannung, die ein negatives Vorzeichen besitzt, an den jeweiligen Schichtenstapel angelegt wird. Gemäß der hier verwendeten Konvention wird der Schichtenstapel genau dann niederohmig, wenn das Potential der zweiten Leiterbahn, an die die jeweilige Speicherzelle angeschlossen ist, kleiner ist als das Potential der ersten Leiterbahn, an die die Speicherzelle angeschlossen ist.

Es kann vorgesehen sein, dass der Halbleiterspeicher die Größe des ohmschen Widerstandes der Schichtenstapel so auswertet, dass hochohmige Speicherzellen als gelöschte Speicherzellen und niederohmige Speicherzellen als programmierte Speicherzellen erfasst werden. Im gelöschten Zustand eines Speicherzellenfeldes sind daher alle Speicherzellen hochoh mig. Durch die vorliegende Erfindung kann in einer Anordnung mit mehreren übereinander angeordneten Lagen von festkörperelektrolytischen Speicherzellen eine einzelne Speicherzelle selektiv zu allen übrigen Speicherzellen niederohmig geschaltet werden, ohne dass die Gefahr besteht, Speicherzellen benachbarter Lagen dabei unbeabsichtigt hochohmig zu schalten. Der niederohmige Zustand einer Speicherzelle kann beispielsweise als digitale „1" und der hochohmige Zustand als digitale „0" ausgewertet werden oder umgekehrt.

Vorzugsweise ist vorgesehen, dass der Halbleiterspeicher so ausgebildet ist, dass alle ersten Leiterbahnen und alle zweiten Leiterbahnen dann, wenn der Speicherzustand aller Speicherzellen unverändert aufrechterhalten wird, mit einem Referenzpotential vorgespannt sind.

Hinsichtlich des elektrischen Verhaltens der Speicherzellen kann vorgesehen sein, dass Schwellwerte für Löschspannungen, bei denen niederohmige Speicherzellen hochohmig werden, und Schwellwerte für Programmierspannungen, bei denen hochohmige Speicherzellen niederohmig werden, für die Vielzahl von Speicherzellen statistisch über Spannungsbereiche verteilt sind, wobei die Schwellwerte für Löschspannungen über einen größeren Spannungsbereich verteilt sind als die Schwellwerte für Programmierspannungen. Dies ist bei festkörperelektrolytischen Speicherzellen der Fall. Jedoch können mit Hilfe der vorliegenden Erfindung grundsätzlich auch Halbleiterspeicher betrieben werden, bei denen die Bandbreite der Programmierspannungen größer ist als die Bandbreite der Löschspannungen. Die metallhaltige Schicht ist im einfachsten Fall eine Metallschicht oder eine Schicht aus einer Metallegierung. Sie kann beispielsweise Silber enthalten.

Ferner kann vorgesehen sein, dass der Betrag des Grenzwerts für eine negative Spannung, oberhalb dessen ein Löschvorgang zuverlässig verhindert wird, kleiner ist als der Grenzwert für eine positive Spannung, unterhalb dessen ein Programmiervorgang zuverlässig verhindert wird.

Insbesondere kann vorgesehen sein, dass die Spannungsabhängigkeit des ohmschen Widerstands der Schichtenstapel so beschaffen ist, dass der Betrag des Grenzwerts für eine Löschspannung, unterhalb dessen eine beliebige Speicherzelle zuverlässig gelöscht wird, größer ist als der Grenzwert für eine Programmierspannung, oberhalb dessen eine beliebige Speicherzelle zuverlässig programmiert wird. Insbesondere kommen hierfür festkörperelektrolytische Speicherzellen in Frage, bei denen die Bandbreite der Löschspannungen bei betragsmäßig kleineren Spannungswerten beginnt als die Bandbreite der Programmierspannungen.

Vorzugsweise ist vorgesehen, dass der Festkörperelektrolyt der Schichtenstapel ein glasförmiges Material enthält. Der Festkörperelektrolyt in den Schichtenstapeln kann insbesondere ein Chalcogenid enthalten. Beispielsweise kann in dem Festkörperelektrolyten eine Verbindung aus Silber, Germanium und Selen enthalten sein. In dieses Material können insbesondere Silberionen eindiffundieren. Somit kann die metallhaltige Schicht beispielsweise eine reine Silberschicht sein.

Ferner ist vorgesehen, dass die ersten Leiterbahnen und die zweiten Leiterbahnen auf zueinander entgegengesetzten Seiten der Schichtenstapel angeordnet sind.

Vorzugsweise ist vorgesehen, dass die ersten Endflächen der Schichtenstapel jeweils Grenzflächen zwischen einer metall haltigen Schicht und einer ersten Leiterbahn sind und die zweiten Endflächen der Schichtenstapel jeweils Grenzflächen zwischen einem Festkörperelektrolyten und einer zweiten Leiterbahn sind. Bei dieser Ausführungsform sind in den Schichtenstapeln der Speicherzellen keine weiteren Schichten außer dem Festkörperelektrolyten und der metallhaltigen Schicht vorgesehen. Jedoch können alternativ auch noch weitere, zusätzliche Schichten in den Schichtenstapeln vorgesehen sein, die an die jeweilige erste oder zweite Leiterbahn angrenzen und deren Grenzflächen mit der jeweiligen ersten oder zweiten Leiterbahn bilden die Endflächen der Schichtenstapel bilden.

Schliesslich kann vorgesehen sein, dass die ersten Leiterbahnen Bitleitungen und die zweiten Leiterbahnen Wortleitungen sind. Ebenso können die zweiten Leiterbahnen Bitleitungen und die ersten Leiterbahnen Wortleitungen sein. Mit Bitleitungen diejenigen Leiterbahnen bezeichnet, die an Ausleseverstärker zum Auslesen von Speicherinhalten angeschlossen, wohingegen die Wortleitungen nicht mit Leseverstärkern verbunden sind.

Die Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben. Es zeigen:
1 eine schematische Draufsicht auf einen integrierten Halbleiterspeicher mit einer Anordnung nichtflüchtiger Speicherzellen,
2 eine perspektivische Ansicht einer Speicherzelle des Halbleiterspeichers aus 1,
3 die Spannungsabhängigkeit der Schwellwerte für Schreib- und Löschspannungen eines festkörperelektrolytischen Halbleiterspeichers,
4 eine Querschnittsansicht eines erfindungsgemäßen Halbleiterspeichers,
5 eine schematische Darstellung der Verschaltung von Speicherzellen eines Halbleiterspeichers ohne die erfindungsgemäße Anordnung von Speicherzellen zur Verdeutlichung der Problemstellung,
6 eine schematische Darstellung der Verschaltung der Speicherzellen eines erfindungsgemäßen Halbleiterspeichers gemäß einer ersten Ausführungsform beim Programmieren einer Speicherzelle,
7 eine schematische Darstellung des Halbleiterspeichers aus 6 und die anliegenden elektrischen Potentiale beim Auslesen von Speicherzellen,
8 eine schematische Darstellung der Verschaltung von Speicherzellen eines erfindungsgemäßen Halbleiterspeichers gemäß einer zweiten Ausführungsform beim Programmieren einer Speicherzelle,
9 eine schematische Darstellung des Halbleiterspeichers aus 8 und die anliegenden elektrischen Potentiale beim Auslesen von Speicherzellen und
10 eine schematische Darstellung des Halbleiterspeichers aus 8 und die anliegenden elektrischen Potentiale beim Löschen von Speicherzellen.
1 zeigt eine schematische Draufsicht auf einen integrierten Halbleiterspeicher 1 mit einer Anordnung 2 nicht flüchtiger Speicherzellen 5. Die Anordnung 2 besitzt ferner eine Vielzahl erster Leiterbahnen 11 und zweiter Leiterbahnen 12, die zum Programmieren und Löschen der Speicherzellen 5 elektrisch vorspannbar sind. Jede Speicherzelle 5 ist an genau eine erste Leiterbahn 11 und an genau eine zweite Leiterbahn 12 angeschlossen; die Anordnung 2 bildet ein Cross-Point-Array, dessen Speicherzellen 5 keinen Auswahltransistor benötigen. Die Speicherzellen 5 sind insbesondere festkörperelektrolytische Speicherzellen.
2 zeigt eine perspektivische Ansicht einer Speicherzelle 5 des Halbleiterspeichers 1 aus 1. Dort, wo eine erste Leiterbahn 11 eine zweite Leiterbahn 12 überkreuzt, ist zwischen der ersten Leiterbahn 11 und der zweiten Leiterbahn 12 ein Schichtenstapel 8 angeordnet, der die erste Leiterbahn 11 mit der zweiten Leiterbahn 12 verbindet. Somit kann über die erste Leiterbahn 11, den Schichtenstapel 8 und die zweite Leiterbahn 12 ein Strom I geleitet werden, indem die erste Leiterbahn 11 und die zweite Leiterbahn 12 mit voneinander verschiedenen elektrischen Potentialen V1, V2 vorgespannt werden. Der Schichtenstapel 8 weist eine Schicht aus einem Festkörperelektrolyten 6 auf sowie eine daran angrenzende metallhaltige Schicht 7. Die metallhaltige Schicht 7 enthält ein Metall wie beispielsweise Silber, das in ionischer Form in die Schicht auf dem Festkörperelektrolyten 6 eindiffundieren kann, sofern eine ausreichend große Spannung zwischen der ersten Leiterbahn 11 und der zweiten Leiterbahn 12 angelegt ist. Dadurch verändert sich der ohmsche Widerstand des Schichtenstapels 8; die Speicherzelle 5 wird niederohmig.
3 zeigt die Abhängigkeit der Schwellwerte für die Schreib- und Löschspannungen des festkörperelektrolytischen Halbleiterspeichers aus 1. In Abhängigkeit von der Spannung U ist die Häufigkeit aufgetragen, mit der bei einem integrierten Halbleiterspeicher mit einer größeren Anzahl festkörperelektrolytischer Speicherzellen in einer bestimmten Speicherzelle der Schwellwert für die Löschspannung bzw. Schreibspannung den jeweiligen Spannungswert annimmt. Die Funktionswerte entsprechen somit der Anzahl von Speicherzellen, bei denen die Schwellspannungen gerade den betreffenenden Wert U annehmen.
Die Schwellwerte G1 für die Löschspannungen besitzen eine relativ große Bandbreite zwischen den zwei Grenzwerten Verasemin und Verasemax. Verasemax ist ein Grenzwert für eine negative Löschspannung, unterhalb dessen eine beliebige Speicherzelle zuverlässig gelöscht wird. Dies bedeutet, dass der Betrag der anzulegenden Löschspannung größer sein muss als der Betrag von Verasemax, die Löschspannung jedoch einen negatives Vorzeichen besitzen muss. Der Spannungsbereich unterhalb des Grenzwertes Verasemax ist somit der Spannungsbereich negativer, betragsmässig grösserer Spannungen als Verasemax.
Verasemin ist ein Grenzwert für eine negative Spannung, oberhalb dessen ein Löschvorgang zuverlässig verhindert wird. Zwischen Verasemin und Vwritemin liegt die Verteilung derjenigen Spannungswerte, bei denen die Speicherzellen des Halbleiterspeichers, wenn sie mit einem solchen Spannungswert vorgespannt sind, ihren Speicherzustand beibehalten. Somit sind alle Speicherzellen, an denen eine Spannung angelegt ist, die zwischen Verasemin und Vwritemin liegt, gegen ein Umprogrammieren, d.h. sowohl gegen ein Löschen als auch gegen ein Überschreiben geschützt. In Speicherzellen, die nicht gelöscht werden dürfen, darf die anliegende Spannung hingegen nicht kleiner (d. h. negativ und vom Betrag her grösser) sein als Verasemin.
Die Schwellwerte G2 für die Schreibspannungen liegen im Bereich positiver Spannungen und besitzen eine kleinere Bandbreite als die Schwellwerte G1 für die Löschspannungen. Vwritemax ist ein Grenzwert für eine Programmierspannung, oberhalb dessen eine beliebige Speicherzelle zuverlässig programmiert wird.
Die Bandbreite der Schwellwerte G2 für die Schreibspannungen zwischen Vwritemin und Vwritemax ist bei festkörperelektrolytischen Speicherzellen ausreichend klein, um ein Einschreiben einer Informationen in eine einzelne Speicherzellen 5 des Halbleiterspeichers 1 aus 1 zu ermöglichen, ohne dass die Gefahr besteht, dass weitere Speicherzellen gleichzeitig überschrieben werden. Da, wie anhand von 1 erkennbar, an jede erste Leiterbahn 11 ebenso wie an jede zweite Leiterbahn 12 jeweils eine Vielzahl von Speicherzellen 5 angeschlossen ist, würde ein Vorspannen einer ersten oder zweiten Leiterbahn mit einer Spannung, die betragsmäßig größer ist als Verasemax oder Vwritemax, dazu führen, dass sämtliche an die vorgespannte Leiterbahn angeschlossenen Speicherzellen umprogrammiert würden. Ein selektiver Programmierzugriff auf eine einzelne Speicherzelle lässt sich daher nur dadurch durchführen, dass an jeweils eine ausgewählte erste Leiterbahn und eine ausgewählte zweite Leiterbahn zwei Teilspannungen angelegt werden, um die Speicherzelle 5 am Kreuzungsort der ausgewählten ersten Leiterbahn und der ausgewählten zweiten Leiterbahn zu programmieren. Ein gleichzeitiges Programmieren solcher Speicherzellen, die entweder an dieselbe erste Leiterbahn oder an dieselbe zweite Leiterbahn wie die zu programmierende Speicherzelle angeschlossen sind, wird vermieden, weil an diesen Speicherzellen nur eine der zwei Teilspannungen anliegt. Insbesondere wenn jede Teilspannung halb so gross ist wie die Programmmierspannung und zugleich kleiner ist als Vwritemin, kann ein unbeabsichtigtes Programmieren dieser Speicherzellen verhindert werden.
Der Zugriff auf eine individuelle Speicherzelle beim Schreiben kann beispielsweise dadurch erfolgen, dass das Potential der ersten Leiterbahn, an die die zu programmierende Speicherzelle angeschlossen ist, um die Hälfte der Schreibspannung angehoben und das Potential der zweiten Leiterbahn, an die die zu programmierende Speicherzelle angeschlossen ist, um die Hälfte der Schreibspannung gesenkt wird. An der Speicherzelle liegt dann eine positive Spannung an, die der Schreibspannung entspricht und betragsmäßig größer ist als Vwritemax. Diejenigen weiteren Speicherzellen, die an dieselbe erste Leiterbahn, jedoch an eine andere zweite Leiterbahn angeschlossen sind, sind mit einer Spannung vorgespannt, die halb so groß ist wie die zum selektiven Programmieren verwendete Schreibspannung. Auch diejenigen Speicherzellen, die an dieselbe zweite Leiterbahn angeschlossen wie die zu programmierende Speicherzelle, jedoch an eine andere erste Leiterbahn angeschlossen sind, sind ebenfalls gegen gleichzeitiges Überschreiben geschützt; an ihnen liegt ebenfalls eine Spannung in Höhe der Hälfte der Schreibspannung an, da das Potential der zweiten Leiterbahn um eben diesen Betrag abgesenkt wurde.
4 zeigt eine schematische Querschnittsansicht eines erfindungsgemäßen Halbleiterspeichers 1, der eine Anordnung 2 mit nichtflüchtigen Speicherzellen 5 aufweist. Die Anordnung von Speicherzellen ist als Cross-Point-Array ausgebildet. Jede Speicherzelle 5 besitzt einen Schichtenstapel 8, der vorzugsweise jeweils einen Festkörperelektrolyten 6 und eine metallhaltige Schicht 7, die an den Festkörperelektrolyten 6 angrenzt, aufweist. Die Speicherzellen 5 des Halbleiterspeichers 1 sind in mehreren Speicherzellenebenen 15, 25, 35 angeordnet, wobei auch mehr als drei, jedoch mindestens zwei Speicherzellenebenen vorgesehen sind. Zwischen den Speicherzellenebenen 15, 25, 35 sind Leiterbahnebenen 10, 20 angeordnet, in denen jeweils erste Leiterbahnen 11 oder zweite Leiterbahnen 12 verlaufen. Die Speicherzellen 5 sind jeweils an ihren entgegengesetzten Endflächen A, B an Leiterbahnen 11, 12 der Leiterbahnebenen angeschlossen. In der Querschnittsansicht der 4 verlaufen die ersten Leiterbahnen 11 entlang der dargestellten Doppelpfeile, d. h. parallel zur Zeichenebene, wohingegen die zweiten Leiterbahnen 12 senkrecht zur Zeichenebene verlaufen. Zwischen der ersten Speicherzellenebene 15 und der zweiten Speicherzellenebene 25 ist eine erste Leiterbahnebene 10 mit ersten Leiterbahnen 11, beispielsweise mit Bitleitungen angeordnet. In einer zweiten Leiterbahnebene 20 sind dann zweite Leiterbahnen 12, insbesondere Wortleitungen angeordnet, die in Richtung quer zum Verlauf der ersten Leiterbahnen 11 verlaufen. Jeweils an einem Kreuzungsort zwischen einer ersten 11 und einer zweiten Leiterbahn 12 ist ein Schichtenstapel 8 einer Speicherzelle 5 angeordnet.
Oberhalb der zweiten Leiterbahnebene 20 ist eine dritte Speicherzellenebene 35 und über ihr eine dritte Leiterbahnebene 30 mit ersten Leiterbahnen 11 vorgesehen. Ferner ist unterhalb der ersten Speicherzellenebene 15 eine weitere Leiterbahnebene 40 mit zweiten Leiterbahnen 12 vorgesehen, die durch eine dielektrische Schicht 45 gegenüber dem Halbleitersubstrat 50 isoliert sind. Bei dem erfindungsgemäßen Halbleiterspeicher 1 verlaufen die Leiterbahnen derjenigen Leiterbahnebenen, die durch nur eine einzige Speicherzellenebene voneinander getrennt sind, quer zueinander, d. h. sie überkreuzen sich.
Erfindungsgemäß sind die Schichtenstapel 8 der Speicherzellen 5 in einer Orientierung angeordnet, die sich von Speicherzellenebene zu Speicherzellenebene jeweils umkehrt. Die Orientierung einer Speicherzelle lässt sich durch die relative Position ihrer ersten Endfläche A, an die die metallhaltige Schicht angrenzt, zur entgegengesetzten Endfläche B, an die der Festkörperelektrolyten angrenzt, angegeben. Die Schichtenstapel 8A der ersten Speicherzellenebene 15 sind so orientiert, dass ihre ersten Endflächen A weiter vom Halbleitersubstrat 50 entfernt sind als ihre zweiten Endflächen B. Dabei ist auch die metallhaltige Schicht 7 weiter von der Substratoberfläche entfernt angeordnet als der Festkörperelektrolyt 6. Diese Orientierung der Schichtenstapel wird hier beispielsweise als aufrecht bezeichnet. Die Schichtenstapel 8B der zweiten Speicherzellenebene sind hingegen in umgekehrter Orientierung, das heißt über Kopf angeordnet. Bei ihnen ist die erste Endfläche A näher an der Oberfläche des Halbleitersubstrats 50 angeordnet als ihre zweite Endfläche B. Somit befindet sich auch ihre metallhaltige Schicht 7 näher am Substrat als ihr Festkörperelektrolyt 6. Somit sind die ersten Endflächen A der Schichtenstapel 8A der ersten Speicherzellenebene 15 und die ersten Endflächen A der Schichtenstapel 8B der zweiten Speicherzellenebene 25 einander zugewandt. Durch diese gegenläufige Orientierung der Schichtenstapel 8A, 8B der ersten 15 und der zweiten Speicherzellenebene 25 wird gewährleistet, dass die Speicherzellen 5 dieesr beiden Speicherzellenebene jeweils mit ihrer metallhaltigen Schicht 7 an die Leiterbahnen 11 der dazwischenliegenden ersten Leiterbahnebene 10 angeschlossen sind. Ebenso ist es möglich, die Speicherzellen in der Weise gegenläufig zueinander orientiert auszubilden, dass die zweiten Endflächen B der Schichtenstapel 8A und der Schichtenstapel 8B einander zugewandt und deren erste Endflächen A voneinander abgewandt sind. In diesem Fall wären die aus dem Festkörperelektrolyten 6 gebildeten Schichten der Schichtenstapel 8A und 8B jeweils an die Leiterbahnen 11 der ersten Leiterbahnebene 10 angeschlossen. In beiden Fällen sind alle Speicherzellen, die an die Leiterbahnen der ersten Leiterbahnebene angeschlossen sind, mit derselben Endfläche (entweder A oder B), d.h. mit derselben (entweder metallhaltigen oder festkörperelektrolytischen) Schicht an diese Leiterbahnen angeschlossen. Dadurch ist gewährleistet, dass durch das Vorspannen beispielsweise einer Leiterbahn 11 in der Leiterbahnebene 10 sämtliche an diese Leiterbahn 11 angeschlossenen Speicherzellen mit derselben Polarität vorgespannt werden und allenfalls programmiert, nicht aber gelöscht werden können. Wenn zum Beispiel eine zum Programmieren erforderliche Teilspannung über eine in der ersten Leiterbahnebene 10 verlaufende erste Leiterbahn 11 angelegt wird, kann dies dank der erfindungsgemäß alternierenden Orientierung der Schichtenstapel in benachbarten Speicherzellenebenen 15, 25 nicht dazu führen, dass in einer dieser Speicherzellenebenen Speicherzellen gelöscht werden.
Bei dem in 4 dargestellten Halbleiterspeicher ist ferner eine dritte Speicherzellenebene 35 vorgesehen. Die Schichtenstapel 8C der dritten Speicherzellenebene besitzen die gleiche Orientierung wie die Schichtenstapel 8A der ersten Speicherzellenebene 15. Außerdem ist die Orientierung der Schichtenstapel 8C entgegengesetzt zur Orientierung der Schichtenstapel 8B der zweiten Speicherzellenebene 25.
5 zeigt eine schematische Darstellung der Verschaltung von Speicherzellen eines Halbleiterspeichers ohne die erfin dungsgemässe Anordnung von Schichtenstapeln; anhand 5 wird nachstehend das der Erfindung zugrundeliegende Problem deutlich. Bei dem Halbleiterspeicher aus 5 sind zwei Speicherzellenebenen 15, 25 vorgesehen, in denen Speicherzellen mit Schichtenstapeln 8 angeordnet sind. Die Speicherzellen 5 besitzen einen Schichtenstapel 8, die, wie in den 2 und 4 dargestellt, jeweils einen Festkörperelektrolyten 6 und eine metallhaltige Schicht 7 aufweisen. In 5 sind zwar mehrere Speicherzellenebenen 15, 25 mit Schichtenstapeln 8 von Speicherzellen 5 vorgesehen, jedoch entspricht die gleichsinnige Orientierung der Schichtenstapel 8 nicht der erfindungsgemäßen Anordnung von Speicherzellen und kann daher beim Programmieren einer Speicherzelle dazu führen, dass Speicherzellen einer benachbarten Speicherzellenebene gelöscht werden. Um dies zu verdeutlichen, sind in 5 zusätzlich die Potentiale, mit denen die ersten 11 und zweiten Leiterbahnen 12 vorgespannt sind, sowie die an den Schichtenstapeln 8 anliegenden Spannungen dargestellt.
Die in der ersten Leiterbahnebene 10 in 5 verlaufenden, nur schematisch dargestellten ersten Leiterbahnen 11, die beispielsweise Bitleitungen BL sind, verlaufen parallel zur Zeichenebene. In der zweiten 20 und der weiteren Leiterbahnebene 40 verlaufen zweite Leiterbahnen 12 (nämlich Wortleitungen WL) senkrecht zur Zeichenebene der 5. In der jeweils zwischen benachbarten Leiterbahnebenen angeordneten ersten 15 und zweiten Speicherzellenebene 25 sind die Schichtenstapel 8 der Speicherzellen 5 angeordnet, allerdings in 5 mit jeweils identischer Orientierung in beiden Speicherzellenebenen 15, 25 statt mit erfindungsgemäss gegensinniger Orientierung. Somit ist bei allen Schichtenstapeln 8 in 5 die metallhaltige Schicht 7 jeweils oben und der Festkörperelektrolyt 6 jeweils unten angeordnet.
Diese Anordnung führt bei dem Halbleiterspeicher gemäß 5 zu Problemen beim Programmieren, wie nachstehend erläutert wird. Sofern kein Umprogrammiervorgang stattfindet, sind alle ersten 11 und zweiten Leiterbahnen 12 mit einem Referenzpotential VPL vorgespannt. Wenn eine ausgewählte Speicherzelle 5a programmiert wird, wird das Potential der ausgewählten ersten Leiterbahn 11a, an die die zu programmierende Speicherzelle 5a angeschlossen ist, um eine Potentialdifferenz von ΔV erhöht. Außerdem wird das Potential derjenigen ausgewählten zweiten Leiterbahn 12a, an die die Speicherzelle 5a angeschlossen ist, um eine zweite Teilspannung, nämlich ebenfalls um die Potentialdifferenz der Grösse ΔV abgesenkt. Die erste Teilspannung ΔV führt zu einem erhöhten ersten Potential V1 der ausgewählten ersten Leiterbahn 11a und die zweite Teilspannung zu einem verringerten zweiten Potential V2 der ausgewählten zweiten Leiterbahn 12a. Somit liegt an der zu programmierenden Speicherzelle 5a eine Spannung der Größe von 2ΔV an, die zum Programmieren ausreicht. An den übrigen Speicherzellen der ersten Speicherzellenebene 15, die an dieselbe erste Leiterbahn 11a angeschlossen sind, liegt aufgrund des erhöhten Potentials V1 eine Spannung von ΔV an, die jedoch zu gering ist, um diese Speicherzellen zu programmieren. Insoweit ist ein sicherer Betrieb des Halbleiterspeichers gemäß 5 noch nicht gefährdet.
Problematisch ist jedoch, dass die Speicherzellen 5 der zweiten Leiterbahnebene 25 durch das Potential V1 mit einer Vorspannung entgegengesetzter Polarität vorgespannt werden, wodurch diese weiteren Speicherzellen gelöscht werden können. Die Polarität der an einer Speicherzelle anliegenden Spannung ist in 5 sowie in den 6 bis 10 jeweils entlang der vertikalen Pfeile dargestellt, die stets so orientiert sind, dass sie von der metallhaltigen Schicht 7 weg und hin zum Festkörperelektrolyten 6 weisen. Durch diese Pfeilrichtung ist eine positive Stromrichtung und somit auch eine positive Vorspannung definiert, wodurch zugleich die Polarität eines Programmierspannung angedeutet wird. Da die Speicherzellen der zweiten Speicherzellenebene 25 dieselbe Orientierung besitzen wie diejenigen der ersten Speicherzellenebene 15, jedoch auf der Seite ihres Festkörperelektrolyten 6 (statt auf der Seite ihrer metallhaltigen Schicht 7) an die vorgespannte ausgewählte erste Leiterbahn 11a angeschlossen sind, werden die Speicherzellen der zweiten Speicherzellenebene 25 mit einer negativen Spannung, nämlich mit –ΔV vorgespannt. Diese Spannung kann, wie anhand 3 erkennbar, zum Löschen einiger dieser Speicherzellen der zweiten Speicherzellenebene 25 führen. Somit ist mit dem Programmieren der Speicherzelle 5a das Risiko verbunden, unbeabsichtigt eine Vielzahl von Speicherzellen in der benachbarten Speicherzellenebene zu löschen; der Halbleiterspeicher gemäß 5 ist nicht zuverlässig betreibbar.
6 zeigt einen erfindungsgemäßen Halbleiterspeicher gemäss einer ersten Ausführungsform, bei dem die Verschaltung seiner Speicherzellen 5 und die an den ersten und zweiten Leiterbahnen anliegenden Potentiale sowie die dadurch an den einzelnen Speicherzellen anliegenden Spannungen dargestellt sind. Die Art der Darstellung entspricht der 5. Im Unterschied zu 5 jedoch sind die Schichtenstapel der Speicherzellen der zweiten Speicherzellenebene 25 entgegengesetzt orientiert zu den Speicherzellen der ersten Speicherzellenebene 15 angeordnet. Dies ist daran erkennbar, dass bei den Schichtenstapeln der zweiten Speicherzellenebene 25 die metallhaltige Schicht 7 den ersten Leiterbahnen 11 der ersten Leiterbahnebene 10 zugewandt ist. Wie in 5 wird eine erste Leiterbahn 11a der ersten Leiterbahnebene mit einem ersten Potential V1 und eine ausgewählte zweite Leiterbahn 12a der weiteren Leiterbahnebene 40 mit einem zweiten Potential V2 vorgespannt, um eine Speicherzelle 5a zu programmieren. Da die Orientierung der Speicherzellen der zweiten Speicherzellenebene 25 entgegengesetzt zur Orientierung der Speicherzellen der erste Leiterbahnebene 15 ist (vergleiche die in Höhe der zweiten Speicherzellenebene 25 aufwärts zeigenden Pfeile), liegt an diesen weiteren Speicherzellen die durch die ausgewählte erste Leiterbahn bewirkte Spannung von ΔV in Programmierrichtung statt in Löschrichtung an. Dies bedeutet, dass die Speicherzellen der zweiten Speicherzellenebene 25 vor einem unbeabsichtigtem Löschen geschützt sind, während die ausgewählte Speicherzelle 5a programmiert wird; der Halbleiterspeicher gemäß 6 ist aufgrund der erfindungsgemäss alternierenden Orientierung der Schichtenstapel benachbarter Speicherzellenebenen 15, 25 zuverlässig betreibbar.
7 zeigt den Halbleiterspeicher gemäß 6, wobei zusätzlich die Potentiale und Spannungen hier für den Fall eines Lesevorgangs dargestellt sind. Zum Auslesen mindestens einer ausgewählten Speicherzelle 5a bleibt die erste Leiterbahn 11a, an die die Speicherzelle 5a angeschlossen ist, weiterhin mit dem Referenzpotential VPL vorgespannt, und lediglich das Potential der zweiten Leiterbahn 12a, an die die Speicherzelle angeschlossen ist, wird um eine Lesespannung V_Read herabgesetzt. Diese Lesespannung ist vom Betrag her kleiner als die Teilspannung ΔV und ändert nicht den Programmierzustand der Speicherzelle 5a. An den Speicherzellen der zweiten Speicherzellenebene 25 sowie an den übrigen Speicherzellen der ersten Speicherzellenebene 15 liegt keine Spannung an. Somit treten auch beim Auslesen keine Löschvorgänge an Speicherzellen weiterer Speicherzellenebenen auf.
8 zeigt einen erfindungsgemäßen Halbleiterspeicher gemäß einer zweiten Ausführungsform, bei dem zusätzlich eine dritte Speicherzellenebene 35 sowie eine dritte Leiterbahnebene 30 vorgesehen sind. Die Art der Darstellung entspricht derjenigen der 5 bis 7. In 8 sind die Schichtenstapel der dritten Speicherzellenebene 35 in gleicher Weise orientiert angeordnet wie die Schichtenstapel der ersten Speicherzellenebene 15, jedoch entgegengesetzt orientiert zu den Schichtenstapeln der zweiten Speicherzellenebene 25. Somit sind die Schichtenstapel jeweils zweier zueinander benachbarter Speicherzellenebenen 15 und 25 bzw. 25 und 35 in zueinander entgegengesetzter Orientierung angeordnet. Dadurch lassen sich auch bei einer Anordnung von Speicherzellen mit drei oder mehr Ebenen von Speicherzellen unbeabsichtigte Löschvorgänge beim Programmieren einer einzelnen Speicherzelle vermeiden. In 8 ist die zu programmierende Speicherzelle 5a in der zweiten Leiterbahnebene 25 zwischen einer ausgewählten ersten Leiterbahn 11a und einer ausgewählten zweiten Leiterbahn 12a angeordnet. Die Potentiale V1, V2, mit denen die ausgewählten Leiterbahnen 11a, 12a vorgespannt werden, sind wie in 6 gewählt. Durch sie wird an die zu programmierende Speicherzelle eine Schreibspannung der Höhe von 2 ΔV angelegt sowie eine zum Programmieren nicht ausreichende Spannung der Höhe ΔV an alle übrigen, an die ausgewählte erste Leiterbahn 11a angeschlossenen Speicherzellen. Im Gegensatz zu 6 sind an die ausgewählte zweite Leiterbahn 12a noch eine weitere Speicherzellen angeschlossen, die in der dritten Speicherzellenebene 35 angeordnet sind; eine von ihnen verläuft in der Zeichenebene. Diese Speicherzelle wird ebenfalls durch die Absenkung des Potentials der ausgewählten zweiten Leiterbahn 12a auf V2 = VPL – ΔV um einen Betrag von ΔV vorgespannt, jedoch ebenfalls in Schreibrichtung, weil erfindungsgemäß die Schichtenstapel der dritten Speicherzellenebene 35 entgegengesetzt orientiert zu den denjenigen der zweiten Speicherzellenebene 25 angeordnet sind. Dadurch wird auch bei dem Halbleiterspeicher in 8 ein unbeabsichtigtes Löschen weiterer Speicherzellen, die in der dritten Speicherzellenebene 35 angeordnet und an die ausgewählte zweite Leiterbahn 12a angeschlossen sind, vermieden. Die übrigen ersten und zweiten Leiterbahnen 11, 12 bleiben beim Programmieren der Speicherzelle 5a mit dem Referenzpotential VPL vorgespannt.
9 zeigt den Halbleiterspeicher gemäß 8 und die angelegten Potentiale und Spannungen während des Auslesens von Speicherzellen. An eine ausgewählte zweite Leiterbahn 12a angeschlossene Speicherzellen der zweiten 25 und der dritten Speicherzellenebene 35 werden mit einer Lesespannung vorgespannt, die durch Absenkung des Potentials der ausgewählten zweiten Leiterbahn 12a um V_Read entsteht. Hierbei verbleiben die ersten Leiterbahnen 11 (die Bitleitungen BL) jeweils auf dem Referenzpotential VPL. Alternativ kann auch das Potential sämtlicher Wortleitungen WL konstant gehalten und lediglich das Potential einer einzigen ausgewählten Bitleitung BL um die Lesespannung V_Read angehoben werden. Bei der in 9 dargestellten Absenkung des Wortleitungspotentials der ausgewählten zweiten Leiterbahn 12a hingegen werden die mit V_Read vorgespannten Zellen ausgelesen, indem die durch die Bitleitungen BL der ersten und der dritten Leiterbahnebenen 10, 30 fliessenden elektrischen Ströme durch Leseverstärker verstärkt und ausgewertet werden. In 9 ist, wenn die ausgewählte zweite Leiterbahn 12a gegenüber dem Referenzpotential VPL vorgespannt ist, jeweils eine Vielzahl von ersten Lei terbahnen 11, die in der ersten 10 und der dritten Leiterbahnebene 30 angeordnet sind, gleichzeitig auslesbar. Im Vergleich zu einer Anordnung mit nur einer Speicherzellenebene wird die Parallelität des Auslesevorgangs verdoppelt.
10 zeigt den Halbleiterspeicher der 8 mit denjenigen Potentialen und Spannungen, die beim Löschen von Speicherzellen auftreten. Die elektrische Ansteuerung der ersten 11 und zweiten Leiterbahnen 12 funktioniert wie in 9, jedoch mit dem Unterschied, dass die ausgewählte zweite Leiterbahn 12a zum Löschen mit einem Löschpotential VPL + ΔV1 statt mit einem Lesepotential VPL – V_Read vorgespannt wird. Dadurch werden sämtliche an die ausgewählte zweite Leiterbahn 12a angeschlossenen Speicherzellen gelöscht, sofern die Löschspannung –ΔV1 betragsmäßig größer ist als Verasemax (vgl. 3).
Anhand der 9 und 10 ist erkennbar, dass beim Auslesen und Löschen von Speicherzellen keine anderen Speicherzellen vorgespannt werden als diejenigen, die an die vorgespannte, ausgewählte Leiterbahn 12a angeschlossen sind. Der Halbleiterspeicher gemäß 8 lässt sich daher auch beim Lesen und Löschen zuverlässig betreiben, ohne dass beim Programmieren einer einzelnen Speicherzelle unerwünschte Änderungen von Speicherinhalten in anderen Speicherzellen, insbesondere in denen benachbarter Speicherzellenebenen auftreten.
Die Speicherzellen des erfindungsgemässen Halbleiterspeichers sind somit in einfacher Weise ansteuerbar. Zum selektiven Programmieren einer einzigen Speicherzelle wird an diejenige erste Leiterbahn und an diejenige zweite Leiterbahn, an die die Speicherzelle angeschlossen ist, jeweils eine Teilspan nung angelegt, wobei die Summe beider Teilspannungen die Programmierspannung ergibt.
Zum Auslesen von Speicherzellen wird das Potential einer einzelnen zweiten Leiterbahn einer bestimmten Leiterbahnebene um die Lesespannung V_Read abgesenkt. Dadurch können zugleich alle Speicherzellen, die an die vorgespannte zweite Leiterbahn angeschlossen sind (und in denjenigen Speicherzellenebenen angeordnet sind, die an diese Leiterbahnebene angrenzen), gleichzeitig ausgelesen werden. Dazu werden entsprechende Leseströme, die durch die auszulesenden Speicherzellen fliessen, über die ersten Leiterbahnen abgeleitet, welche in der im jeweils nächsttieferen und nächsthöheren Leiterbahnebene angeordnet sind. Gegenüber einem herkömmlichen Halbleiterspeicher ist beim Vorspannnen einer einzelnen zweiten Leiterbahn mit der Lesespannung somit die doppelte Anzahl von Speicherzellen gleichzeitig auslesbar.
Beim Löschen von Speicherzellen wird das Potential einer einzelnen zweiten Leiterbahn einer bestimmten Leiterbahnebene um die Löschpannung ΔV1 abgesenkt. Dadurch werden alle Speicherzellen, die an die vorgespannte zweite Leiterbahn angeschlossen sind (und in denjenigen Speicherzellenebenen angeordnet sind, die an die bestimmte Leiterbahnebene angrenzen), gelöscht. Gegenüber einem herkömmlichen Halbleiterspeicher ist somit die Anzahl von Speicherzellen, die bei einem Löschvorgang gelöscht werden, doppelt so gross, wenn eine zweite Leiterbahn einer Leiterbahnebene, die zwischen zwei Speicherzellenebenen liegt, mit der Löschpannung vorgespannt wird.

1: Halbleiterspeicher
2: Anordnung
5: Speicherzelle
5a: ausgewählte Speicherzelle
6: Festkörperelektrolyt
7: metallische Schicht
8; 8A, 8B, 8C: Schichtenstapel
10: erste Leiterbahnebene
11: erste Leiterbahn
11a: ausgewählte erste Leiterbahn
12: zweite Leiterbahn
12a: ausgewählte zweite Leiterbahn
15: erste Speicherzellenebene
20: zweite Leiterbahnebene
25: zweite Speicherzellenebene
30: dritte Leiterbahnebene
35: dritte Speicherzellenebene
40: weitere Leiterbahnebene
45: dielektrische Schicht
50: Halbleitersubstrat
A: erste Endfläche
B: zweite Endfläche
BL: Bitleitung
G1: Schwellwert für die Löschspannungen
G2: Schwellwert für die Schreibspannungen
I: Strom
R1: erster Wert
R2: zweiter Wert
U: Spannung
Ω: ohmscher Widerstand
V1: erstes Potential
V2: zweites Potential
Verasemax: Grenzwert für eine Löschspannung, unterhalb dessen eine beliebige Speicherzelle zuverlässig gelöscht wird
Verasemin: Grenzwert für eine negative Spannung, oberhalb dessen ein Löschvorgang zuverlässig verhindert wird
Vwritemax: Grenzwert für eine Programmierspannung, oberhalb dessen eine beliebige Speicherzelle zuverlässig programmiert wird
Vwritemin: Grenzwert für eine positive Spannung, unterhalb dessen ein Programmiervorgang zuverlässig verhindert wird
VPL: Referenzpotential
V_Read: Lesespannung
ΔV: Teilspannung
ΔV1: Löschspannung
WL: Wortleitung

Claims

Integrierter Halbleiterspeicher (1) mit einer Anordnung (2) nichtflüchtiger Speicherzellen (5) und mit einer Vielzahl erster (11) und zweiter Leiterbahnen (12), – wobei jede Speicherzelle (5) einen Schichtenstapel (8) mit einem Festkörperelektrolyten (6) und einer daran angrenzenden metallhaltigen Schicht (7) aufweist, – wobei jeder Schichtenstapel (8) von einer ersten Leiterbahn (11) bis zu einer zweiten Leiterbahn (12) reicht und der ohmsche Widerstand (Ω) der Schichtenstapel (8) durch die Höhe einer zwischen der jeweiligen ersten Leiterbahn (11) und der jeweiligen zweiten Leiterbahn (12) anliegenden Spannung (U) veränderbar ist, – wobei jeder Schichtenstapel (8) eine erste Endfläche (A) und eine entgegengesetzte zweite Endfläche (B) aufweist und bei jedem Schichtenstapel (8) die metallhaltige Schicht (7) näher an der ersten Endfläche (A) angeordnet ist als der Festkörperelektrolyt (6) und der Festkörperelektrolyt (6) näher an der zweiten Endfläche (B) angeordnet ist als die metallhaltige Schicht (7), – wobei die Schichtenstapel (8) der Speicherzellen (5) zumindest in einer ersten (15) und in einer zweiten Speicherzellenebene (25) angeordnet sind, zwischen denen eine erste Leiterbahnebene (10) angeordnet ist, die entweder erste (11) oder zweite Leiterbahnen aufweist, und – wobei die Schichtenstapel (8B) in der zweiten Speicherzellenebene (25) entgegengesetzt orientiert zu den Schichtenstapeln (8A) in der ersten Speicherzellenebene (15) angeordnet sind, – wobei die Schichtenstapel (8B) der zweiten Speicherzellenebene (25) mit derjenigen Endfläche (B), die der ersten Leiterbahnebene (10) abgewandt ist, an in einer zweiten Leiter bahnebene (20) verlaufende Leiterbahnen (12) angeschlossen sind, – wobei an die in der zweiten Leiterbahnebene (20) verlaufenden Leiterbahnen (12) ferner Schichtenstapel (8C) von Speicherzellen (5) einer dritten Speicherzellenebene (35) angeschlossen sind, wobei die Schichtenstapel (8C) der dritten Speicherzellenebene (35) in gleicher Weise orientiert angeordnet sind wie die Schichtenstapel (8A) der ersten Speicherzellenebene (15) und – wobei der Halbleiterspeicher (1) so ausgebildet ist, dass der Halbleiterspeicher (1) beim Programmieren einer Speicherzelle (5a) das Potential derjenigen ersten Leiterbahn (11a), an die die zu programmierende Speicherzelle (5a) angeschlossen ist, und das Potential der zweiten Leiterbahn (12a), an die die zu programmierende Speicherzelle (5a) angeschlossen ist, jeweils gegenläufig zueinander um eine Teilspannung (ΔV) verändert, die zum Programmieren nicht ausreicht, wobei das Potential der einen Leiterbahn (11a; 12a) um diese Teilspannung (ΔV) erhöht und das Potential der anderen Leiterbahn (12a; 11a) um diese Teilspannung (ΔV) verringert wird und so eine zum Programmieren ausreichende Programmierspannung angelegt wird, die das Doppelte der Teilspannung (ΔV) beträgt.
Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die Orientierung der Schichtenstapel (8A, 8B) der ersten (15) und zweiten Speicherzellenebene (25) so gewählt ist, dass sowohl die Schichtenstapel (8A) der ersten Speicherzellenebene (15) als auch die Schichtenstapel (8B) der zweiten Speicherzellenebene (25) jeweils mit ihrer ersten Endfläche (A) an die in der ersten Leiterbahnebene (10) verlaufenden Leiterbahnen (11) angeschlossen sind.
Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Schichtenstapel (8A) der ersten Speicherzellenebene (15) mit derjenigen Endfläche (B), die der ersten Leiterbahnebene (10) abgewandt ist, an in einer weiteren Leiterbahnebene (40) verlaufende Leiterbahnen (12) angeschlossen sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass in der ersten Leiterbahnebene (10) erste Leiterbahnen (11) und in der zweiten Leiterbahnebene (20) zweite Leiterbahnen (12) angeordnet sind.
Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, dass in der weiteren Leiterbahnebene (40) zweite Leiterbahnen (12) angeordnet sind.
Halbleiterspeicher nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass in einer dritten Leiterbahnebene (30) erste Leiterbahnen (11) angeordnet sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die ersten Leiterbahnen (11) in Richtung quer zum Verlauf der zweiten Leiterbahn (12) verlaufen.
Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) eine Vielzahl von Leiterbahnebenen (10, 20, 30, 40) aufweist, zwischen denen jeweils eine Speicherzellenebene (15, 25, 35) mit Speicherzellen (5) angeord net ist, wobei jeweils in zwei Speicherzellenebenen (15, 25, 35), die durch genau eine Leiterbahnebene (10; 20; 30; 40) voneinander getrennt sind, die Schichtenstapel (8A, 8B, 8C) der Speicherzellen (5) entgegengesetzt zueinander orientiert angeordnet sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der ohmsche Widerstand (Ω) der Schichtenstapel (8) bei ausreichend hoher Spannung einer ersten Polarität einen ersten Wert (R1) und bei ausreichend hoher Spannung einer zweiten, entgegengesetzten Polarität einen anderen, zweiten Wert (R2) annimmt.
Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Schichtenstapel (8) der Speicherzellen (5) dann, wenn ihr ohmscher Widerstand (Ω) den ersten Wert (R1) annimmt, hochohmig sind und dann, wenn ihr ohmscher Widerstand (Ω) den zweiten Wert (R2) annimmt, niederohmig sind.
Halbleiterspeicher nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der Halbleiterspeicher die Größe des ohmschen Widerstandes (Ω) der Schichtenstapel (8) so auswertet, dass hochohmige Speicherzellen als gelöschte Speicherzellen und niederohmige Speicherzellen als programmierte Speicherzellen erfasst werden.
Halbleiterspeicher nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der Halbleiterspeicher so ausgebildet ist, dass alle ersten Leiterbahnen (11) und alle zweiten Leiterbahnen (12) dann, wenn der Speicherzustand aller Speicherzellen (5) unverändert aufrechterhalten wird, mit einem Referenzpotential (VPL) vorgespannt sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Materialzusammensetzung des Festkörperelektrolyten (6) und der metallhaltigen Schicht (7) so beschaffen ist, dass Schwellwerte (G1) für Löschspannungen, bei denen niederohmige Speicherzellen hochohmig werden, und Schwellwerte (G2) für Programmierspannungen, bei denen hochohmige Speicherzellen niederohmig werden, für die Speicherzellen (5) des Halbleiterspeichers (1) statistisch über Spannungsbereiche verteilt sind, wobei die Schwellwerte (G1) für Löschspannungen über einen größeren Spannungsbereich verteilt sind als die Schwellwerte (G2) für Programmierspannungen.
Halbleiterspeicher nach Anspruch 13, dadurch gekennzeichnet, dass die Materialzusammensetzung des Festkörperelektrolyten (6) und der metallhaltigen Schicht (7) so beschaffen ist, dass der Betrag des Grenzwerts (Verasemin) für eine negative Spannung, oberhalb dessen ein Löschvorgang zuverlässig verhindert wird, kleiner ist als der Grenzwert (Vwritemin) für eine positive Spannung, unterhalb dessen ein Programmiervorgang zuverlässig verhindert wird.
Halbleiterspeicher nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Spannungsabhängigkeit des ohmschen Widerstandes (Ω) der Schichtenstapel (8) so beschaffen ist, dass der Betrag des Grenzwerts (Verasemax) für eine Löschspannung, oberhalb dessen eine beliebige Speicherzelle zuverlässig gelöscht wird, größer ist als der Grenzwert (Vwritemax) für eine Programmierspannung, oberhalb dessen eine beliebige Speicherzelle zuverlässig programmiert wird.
Halbleiterspeicher nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass der Festkörperelektrolyt (6) der Schichtenstapel (8) ein glasförmiges Material enthält.
Halbleiterspeicher nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass der Festkörperelektrolyt (6) der Schichtenstapel (8) ein Chalcogenid enthält.
Halbleiterspeicher nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass die ersten Endflächen (A) der Schichtenstapel (8) jeweils Grenzflächen zwischen einer metallhaltigen Schicht (7) und einer ersten Leiterbahn (11) und die zweiten Grenzflächen (B) der Schichtenstapel (8) jeweils Grenzflächen zwischen einem Festkörperelektrolyten (6) und einer zweiten Leiterbahn (12) sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass die ersten Leiterbahnen (11) Bitleitungen (BL) und die zweiten Leiterbahnen (12) Wortleitungen (WL) sind.