DE102006003933A1

DE102006003933A1 - Integrierte Speichereinrichtung und Verfahren zum Betreiben einer integrierten Speichereinrichtung

Info

Publication number: DE102006003933A1
Application number: DE102006003933A
Authority: DE
Inventors: Corvin Liaw; Josef Dr. Willer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-01-26
Filing date: 2006-01-26
Publication date: 2006-08-03
Also published as: US20060168505A1; US7280392B2

Abstract

Bei einer integrierten Speichereinrichtung (10) mit Speicherzellen (5), deren ohmscher Widerstand je nach Speicherzustand veränderbar ist, besteht das Problem, dass dann, wenn viele der an eine erste (11) oder zweite Leitung (12) angeschlossenen Speicherzellen (5) gleichzeitig niederohmig programmiert sind, die in diesen Speicherzellen auftretenden Leckströme in der Summe so groß werden, dass eine Stabilität einer elektrischen Spannung der jeweiligen leitung (11; 12) mit zunehmender Leiterbahnlänge der Leitung verringert ist. Bei herkömmlichen Speichereinrichtungen ist daher die maximale Anzahl von Speicherzellen pro erster (11) und zweiter Leitung (12) begrenzt. Erfindungsgemäß wird eine Speichereinrichtung (10) vorgeschlagen, die eine zeilenweise oder spaltenweise Invertierung zu speichernder Datenwerte (D) ermöglicht, die in Abhängigkeit von der Anzahl niederohmig zu programmierender Speicherzellen entlang der jeweiligen Leitung durchgeführt wird. Durch zeilenweises und/oder spaltenweises Invertieren von Datenwerten kann die Anzahl gleichzeitig niederohmig programmierter Speicherzellen verringert und die Speichereinrichtung mit noch größeren Speicherzellenfeldern als herkömmlich möglich betrieben werden. Den jeweiligen ersten (11) und zweiten Leitungen (12) zugeordnete Datenbits (VS) zeigen an, ob entlang dieser Leitungen eine Dateninvertierung durchgeführt wurde oder nicht.

Description

Die Erfindung betrifft eine integrierte Speichereinrichtung mit einer Vielzahl von Speicherzellen und mit einer Vielzahl von Leitungen, die erste und zweite Leitungen umfassen,

– wobei jede Speicherzelle ein Speicherelement aufweist, das von einer ersten Leitung bis zu einer zweiten Leitung reicht und einen ohmschen Widerstand besitzt, dessen Größe durch Programmieren der jeweiligen Speicherzelle veränderbar ist,
– wobei die Speicherzellen so programmierbar sind, dass sie entweder einen ersten, hochohmigen Programmierzustand oder einen zweiten, niederohmigen Programmierzustand annehmen, wobei der ohmsche Widerstand einer hochohmig programmierten Speicherzelle größer ist als der ohmsche Widerstand einer niederohmig programmierten Speicherzelle.

Integrierte Speichereinrichtungen, insbesondere Halbleiterspeicher, lassen sich je nach der Speicherdauer gespeicherter Informationen klassifizieren. Flüchtige Halbleiterspeicher wie beispielsweise DRAMs (Dynamic Random Access Memories) besitzen Speicherzellen, die die eingeschriebene Informationen nur für Bruchteile von Sekunden speichern und daher stets erneut wieder aufgefrischt werden müssen. In nichtflüchtigen Halbleiterspeichern hingegen bleiben gespeicherte Informationen auch nach Abschalten der Stromversorgung über einen langen Zeitraum, typischerweise über mehrere Jahre erhalten.

Eine besonders platzsparende Anordnung von Speicherzellen wird bei solchen Halbleiterspeichern erzielt, deren Speicherzellen an Kreuzungsorten zwischen ersten Leitungen (bei spielsweise Bitleitungen) und zweiten Leitungen (beispielsweise Wortleitungen) Schichtenstapel aufweisen, deren ohmscher Widerstand durch Anlegen geeigneter Spannungen unmittelbar über die ersten und zweiten Leitungen, an die der Schichtenstapel heranreicht, veränderbar ist. In dieser Weise ausgebildete Speicherzellen benötigen keinen Auswahltransistor. Ein Speicherzellenfeld mit solchen Speicherzellen wird als „Cross-Point-Array" bezeichnet. Die pro Speicherzelle erforderliche Substratgrundfläche bei einem „Cross-Point-Array" ergibt sich aus dem Rastermaß der Bitleitungen und der Wortleitungen, so dass ein Cross-Point-Array eine sehr hohe Speicherzellendichte besitzt.

Die Speichereinrichtung besitzt Speicherzellen, deren ohmscher Widerstand je nach Programmierzustand hochohmig oder niederohmig ist. In beiden Fällen entstehen entlang der Schichtenstapel Leckströme zwischen den ersten und zweiten Leitungen, an die die Schichtenstapel angeschlossen sind. Jeder einzelne Schichtenstapel ermöglicht einen Leckstrom zwischen derjenigen ersten Leitung und derjenigen zweiten Leitung, an die der Schichtenstapel heranreicht (und die Speicherzelle somit angeschlossen ist). Im Falle einer hochohmig programmierten Speicherzelle ist ihr Leckstrombeitrag meist vernachlässigbar. Probleme bestehen jedoch bei denjenigen Speicherzellen, die sich in einem niederohmigen Speicherzustand befinden. Entlang der Schichtenstapel solcher Speicherzellen fließen größere Leckströme, die in Anbetracht der hohen Zahl von Speicherzellen pro Wortleitung oder pro Bitleitung erhebliche Leckstrombeiträge entlang dieser Leitungen ergeben können. Insbesondere dann, wenn die Summe von niederohmig programmierten Speicherzellen, die entlang ein und derselben Leitung angeschlossen sind, sehr groß ist, kann ein an ein Ende der betreffenden Leitung angelegtes elektrisches Po tential entlang des Verlaufs der Leitung beträchtlich variieren (beispielsweise absinken), so dass ein zuverlässiges Vorspannen der gesamten Leitung umso schwieriger wird, je mehr Speicherzellen an die jeweilige Leitung angeschlossen sind. Je mehr Speicherzellen an eine Wortleitung oder Bitleitung angeschlossen sind und je länger die entsprechende Leitung somit ist, umso schwieriger lässt sich die Einhaltung eines vorgegebenen elektrischen Potentials über die gesamte Leiterbahnlänge garantieren.

Da als Cross-Point-Arrays ausgebildete Speichereinrichtungen, beispielsweise festkörperelektrolytische Speichereinrichtungen, nur dann betriebssicher sind, wenn vorgegebene Bitleitungs- und Wortleitungspotentiale bei beliebigen Datenmustern, die in einem Speicherzellenfeld gespeichert sind, gewährleistet sind, ist die zulässige Leiterbahnlänge (gemessen in der Anzahl von Speicherzellen pro Leitung), bis zu der eine solche Speichereinrichtung noch zuverlässig betreibbar ist, begrenzt. Die zum funktionssicheren Betrieb maximal zulässige Anzahl von an dieselbe Leitung angeschlossenen, niederohmig programmierten Speicherzellen gibt herkömmlich die maximal zulässige Leiterbahnlänge solcher Leitungen vor, da als Cross-Point-Arrays ausgebildete Speichereinrichtungen auch dann zuverlässig funktionieren müssen, wenn das gesamte Speicherzellenfeld mit Datenwerten, die einem niederohmig programmierten Speicherzustand entsprechen, belegt ist.

Es ist die Aufgabe der vorliegenden Erfindung, eine integrierte Speichereinrichtung der oben beschriebenen Art bereitzustellen, die mit noch größeren Leiterbahnlängen ihrer ersten und/oder zweiten Leitungen, d. h. mit einer noch größeren Anzahl von Speicherzellen pro Leitung zuverlässig betreibbar ist. Insbesondere soll ein zuverlässiger Betrieb eines sol chen Speichers auch dann ermöglicht werden, wenn die Anzahl von Speicherzellen, die an ein- und dieselbe Leitung angeschlossen sind, größer ist als die maximal zulässige Anzahl von Speicherzellen, die für einen funktionssicheren Betrieb gleichzeitig niederohmig programmiert sein dürfen. Es ist ferner die Aufgabe der vorliegenden Erfindung, ein Verfahren zum funktionssicheren Betreiben eines solchen Halbleiterspeichers bereitzustellen.

Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass die oben beschriebene Speichereinrichtung so ausgebildet ist, dass vor der Durchführung einer Speicherung mindestens für eine Leitung überprüft wird, ob zu speichernde Datenwerte, die in Speicherzellen zu speichern sind, die an die jeweilige eine Leitung angeschlossen sind, vor dem Speichern invertiert werden oder nicht, wobei die Überprüfung in Abhängigkeit von einer Bedingung durchgeführt wird, die von der Anzahl hochohmig programmierter Speicherzellen, die an die eine Leitung oder an einen Abschnitt der einen Leitung angeschlossenen sind, und/oder von der Anzahl niederohmig programmierter Speicherzellen, die an die eine Leitung oder an den Abschnitt der einen Leitung angeschlossenen sind, abhängt.

Erfindungsgemäß ist vorgesehen, dass vor jedem Speichervorgang, bei dem Speicherzellen umprogrammiert werden, ein Prüfschritt durchgeführt wird, in dem überprüft wird, ob zu speichernde Datenwerte vor der Speicherung invertiert werden oder nicht. Bei dieser Überprüfung wird die Entscheidung, ob die zu speichernden Daten invertiert werden, von einer Bedingung abhängig gemacht, die von der Anzahl der hochohmigen und/oder von der Anzahl der niederohmigen Speicherzellen abhängt, die an die betreffende eine Leitung angeschlossen sind und die bei dem Speichervorgang (mit denselben oder mit geänderten Datenwerten) überschrieben werden. Erfindungsgemäß ist somit eine Invertierung von speichernden Datenwerten vorgesehen, die die Speichereinrichtung durchführt. Diese Invertierung erfolgt jedoch nicht automatisch bei jedem Speichervorgang, sondern in Abhängigkeit von den Datenwerten selbst. Insbesondere erfolgt die Invertierung in Abhängigkeit von einer Anzahl von entlang derselben einen Leitung zu speichernden Datenwerten, die einem niederohmigen Programmierzustand entsprechen. Somit wird anhand der Höhe der Anzahl entlang derselben Leitung zu speichernder Datenwerte, die einem niederohmigen Programmierzustand entsprechen, durch die Speichereinrichtung eine Entscheidung getroffen, ob vor der Speicherung dieser Datenwerte eine Invertierung der Datenwerte erfolgt oder nicht. Dadurch können dann, wenn die Anzahl von einem niederohmigen Programmierzustand entsprechenden Datenwerten entlang derselben Leitung sehr groß wird, selektiv entlang einzelner Leitungen Dateninvertierungen durchgeführt werden, und zwar noch vor der Speicherung der Datenwerte entlang der betroffenen Leitung. Dadurch kann insbesondere dann, wenn die Speicherung nichtinvertierter Speicherdaten zu einer so großen Anzahl niederohmiger Speicherzellen an derselben Leitung führen würde, dass ein funktionssicherer Betrieb nicht mehr gewährleistet wäre, ein Invertierungsschritt eingefügt werden, bei dem anstelle der Datenwerte die invertierten Datenwerte gespeichert werden. Die invertierten Datenwerte bilden dann diejenigen Datenwerte, die bei dem Speichervorgang in die Speicherzellen entlang der betreffenden einen Leitung überschrieben werden.

Die erfindungsgemäße Überprüfung auf die Zweckmässigkeit einer Dateninvertierung, die auf die Speicherzellen entlang einer Leitung begrenzt ist, wird insbesondere für jede Leitung einzeln getroffen, zumindest für diejenigen Leitungen, die von einem Speichervorgang betroffen sind. Für jede solche Leitung erfolgt die Überprüfung und gegebenenfalls die Invertierung unabhängig von den zu speichernden Datenwerten der parallel verlaufenden anderen Leitungen. Somit kann für jede Leitung, an welche bei dem Speichervorgang zu überschreibende Speicherzellen angeschlossen sind, aufgrund der Anzahl niederohmig zu programmierender Speicherzellen entlang der jeweiligen Leitung individuell entschieden werden, ob vor der Datenspeicherung eine Dateninvertierung erfolgt. Dadurch können selektiv an denjenigen Leitungen, bei denen die Speicherung der Datenwerte zu einer zu hohen, den funktionssicheren Betrieb gefährdenden Anzahl niederohmig programmierter Speicherzellen führen würde, eine Dateninvertierung vorgenommen werden, bevor die (nach nach Leitung invertierten oder nichtinvertierten) Datenwerte gespeichert werden. Dadurch können bei noch größeren Leitungslängen, an die mehr Speicherzellen angeschlossen sind als bei herkömmlichen Speichereinrichtungen, vorgesehen werden und Speicherdaten zuverlässig eingeschrieben, gespeichert und später wieder ausgelesen werden. Infolge der erfindungsgemäßen Überprüfung und gegebenenfalls Invertierung tritt ein Speicherzustand, bei dem in den Speicherzellen entlang einer Leitung alle oder sehr viele Speicherzellen niederohmig programmiert sind, nicht mehr auf; ein solcher Zustand wird durch erfindungsgemäß wort- oder bitleitungsweise durchgeführte Invertierung vermieden.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung vor einer Speicherung der Datenwerte überprüft, ob bei einem Speichern invertierter Datenwerte die Anzahl von niederohmig programmierten Speicherzellen, die an die jeweilige eine Leitung oder an den Abschnitt der jeweiligen einen Leitung angeschlossen sind, kleiner ist als bei einem Speichern nichtinvertierter Datenwerte. Somit wird bereits vor dem eigentli chen Speichervorgang überprüft, ob eine vorherige Invertierung geeignet ist, die Anzahl niederohmig programmierter Speicherzellen entlang der Leitungen zu verringern. Ist dies der Fall, so wird bei den betroffenen Leitungen, für die eine solche Invertierung die Anzahl niederohmiger Speicherzellen verringert wird, eine Invertierung durchgeführt.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung vor einer Speicherung überprüft, ob ein Grenzwert für eine maximal zulässige Anzahl von niederohmig programmierten Speicherzellen, die an die jeweilige eine Leitung oder an den Abschnitt der jeweiligen einen Leitung angeschlossen sind, überschritten wird. Der Grenzwert gibt beispielsweise an, wie viele niederohmige Speicherzellen pro Leitung, an die die Speicherzellen angeschlossen sind, maximal niederohmig programmiert sein dürfen. Anhand einer solchen Bedingung kann durch die Speichereinrichtung leicht entschieden werden, ob und für welche Leitungen eine Invertierung der zu speichernden Datenwerte vorteilhaft ist und durchgeführt wird.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung dann, wenn die Überprüfung ergibt, dass im Falle einer nichtinvertierten Speicherung der Datenwerte die Anzahl von niederohmig programmierten Speicherzellen, die an die jeweilige eine Leitung oder an den Abschnitt der jeweiligen einen Leitung angeschlossen sind, größer ist als der Grenzwert, die Speichereinrichtung die Datenwerte vor dem Speichervorgang invertiert. Die Speichereinrichtung invertiert die Datenwerte nur für diejenigen Leitungen, für die der Vergleich mit dem Grenzwert ergibt, dass ohne eine Invertierung mehr Speicherzellen gleichzeitig niederohmig programmiert sein werden, als entlang einer Leitung zur Gewährleistung des funktionssicheren Betriebs zulässig ist.

Vorzugsweise ist vorgesehen, dass der Grenzwert für die maximal zulässige Anzahl von niederohmig programmierten Speicherzellen, die an die jeweilige eine Leitung angeschlossen sind, die Hälfte der Anzahl aller an die jeweilige eine Leitung angeschlossenen Speicherzellen beträgt. Bei dieser Ausführungsform wird ein Grenzwert gewählt, der halb so groß ist wie die Anzahl von Speicherzellen pro Leitung, etwa pro Wortleitung. Diese Bedingung bewirkt, dass eine Invertierung immer dann stattfindet, wenn für eine Leitung im Fall einer nichtinvertierten Speicherung mehr als die Hälfte der an diese Leitung angeschlossenen Speicherzellen niederohmig programmiert würden und somit einen größeren Leckstrombeitrag liefern würden als im Falle einer Speicherung invertierter Datenwerte. Bei dieser Ausführungsform wird somit für beliebige Datenmuster stets gewährleistet, dass die kleinstmögliche Anzahl von niederohmig programmierten Speicherzellen erreicht wird. Dazu wird für jede Leitung, beispielsweise für jede Wortleitung, individuell eine Prüfung durchgeführt, ob eine Invertierung die niederohmig programmierten Speicherzellen reduziert, und gegebenenfalls eine Invertierung durchgeführt. Der Grenzwert kann auch jeden anderen beliebigen Zahlenwert annehmen, er kann beispielsweise größer sein als die Hälfte der Anzahl von Speicherzellen, die an dieselbe Leitung, etwa dieselbe Wortleitung angeschlossen sind. So kann etwa vorgesehen sein, dass erst oberhalb eines Grenzwerts, der um einen bestimmten Faktor oder um einen bestimmten Zahlenwert unterhalb der Gesamtzahl von Speicherzellen pro Leitung liegt, eine Invertierung durchgeführt wird. In einem solchen Fall braucht nicht jedes Mal eine Invertierung durchgeführt zu werden, wenn die Anzahl niederohmig zu programmierender Speicherzellen nur geringfügig größer ist als die Hälfte der Anzahl von Speicherzellen, die an dieselbe Leitung angeschlossen sind.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung bei jedem Programmiervorgang zusätzlich jeweils mindestens ein Datenbit speichert, das einen leitungsspezifischen Invertierungszustand der entlang der jeweiligen einen Leitung oder entlang des Abschnitts der jeweiligen einen Leitung gespeicherten Datenwerte wiedergibt. Dieses Datenbit gibt an, ob die entlang dieser Leitung gespeicherten Datenwerte invertiert gespeichert (bzw. zu speichern) sind oder nicht. Beispielsweise kann das Datenbit eine digitale Null sein, wenn die Datenwerte nichtinvertiert gespeichert sind, und eine digitale Eins, wenn die Datenwerte invertiert gespeichert sind, oder umgekehrt. Die jeweils auf einzelne Leitungen, beispielsweise auf einzelne Wortleitungen begrenzten Invertierungsschritte gewährleisten in jedem Fall eine ausreichende Spannungsstabilität beim Vorspannen der Leitungen, mit denen auf die Speicherzellen zugegriffen wird. Ein solches Datenbit, welches eine zur Erhaltung der Spannungsstabilität durchgeführte Invertierung anzeigt, kann daher auch als "Voltage-Stability-Bit" bezeichnet werden. Für jede Leitung, beispielsweise jede Wortleitung, ist somit ein Datenbit vorgesehen, das gemeinsam mit den Datenwerten gespeichert wird und das angibt, ob die Datenwerte den zu speichernden Informationen oder den invertierten Informationen entsprechen. Sofern das Datenbit eine invertierte Speicherung anzeigt, können beim Auslesen die Datenwerte wieder zurück invertiert werden, um die ursprünglichen Datenwerte zu erhalten.

Dementsprechend ist vorgesehen, dass die Speichereinrichtung bei jedem Speichervorgang jeweils mindestens ein Datenbit speichert, das der jeweiligen einen Leitung oder dem jeweiligen Abschnitt der einen Leitung zugeordnet ist und angibt, ob die entlang der jeweiligen einen Leitung oder entlang des je weiligen Abschnitts der einen Leitung zu speichernden Datenwerte invertiert sind oder nicht. Bei einem Speichervorgang wird üblicherweise eine sogenannte "Page", d.h. eine Menge gemeinsam zu speichernder Datenwerte, in Speicherzellen geschrieben. Umfang und Form der Page können beliebig gestaltet sein; insbesondere kann eine Page sich über die vollständige Länge von ersten und/oder zweiten Leitungen erstrecken oder aber nur über einzelne oder mehrere Abschnitte der ersten und/oder zweiten Leitungen. Ferner kann eine Page Datenwerte für mehrere Speicherblöcken enthalten, beispielsweise auch DAtenwerte für jeweils unterschiedliche Leiterbahnabschnitte aus verschiedenen Speicherblöcken. Insbesondere dann, wenn eine Page sich nicht über die vollsändige Länge von Leitungen, an die die Speicherzellen angeschlossen sind, sondern nur über einen Teil der Leiterbahnlänge ersreckt, ist es vorteilhaft, für jede Leitung jeweils mehrere Datenbits vorzusehen, die jeweils nur für einen Abschnitt der betreffenden Leitung angeben, ob eine Invertierung der Datenwerte vorzunehmen ist.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung so ausgebildet ist, dass bei einem Speichervorgang stets sowohl die zu speichernden Datenwerte als auch die Datenbits in den Speicherzellen gespeichert werden. Dabei wird für jede Leitung, beispielsweise für jede Wortleitung ein Datenbit zusätzlich zu den eigentlichen Datenwerten gespeichert.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung so ausgebildet ist, dass bei jedem Speichervorgang für jede erste Leitung überprüft wird, ob die Datenwerte für Speicherzellen, die an die jeweilige ersten Leitung oder an den Abschnitt der jeweiligen ersten Leitung angeschlossen sind, zur Verringerung der Anzahl niederohmig programmierter Speicher zellen invertiert oder nichtinvertiert zu speichern sind, und dass bei der Speicherung zugleich für jede der ersten Leitungen mindestens ein der jeweiligen ersten Leitung zugeordnetes Datenbit gespeichert wird, das den Invertierungszustand von mithilfe der jeweiligen ersten Leitung gespeicherten Datenwerten angibt. Somit wird vor jedem Speichervorgang überprüft, ob durch die Speicherung der invertierten Datenwerte oder durch die Speicherung der nichtinvertierten Datenwerte eine Verringerung der Anzahl niederohmig programmierter Speicherzellen erreicht wird. Diese Überprüfung wird für jede betroffene erste Leitung, beispielsweise für jede Wortleitung durchgeführt. Bei denjenigen Leitungen, bei denen eine Invertierung die Anzahl entlang der jeweiligen ersten Leitung niederohmig programmierter Speicherzellen erhöht oder unverändert lässt, werden die Daten ohne vorherige Invertierung gespeichert. Bei denjenigen Leitungen hingegen, bei denen eine Invertierung die Anzahl niederohmig programmierter Speicherzellen reduziert, wird zunächst eine Invertierung durchgeführt.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung so ausgebildet ist, dass die Datenbits, die die für die jeweiligen ersten Leitungen spezifische Invertierungszustände wiedergeben, jeweils in der ersten oder in der letzten Speicherzelle, die an die jeweilige erste Leitung angeschlossen sind, gespeichert werden. Somit kann am Rand eines Speicherblocks von Speicherzellen, die durch die ersten und zweiten Leitungen miteinander verschaltet sind, eine Zeile oder eine Spalte verwendet werden, um die Datenbits zu speichern, die die Invertierungszustände entlang der jeweiligen ersten und/oder zweiten Leitungen angeben. Alternativ können die Datenbits jedoch auch in einer anderen Spalte und/oder in einer anderen Zeile des Speicherblocks oder auch separat ausserhalb des Speicherzellenblocks gespeichert werden. In allen Fällen ist es möglich, beim Auslesen von Speicherinhalten anhand der Datenbits, die eine entlang einer ersten Leitung durchgeführte Invertierung und/oder eine entlang einer zweiten Leitung durchgeführt Invertierung anzeigen, das ursprüngliche zu speichernde Datenmuster der Datenwerte zu rekonstruieren.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung Datenbits, die die leitungsspezifischen Invertierungszustände von Datenwerten wiedergegeben, stets in einem nichtinvertierten Zustand speichert. Hierbei sind die den Invertierungszustand kennzeichnenden Datenbits selbst von einer eventuellen Invertierung nicht betroffen, so dass aus dem Wert dieser Datenbits eindeutig ermittelbar ist, ob die übrigen Datenwerte invertiert gespeichert wurden oder nicht. Ebenso könnte vorgesehen sein, dass die Datenbits, die die leitungsspezifischen Invertierungszustände angeben, stets, das heißt in jedem Fall invertiert gespeichert werden. Auch hier ist eine eindeutige Zuordnung zwischen dem Wert der Datenbits und der Feststellung, ob alle Invertierungen der übrigen Datenwerte stattgefunden hat oder nicht, erreicht.

Es kann vorgesehen sein, dass die Speichereinrichtung vor einem Speichervorgang jeweils eine Invertierungsschritt durchführt, bei dem für diejenigen ersten Leitungen, bei denen die Anzahl angeschlossener niederohmig programmierter Speicherzellen im Falle einer Invertierung kleiner ist als bei einer nicht-invertierten Speicherung, eine Invertierung der Datenwerte vorgenommen wird, die in den an die jeweilige erste Leitung angeschlossenen Speicherzellen zu speichern sind.

Alternativ kann vorgesehen sein, dass die Speichereinrichtung vor einem Speichervorgang jeweils eine Invertierungsschritt durchführt, bei dem für die diejenigen Abschnitte von ersten Leitungen, bei denen die Anzahl angeschlossener niederohmig programmierter Speicherzellen im Falle einer Invertierung kleiner ist als bei einer nicht-invertierten Speicherung, eine Invertierung der Datenwerte vorgenommen wird, die in den an den jeweiligen Abschnitt der betreffenden ersten Leitung angeschlossenen Speicherzellen zu speichern sind. Bei dieser alternativen Ausführungsform wird bei der Überprüfung, ob eine Invertierung von Datenwerten sinnvoll ist, jeweils nur ein Abschnitt der entsprechend Leitung anstelle der gesamten Leitung betrachtet.

Es kann vorgesehen sein, dass die Speichereinrichtung zusätzlich zu dem Invertierungsschritt vor dem Speichervorgang einen weiteren Invertierungsschritt durchführt, bei dem für jede zweite Leitung, bei der die Anzahl angeschlossener niederohmig programmierter Speicherzellen durch eine Invertierung verringerbar ist, eine Invertierung derjenigen Datenwerte vorgenommen wird, die in an die jeweilige zweite Leitung angeschlossenen Speicherzellen gespeichert sind. Bei dieser Ausführungsform werden die Datenmuster, die bereits entlang der ersten Leitungen auf eine möglichst geringe Anzahl niederohmig programmierter Speicherzellen optimiert wurden, zusätzlich entlang der zweiten Leitungen noch weiter optimiert. Dadurch kann auch entlang der zweiten Leitungen die Anzahl von niederohmig programmierten Speicherzellen, die an derselben jeweiligen zweiten Leitung angeschlossen sind, verringert werden. Dies ermöglicht es, Speichereinrichtungen mit Speicherzellenfeldern funktionssicher betreiben, bei denen zusätzlich auch die Leiterbahnlänge der zweiten Leitungen vergrößert ist und bei der an jede zweite Leitung mehr Speicherzellen angeschlossen sind, als entlang der zweiten Leitungen gleichzeitig niederohmig programmiert sein dürfen. Während der erste Invertierungsschritt entlang der ersten Leitungen vor der Datenspeicherung durchgeführt wird, erfolgt die weitere Optimierung entlang der zweiten Leitungen vorzugsweise nach dem Speichervorgang. Dies ist dann vorteilhaft, wenn bei einem Umprogrammiervorgang die Datenwerte üblicherweise entlang der ersten Leitungen, beispielsweise wortleitungsweise überschrieben werden. Die zu speichernden Datenwerte für einen oder auch mehrere Speicherblöcke werden vorzugsweise zunächst in einem Zwischenspeicher zwischengespeichert, beispielsweise in einem SRAM, um darin eventuelle Invertierungsschritte vornehmen zu können, bevor die Datenwerte endgültig in den oder die Speicherblöcke geschrieben werden. Dies hat den Vorteil, dass in den Speicherblöcken einmal gespeicherte Daten nicht wieder ausgelesen werden müssen, etwa um Invertierungsschritte entlang der zweiten Leitungen durchführen zu können. Statt dessen können an den zu speichernden Datenwerte, die noch im SRAM zwischengespeichert sind, Invertierungsschritte durchgeführt werden, um die Anzahl niederohmig zu programmierender Speicherzellen sowohl entlang der ersten als auch entlang der zweiten Leitungen zu verringern.

Alternativ kann vorgesehen sein, dass die Speichereinrichtung zusätzlich zu dem Invertierungsschritt vor dem Speichervorgang einen weiteren Invertierungsschritt durchführt, bei dem für jeweils mindestens einen Abschnitt jeder zweiten Leitung, bei der die Anzahl von niederohmig zu programmierenden Speicherzellen, die an den jeweiligen Abschnitt der betreffenden zweiten Leitung angeschlossen sind, durch eine Invertierung verringerbar ist, eine weitere Invertierung derjenigen Datenwerte vorgenommen wird, die in Speicherzellen (5b) zu speichern sind, die an den jeweiligen Abschnitt der betreffenden zweiten Leitung angeschlossen sind.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung für jede zweite Leitung jeweils mindestens ein Datenbit speichert, das angibt, ob für die Datenwerte, die in Speicherzellen gespeichert sind, die an die jeweilige zweite Leitung oder an den jeweiligen Abschnitt der zweiten Leitung angeschlossen sind, eine Invertierung zur Verringerung der Anzahl niederohmig programmierter Speicherzellen durchgeführt wurde. Hierbei ist sowohl für jede erste Leitung als auch für jede zweite Leitung ein eigenes Datenbit vorgesehen, welches anzeigt, ob ein auf die jeweilige erste bzw. zweite Leitung begrenzter Invertierungsschritt durchgeführt wurde. Somit können beim Auslesen von Datenwerten aus der Speichereinrichtung wieder die ursprünglichen Datenwerte rekonstruiert werden.

Die Speichereinrichtung kann so ausgebildet sein, dass jeweils für mehrere Abschnitte jeder ersten Leitung eine Invertierung ausführbar ist, wobei die Speichereinrichtung nur für solche Abschnitte von ersten Leitungen, für die die Anzahl niederohmig zu programmierender Speicherzellen durch eine Invertierung verringerbar ist, eine Invertierung durchführt.

Ausserdem kann die Speichereinrichtung so ausgebildet sein, dass auch jeweils für mehrere Abschnitte jeder zweiten Leitung eine Invertierung ausführbar ist, wobei die Speichereinrichtung nur für solche Abschnitte von zweiten Leitungen, für die die Anzahl niederohmig zu programmierender Speicherzellen durch eine Invertierung verringerbar ist, eine Invertierung durchführt.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung jedem Abschnitt einer beliebigen ersten Leitung und/oder jedem Abschnitt einer beliebigen zweiten Leitung jeweils ein Datenbit zuordnet, das angibt, ob entlang des jeweiligen Ab schnitts Datenwerte invertiert oder nicht-invertiert gespeichert worden sind.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung die zu speichernden Datenwerte und die Datenbits, die den Invertierungszustand kennzeichnen, zunächst in einem Zwischenspeicher speichert, dann zur Verringerung der Anzahl niederohmig zu programmierender Speicherzellen vorzunehmende Invertierunsschritte in dem Zwischenspeicher durchführt und erst danach die in dem Zwischenspeicher gespeicherten Datenwerte in die Speicherzellen schreibt. Im letzten Schritt können zugleich auch die Datenbits, die den Invertierungszustand kennzeichnen (Invertierungsbits), in die Speicherzellen geschrieben werden. Insbesondere können die zu speichernden Informationen vor der eigentlichen Speicherung zunächst in einem Zwischenspeicher, beispielsweise einem SRAM (static random acces memory) zwischengespeichert werden. Dort können vor der eigentlichen Speicherung zunächst die Invertierungsschritte vorgenommen werden, um entlang der ersten und/oder der zweiten Leitungen die Anzahl niederohmiger Speicherzellen zu verringern. Auch die Datenbits, die die Invertierungszustände kennzeichnen, können in dem Zwischenspeicher zwischengespeichert werden. Nach Vornahme der Invertierungsschritte können die so bearbeiteten Datenwerte einschliesslich der Datenbits, die die Invertierungszustände kennzeichnen, von dem Zwischenspeicher in das Speicherzellenfeld übertragen werden. Insbesondere kann vorgesehen sein, dass die Datenwerte erst dann von dem Zwischenspeicher in das Speicherzellenfeld übertragen werden, nachdem die Datenwerte sowohl hinsichtlich der ersten Leitungen als auch hinsichtlich der zweiten Leitungen, entlang derer jeweils möglichst wenige niederohmige Speicherzellen auftreten sollen, durch Invertierungsschritte optimiert wurden.

Vorzugsweise ist vorgesehen, dass mithilfe der ersten Leitungen in der Speichereinrichtung gespeicherte oder zu speichernde Datenwerte zeilenweise invertierbar sind. Die ersten Leitungen sind somit solche Leitungen, die in einem Speicherzellenfeld Zeilen von Speicherzellen anschließen. Üblicherweise sind dies die Wortleitungen.

Ferner ist vorzugsweise vorgesehen, dass mithilfe der zweiten Leitungen in der Speicherzelleneinrichtung gespeicherte oder zu speichernde Datenwerte spaltenweise invertierbar sind. Die zweiten Leitungen schließen somit jeweils Speicherzellen einer Spalte eines Speicherzellenfeldes an; solche Leitungen werden üblicherweise als Bitleitungen bezeichnet und sind an Leseverstärker angeschlossen.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung eine Mehrzahl von Speicherblöcken mit Speicherzellen aufweist, wobei jeder Speicherblock eigene erste und zweite Leitungen aufweist, durch die die Speicherzellen des jeweiligen Speicherblocks untereinander verbunden sind, und dass die Speichereinrichtung für die Leitungen jedes Speicherblocks jeweils eigene, voneinander unabhängige Datenbits speichert, die den Invertierungszustand von Speicherzellen, die an die jeweilige Leitung oder an einen jeweiligen Abschnitt der betreffenden Leitung angeschlossen sind, jeweils nur innerhalb eines einzelnen Speicherblocks kennzeichnen. Bei dieser Weiterbildung wird berücksichtigt, dass bei einem Halbleiterspeicher mit mehreren Speicherblöcken, das heißt separaten Speicherzellenfeldern mit eigenen Wortleitungen und Bitleitungen, für jeden Speicherblock unterschiedliche Datenmuster zu speichern sind und somit die Entscheidung, ob für eine bestimmte erste oder zweite Leitung eines Speicherblocks eine Invertierung durchgeführt wird, für jeden Speicherblock verschieden ausfallen kann. Dabei kann die Gestalt der Page, d.h. der Menge gemeinsam zu speichernder Datenwerte, für jeden Block von Speicherzellen unterschiedlich gestaltet sein; sie kann beispielsweise unterschiedliche Abschnitte von ersten und/oder zweiten Leitungen der verschiedenen Speicherblöcke betreffen, oder in einem Speicherblock sich über die vollständige Länge erster und/oder zweiter Leitungen erstrecken und in einem anderen Speicherblock sich nur über Abschnitte der jeweiligen Leitungen dieses Speicherblockes erstrecken. Daher sind für die ersten und/oder zweiten Leitungen jedes Speicherblocks eigene Datenbits erforderlich, die die in den jeweiligen Speicherblöcken leitungsweise oder leitungsabschnittweise durchgeführten Invertierungsschritte kennzeichnen.

Vorzugsweise ist vorgesehen, dass die Größe des ohmschen Widerstandes der Speicherelemente durch die Größe einer elektrischen Spannung zwischen der jeweiligen ersten Leitung und der jeweiligen zweiten Leitung, an die das jeweilige Speicherelement heranreicht, veränderbar ist. Speicherzellen mit solchen Speicherelementen sind resistiv schaltende Speicherzellen, die allein durch die Höhe und die Polarität einer an ihnen anliegenden Spannung umprogrammierbar sind.

Insbesondere ist vorgesehen, dass die Speichereinrichtung so ausgebildet ist, dass die Speicherzellen durch Anlegen einer ausreichend hohen Programmierspannung einer ersten Polarität hochohmig werden und durch Anlegen einer ausreichend hohen Programmierspannung einer zweiten, entgegengesetzten Polarität niederohmig werden.

Insbesondere kann vorgesehen sein, dass die Speicherelemente der Speicherzellen jeweils einen Schichtenstapel mit einem Festkörperelektrolyten und mit einer daran angrenzenden metallhaltigen Schicht sind.

In dieser Bauweise können beispielsweise Halbleiterspeicher hergestellt werden, deren Speichermedium ein Festkörperelektrolyten enthält. Ein Schichtenstapel, der sowohl eine Schicht aus dem Festkörperelektrolyten als auch die metallhaltige Schicht aufweist, ist an entgegengesetzten Endflächen an Leiterbahnen angeschlossen. Über die Leiterbahnen lassen sich elektrische Spannungen anlegen. Der Schichtenstapel, der zwischen je einer Bitleitung und einer Wortleitung angeordnet ist, wird bei Anlegen der Spannung zwischen der Bitleitung und der Wortleitung von einem Strom durchflossen. Die Größe dieses Stroms ist abhängig von dem ohmschen Widerstand des Schichtenstapels.

Auf der einen Seite einer aus einem Festkörperelektrolyten gebildeten Schicht besitzt der Schichtenstapel eine metallhaltige Schicht. Je nach Stromrichtung und Stärke der angelegten Spannung diffundieren Metallionen, die aus der metallhaltigen Schicht stammen, entweder in die Schicht aus dem Festkörperelektrolyten hinein oder aus diesem heraus zurück in die metallhaltige Schicht. Wenn die in die Schicht aus dem Festkörperelektrolyten eindiffundierten Metallionen bis zu der der metallhaltigen Schicht abgewandten Grenzfläche der festkörperelektrolytischen Schicht diffundiert sind, verringert sich der ohmsche Widerstand des Schichtenstapels insgesamt; die nichtflüchtige Speicherzelle ist niederohmig geschaltet, was beispielsweise einem programmierten Speicherzustand entspricht. Beim Anlegen einer ausreichend hohen Spannung entgegengesetzter Polarität werden die Ionen aus dem Festkörperelektrolyten hinausgetrieben, nämlich zurück zur metallhaltigen Schicht. Dadurch wird ein hochohmiger Zustand der Speicherzelle wiederhergestellt und die Speicherzelle wieder gelöscht.

Nichtflüchtige Halbleiterspeicher der oben beschriebenen Bauweise werden auch als PMC (Programmable Metallization Cell) oder auch CBRAM (Conductive Bridging Random Access Memory) bezeichnet. Speicherzellen dieses Typs sind resistiv, d. h. widerstandsabhängig schaltende Elemente. Die Größe des ohmschen Widerstands des Schichtenstapels jeder einzelnen Zelle stellt eine Speicherinformation dar, die je nachdem, ob der Schichtenstapel jeweils hochohmig oder niederohmig ist, eine digitalen „0" oder „1" bedeuten. Physikalisch ergibt sich die gespeicherte Information aus der Verteilung der eindiffundierten Metallionen innerhalb des Festkörperelektrolyten. Diese Verteilung und der sich daraus ergebende Speicherzustand (hochohmig oder niederohmig) ist durch Anlegen einer Messspannung zwischen der Bitleitung und der Wortleitung, an die die Speicherzelle angeschlossen ist, auslesbar.

Festkörperelektrolytische Speicherzellen besitzen keine präzisen, für alle Speicherzellen derselben Speicherschaltung identischen Grenzwerte für diejenigen Schwellenspannungen, bei denen der Übergang von dem hochohmigen Zustand in den niederohmigen Zustand oder umgekehrt erfolgt. Beispielsweise variiert innerhalb derselben Speicherschaltung von Zelle zu Zelle der Mindestwert für die Löschspannungen, bei der eine ursprünglich niederohmige Speicherzelle hochohmig wird. Ebenso variiert von Zelle zu Zelle der Mindestwert für die Schreibspannung (positiven Vorzeichens), oberhalb derer eine ursprünglich hochohmige Speicherzelle niederohmig wird. Anstelle diskreter Schwellenspannungen existieren in heutigen festkörperelektrolytischen Halbleiterspeichern somit Schwellenspannungsbereiche vergleichsweise großer Bandbreite bezüglich der anzulegenden Spannungen, die für ein Umprogrammieren der Speicherzellen erforderlich sind. Die Bandbreiten der Schwellenspannungen sind auch im Vergleich zum Mittelwert der jeweiligen Schwellenspannung nicht unerheblich. Häufig ist die Bandbreite der Löschspannungen (d. h. die Verteilung der speicherzellenspezifischen Werte der Mindestlöschspannung) über die angelegte Spannung größer als die Bandbreite der Schreibspannungen, d. h. der Programmierspannungen. Insbesondere ist auch der Betrag der kleinstmöglichen Löschspannung, bei der zumindest einige Speicherzellen, sofern mit dieser Spannung vorgespannt, hochohmig werden, kleiner als diejenige Schreibspannung, bei der zumindest eine der Speicherzellen, sofern mit dieser Schreibspannung vorgespannt, niederohmig werden.

Die Schwellenspannungen für beide Umprogrammiervorgänge, nämlich die Löschspannungen und die Schreibspannungen, sind somit betragsmäßig nicht gleich. Auch die statistische Verteilung der Höhe der Löschspannungen und der Höhe der Schreibspannungen sind nicht symmetrisch zueinander bezüglich einer Vorzeichenumkehr der angelegten Spannung. Führt beispielsweise eine positive Spannung eines bestimmten Mindestbetrags bereits zuverlässig zum Programmieren einer Speicherzelle, und zwar unabhängig davon, welche individuelle Speicherzelle damit vorgespannt wird, so braucht eine negative Spannung gleichen Absolutbetrags noch nicht zwangsläufig zu einem Löschvorgang in der mit ihr vorgespannten Speicherzelle zu führen. Denn aufgrund der breiteren Verteilung der Löschspannungen gegenüber den Schreibspannungen existieren in der Speicherschaltung Speicherzellen, die erst bei betragsmäßig noch größeren negativen Spannungen hochohmig werden.

Da in einem Halbleiterspeicher der Speicherzustand, d. h. die Höhe des ohmschen Widerstands der jeweiligen Speicherzelle eindeutig festgelegt sein muss, müssen für einen Schreib- oder Löschvorgang die angelegten Spannungen außerhalb der Bandbreiten der Schreibspannungen und der Löschspannungen liegen.

Eine Spannung für einen Umprogrammiervorgang wird zwischen der Bitleitung und der Wortleitung angelegt. Da jedoch bei einem als Cross-Point-Array ausgebildeten festkörperelektrolytischen Halbleiterspeicher an jede Bitleitung und jede Wortleitung eine Vielzahl von Speicherzellen angeschlossen ist, jedoch keine Auswahltransistoren vorhanden sind, würden beim Anlegen der jeweiligen Programmierspannung ausschließlich über die Bitleitung oder ausschließlich über die Wortleitung jeweils alle Speicherzellen, die an die jeweilige Leitung angeschlossen sind, umprogrammiert. Aus diesem Grund wird zum Einschreiben einer Information in eine Speicherzelle die erforderliche Schreibspannung in Form zweier Teilspannungen, die zusammen die erforderliche Schreibspannung ergeben, an die Bitleitung und an die Wortleitung angelegt. Beispielsweise wird das Potential der Bitleitung, an die die Speicherzelle angeschlossen ist, um einen bestimmten Betrag erhöht und zugleich das Potential der Wortleitung, an die die Speicherzelle angeschlossen ist, um einen bestimmten Betrag abgesenkt.

Da jedoch in einem Cross-Point-Array keine Auswahltransistoren vorhanden sind, liegen die Teilspannungen gleichzeitig auch an denjenigen Schichtenstapeln an, die an dieselbe Bitleitung, jedoch eine andere Wortleitung oder an dieselbe Wortleitung, aber eine andere Bitleitung angeschlossen sind.

Zumindest für einen solchen Speichervorgang, bei dem die Speicherzellen von einem hochohmigen Programmierzustand in einen niederohmigen Programmierzustand versetzt werden (d.h. bei einem Schreibvorgang), können diese Teilspannungen unterhalb dieser unteren Bandbreitengrenzen gewählt werden, so dass ausschliesslich die im Kreuzungsort der ausgewählten Bitleitung und der ausgewählten Wortleitung liegende Speicherzelle programmiert wird. Dies ist deshalb möglich, weil bei festkörperelektrolytischen Speicherschaltungen die Bandbreite der Schreibspannungen ausreichend klein ist, um zum Schreiben eine positive Spannung von beispielsweise 2ΔV so zu wählen, dass sie größer ist als die obere Grenze der Bandbreite der Schreibspannungen, aber doch so klein ist, dass die Hälfte dieser Spannung ΔV kleiner ist als die untere Grenze der Bandbreite der Schreibspannungen. Gerade festkörperelektrolytische Speicherzellen, bei denen die Schwellspannungen für die Umprogrammiervorgänge keinen festen Spannungswert besitzen, sondern über eine grössere Bandbreite von Spannungen statistisch verteilt sind, ist eine zuverlässige Ansteuerung der Speicherzellen und eine Verringerung von Spannungsabfällen entlang der ersten und zweiten Leitungen besonders wichtig.

kleiner ist als die Bandbreite der Löschspannungen und weil der Absolutbetrag der negativen Schreibspannung, bei der zumindest einige Speicherzellen programmiert werden, größer ist als der Mindestwert der Löschspannung, bei der zumindest einige der Speicherzellen bereits gelöscht werden.

Für den umgekehrten Umprogrammiervorgang, nämlich das Löschen ist wegen der noch größeren Bandbreite der Löschspannungen in festkörperelektrolytischen Halbleiterspeichern ein selektiver Zugriff auf einzelne Speicherzellen nicht möglich. Statt dessen werden stets ganze Zeilen, Spalten oder Blöcke von Speicherzellen gleichzeitig gelöscht. Sie können jedoch als Flash-Speicher eingesetzt werden, auf deren Speicherzellen zumindest beim Programmieren, d.h. beim Schreiben einzeln zugegriffen werden kann.

Vorzugsweise ist vorgesehen, dass die zweiten Leitungen in Richtung quer zum Verlauf der ersten Leitungen verlaufen. Insbesondere ist vorgesehen, dass die ersten Leitungen Wortleitungen und die zweiten Leitungen Bitleitungen sind. Umgekehrt können auch die ersten Leitungen Bitleitungen und die zweiten Leitungen Wortleitungen sein.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung eine Überprüfungseinrichtung aufweist, die die Überprüfung ausführt, ob zu speichernde Datenwerte, die in Speicherzellen, die an die jeweilige Leitung angeschlossen sind, zu speichern sind, vor dem Speichervorgang invertiert werden oder nicht. Diese Überprüfungseinrichtung kann Bestandteil der Peripherie bzw. des Logikbereichs der Speichereinrichtung sein oder eine eigene Untereinheit bzw. ein eigener Schaltkreis der Speichereinrichtung sein. Die Speichereinrichtung kann ferner einen Zwischenspeicher, etwa einen SRAM aufweisen, in dem zu speichernde Datenwerte zunächst zwischengespeichert werden, um zu überprüfen, ob eine Invertierung dieser Datenwerte vor der Speicherung durchgeführt wird. Die Speichereinrichtung kann hierzu eine eigene Invertierungseinrichtung aufweisen. Diese kann im einfachsten Fall als Inverter ausgebildet sein.

Vorzugsweise ist vorgesehen, dass in der Überprüfungseinrichtung der Grenzwert für die maximal zulässige Anzahl von niederohmig programmierten Speicherzellen, die an die jeweilige Leitung oder einen Abschnitt der jeweiligen Leitung angeschlossen sein dürfen, dauerhaft gespeichert ist. Dieser Grenzwert kann jedoch in jedem beliebigen Bereich des Speichereinrichtung gespeichert sein.

Vorzugsweise ist vorgesehen, dass dann, wenn die Überprüfung ergibt, dass im Falle einer nicht-invertierten Speicherung der Datenwerte die Anzahl von niederohmig programmierten Speicherzellen, die an die jeweilige eine Leitung oder an den Abschnitt der jeweiligen einen Leitung angeschlossen sind, größer ist als der Grenzwert, die Überprüfungseinrichtung die Invertierungseinheit veranlasst, die Datenwerte vor der Speicherung zu invertieren.

Vorzugsweise ist vorgesehen, dass die Speichereinrichtung die Datenbits, die die jeweiligen leitungsspezifischen oder für einen jeweiligen Leiterbahnabschnitt spezifischen Invertierungszustände angeben, in einem Hilfsspeicher speichert. Dieser Hilfsspeicher kann auch in das Speicherzellenfeld integriert sein, wobei einige der Speicherzellen für das Speichern von Datenbits reserviert sein können, die die Invertierungszustände kennzeichnen.

Vorzugsweise ist vorgesehen, dass die Überprüfungseinrichtung vor der Durchführung einer Speicherung von Datenwerten, die in Speicherzellen, die an eine jeweilige Leitung oder an einen Abschnitt der jeweiligen Leitung angeschlossen sind, zu speichern sind, zunächst veranlasst, dass die in den angeschlossenen Speicherzellen bereits gespeicherten Datenwerte, die durch die Speicherung überschrieben würden, in den Zwischenspeicher eingelesen werden, und dass die Überprüfungseinrichtung weiterhin überprüft, ob die Zahl niederohmig programmierter, an die jeweilige Leitung oder an den jeweiligen Abschnitt der Leitung angeschlossener Speicherzellen bei Speicherung invertierter Datenwerte verringerbar ist.

Die der Erfindung zugrundeliegende Aufgabe wird ferner durch ein Verfahren gemäß Anspruch 33 zum Betreiben einer integrierten Speichereinrichtung gelöst, das die folgenden Schritte aufweist:

a) Bereitstellen einer integrierten Speichereinrichtung mit einer Vielzahl von an erste und an zweite Leitungen angeschlossenen Speicherzellen mit veränderbarem ohmschen Widerstand, die so programmierbar sind, dass sie entweder einen ersten, hochohmigen Programmierzustand oder einen zweiten, niederohmigen Programmierzustand annehmen,
b) Eingeben zu speichernder Datenwerte in die integrierte Speichereinrichtung,
c) Überprüfen, für welche der ersten Leitungen oder für welche Abschnitte von ersten Leitungen eine Anzahl von an die jeweilige erste Leitung angeschlossenen Speicherzellen, die nach einer Speicherung der Datenwerte niederohmig zu programmieren sind, durch eine Invertierung der Datenwerte in denjenigen Speicherzellen, die an die jeweilige erste Leitung angeschlossen sind, verringerbar ist,
d) Durchführen eines Invertierungsschrittes durch Invertieren derjenigen Datenwerte, die in Speicherzellen zu speichern sind, die an solche erste Leitungen oder an solche Abschnitte von ersten Leitungen angeschlossen sind, für die die Überprüfung in Schritt c) ergibt, dass eine Invertierung die Anzahl niederohmig programmierter Speicherzellen verringert, und
e) Speichern aller nach Durchführung von Schritt d) vorliegenden Datenwerte.

Vorzugsweise ist vorgesehen, dass ein Grenzwert für die maximal zulässige Anzahl niederohmig programmierter Speicherzel len, die gleichzeitig an eine erste Leitung oder an einen Abschnitt einer ersten Leitung angeschlossen sein dürfen, vorgegeben wird und das in Schritt c) überprüft wird, für welche der ersten Leitungen oder für welche Abschnitte der ersten Leitungen die Anzahl von an die jeweilige Leitung angeschlossenen Speicherzellen, die nach einem Speichern der Datenwerte niederohmig werden, größer ist als der vorgegebene Grenzwert. Dieselbe Überprüfung kann ebenso für die zweiten Leitungen bzw. deren Leitungsabschnitte durchgeführt werden. Hierbei werden dann in Schritt d) diejenigen Datenwerte invertiert, die für eine Speicherung in an solche ersten Leitungen angeschlossenen Speicherzellen bestimmt waren, an die im Falle einer nichtinvertierter Speicherung mehr niederohmig programmierte Speicherzellen angeschlossen sein würden, als gemäß dem vorgegebenen Grenzwert erlaubt ist.

Es kann vorgesehen sein, dass der Grenzwert für die maximal zulässige Anzahl niederohmig programmierter Speicherzellen pro erster Leitung so gewählt wird, dass er halb so groß ist wie die Anzahl der aller an eine erste Leitung angeschlossenen Speicherzellen. Alternativ kann vorgesehen sein, dass dieser Grenzwert größer ist als die Hälfte der Anzahl aller an eine erste Leitung angeschlossenen Speicherzellen. Der Grenzwert kann beispielsweise zwischen 50 und 75 Prozent der Zahl der Speicherzellen pro erster Leitung betragen.

Vorzugsweise ist vorgesehen, dass nach Schritt e) diejenigen gespeicherten Datenwerte invertiert werden, die in Speicherzellen entlang solcher zweiter Leitungen oder entlang solcher Abschnitte der zweiten Leitungen gespeichert sind, für die die Anzahl angeschlossener niederohmig programmierter Speicherzellen durch eine Invertierung verringerbar ist. Somit wird nach Schritt e) ein weiterer Invertierungsschritt durch geführt, bei dem die Daten nicht, wie in Schritt d), zeilenweise, sondern spaltenweise invertiert werden (oder umgekehrt), und zwar nur entlang derjenigen zweiten Leitungen, für die sich auf einer solchen Invertierung eine Verringerung der Zahl angeschlossener niederohmiger Speicherzellen ergibt. Nach einer solchen weiteren Invertierung kann anschließend wiederum eine zeilenweise Invertierung durchgeführt werden, wahlweise auch gefolgt noch einer weiteren spaltenweisen oder mehreren iterativen Invertierungen.

Schließlich ist vorzugsweise vorgesehen, dass in Schritt a) eine Speichereinrichtung bereitgestellt wird, die ferner einen Zwischenspeicher, eine Überprüfungseinrichtung und eine Invertierungseinrichtung aufweist.

Mit einem der hier beschriebenen Verfahren wird vorzugsweise eine wie oben beschriebene Speichereinrichtung betrieben.

Die Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben. Es zeigen:

1 eine schematische Draufsicht auf eine integrierte Speichereinrichtung mit einer Anordnung nichtflüchtiger Speicherzellen,

2 eine perspektivische Ansicht einer Speicherzelle der Speichereinrichtung aus 1,

3 die Spannungsabhängigkeit von Schwellwerten für Schreib- und Löschspannungen einer festkörperelektrolytischen Speichereinrichtung,

4 eine schematische Draufsicht auf eine festkörperelektrolytische Speichereinrichtung mit Angabe von an deren Leitungen angelegten Potentialen,

5 eine schematische Darstellung eines ersten Ausführugnsbeispiels einer speicherinternen Invertierung von Datenwerten,

6 eine schematische Darstellung eines weiteren Ausführungsbeispiels einer speicherinternen Invertierung von Datenwerten,

7 eine schematische Darstellung einer Speichereinrichtung mit einer Mehrzahl von Speicherblöcken,

8 eine schematische Darstellung einer speicherinternen teilweisen Invertierung von Datenwerten in der Speichereinrichtung gemäß 7,

9 eine schematische Darstellung einer erfindungsgemäßen Speichereinrichtung mit gespeicherten, teilweise invertierten Datenwerten,

10 eine schematische Darstellung einer erfindungsgemäßen Speichereinrichtung gemäss einer alternativen Ausführungsform und

11 ein Flussdiagramm für ein erfindungsgemäßes Verfahren zum Betreiben einer Speichereinrichtung und

12 eine Speichereinrichtung gemäß einer Ausführungsform der Erfindung.

1 zeigt eine schematische Draufsicht auf einen integrierten Halbleiterspeicher 10 mit einer Anordnung 20 nichtflüchtiger Speicherzellen 5. Die Anordnung 20 besitzt ferner eine Vielzahl erster Leitungen 11 und zweiter Leitungen 12, die zum Programmieren und Löschen der Speicherzellen 5 elektrisch vorspannbar sind. Jede Speicherzelle 5 ist an genau eine erste Leitung 11 und an genau eine zweite Leitung 12 angeschlossen; die Anordnung 2 bildet ein Cross-Point-Array, dessen Speicherzellen 5 keinen Auswahltransistor benötigen. Die Speicherzellen 5 sind insbesondere festkörperelektrolytische Speicherzellen.

2 zeigt eine perspektivische Ansicht einer Speicherzelle 5 des Halbleiterspeichers 1 aus 1. Dort, wo eine erste Leitung 11 eine zweite Leitung 12 überkreuzt, ist zwischen der ersten Leitung 11 und der zweiten Leitung 12 ein Schichtenstapel 8 angeordnet, der die erste Leitung 11 mit der zweiten Leitung 12 verbindet. Somit kann über die erste Leitung 11, den Schichtenstapel 8 und die zweite Leitung 12 ein Strom I geleitet werden, indem die erste Leitung 11 und die zweite Leitung 12 mit voneinander verschiedenen elektrischen Potentialen V1, V2 vorgespannt werden. Der Schichtenstapel 8 weist eine Schicht auf einem Festkörperelektrolyten 6 auf sowie eine daran angrenzende metallhaltige Schicht 7. Die metallhaltige Schicht 7 enthält ein Metall wie beispielsweise Silber, das in ionischer Form in die Schicht auf dem Festkörperelektrolyten 6 eindiffundieren kann, sofern eine ausreichend große Spannung zwischen der ersten Leitung 11 und der zweiten Leitung 12 anliegt. Dadurch verändert sich der ohmsche Widerstand des Schichtenstapels 8; die Speicherzelle 5 wird niederohmig.

3 zeigt die Abhängigkeit der Schwellwerte für die Schreib- und Löschspannungen des festkörperelektrolytischen Halbleiterspeichers aus 1. In Abhängigkeit von der an eine beliebige Speicherzelle angelegte Spannung U ist die Häufigkeit aufgetragen, mit der bei einem integrierten Halbleiterspeicher mit einer größeren Anzahl festkörperelektrolytischer Speicherzellen ein bestimmter Schwellwert für eine bestimmte Höhe der Löschspannung bzw. Schreibspannung vorkommt. Die Funktionswerte entsprechen somit der Anzahl von Speicherzellen, bei denen die Schwellspannungen gerade den betreffenenden Wert U annehmen.

Die festkörperelektrolytischen Speicherzellen lassen sich (niederohmig) programmieren, so dass sie einen niederohmigen Programmierzustand annehmen. Ebenso lassen sich die Speicherzellen löschen, also hochohmig programmieren.

Die Schwellwerte G1 für die Löschspannungen besitzen eine relativ große Bandbreite zwischen den zwei Grenzwerten Verasemin und Verasemax. Verasemax ist ein Grenzwert für eine negative Löschspannung, unterhalb dessen eine beliebige Speicherzelle zuverlässig gelöscht wird. Dies bedeutet, dass der Betrag der anzulegenden Löschspannung größer sein muss als der Betrag von Verasemax, die Löschspannung jedoch einen negativen Wert besitzen muss. Der Spannungsbereich unterhalb des Grenzwertes Verasemax ist somit der Spannungsbereich negativer, betragsmässig grösserer Spannungen als Verasemax.

Verasemin ist ein Grenzwert für eine negative Spannung, oberhalb dessen ein Löschvorgang zuverlässig verhindert wird. Zwischen Verasemin und Vwritemin liegt der Bereich derjenigen Spannungswerte, bei denen für die Speicherzellen des Halbleiterspeichers, wenn mit einem solchen Spannungswert vorge spannt, ihren Speicherzustand beibehalten. Dieser Bereich kann insbesondere auch solche positiven Spannungswerte umfassen, die kleiner als Vwritemin, jedoch größer als der Betrag von Verasemin sind. Verasemax ist der Mindestwert für den Betrag einer negativen Spannung, mit der eine beliebige Speicherzelle des Halbleiterspeichers zuverlässig gelöscht wird. In Speicherzellen, die nicht gelöscht werden dürfen, darf die anliegende Spannung hingegen nicht kleiner (d. h. negativ und vom Betrag her grösser) sein als Verasemin.

Die Schwellwerte G2 für die Schreibspannungen liegen im Bereich positiver Spannungen und besitzen eine kleinere Bandbreite als die Schwellwerte G1 für die Löschspannungen. Vwritemax ist ein Grenzwert für eine Programmierspannung, oberhalb dessen eine beliebige Speicherzelle zuverlässig programmiert wird.

Die Bandbreite der Schwellwerte G2 für die Schreibspannungen zwischen Vwritemin und Vwritemax ist bei festkörperelektrolytischen Speicherzellen ausreichend klein, um ein Einschreiben einer Informationen in eine einzelne Speicherzellen 5 des Halbleiterspeichers 1 aus 1 zu ermöglichen, ohne dass die Gefahr besteht, dass weitere Speicherzellen gleichzeitig überschrieben werden. Da, wie anhand von 1 erkennbar, an jede erste Leitung 11 ebenso wie an jede zweite Leitung 12 jeweils eine Vielzahl von Speicherzellen 5 angeschlossen ist, würde ein Vorspannen einer ersten oder zweiten Leitung mit einer Spannung, die betragsmäßig größer ist als Verasemax oder Vwritemax, dazu führen, dass sämtliche an die betroffene Leitung angeschlossenen Speicherzellen umprogrammiert würden. Ein selektiver Programmierzugriff auf eine einzelne Speicherzelle lässt sich daher nur dadurch durchführen, dass an jeweils eine ausgewählte erste Leitung und eine ausgewählte zweite Leitung zwei Teilspannungen angelegt werden, die Speicherzelle 5 am Kreuzungsort der ausgewählten ersten Leitung und der ausgewählten zweiten Leitung umzuprogrammieren. Ein gleichzeitiges Programmieren solcher Speicherzellen, die entweder an dieselbe erste Leitung oder an dieselbe zweite Leitung wie die zu programmierende Speicherzelle angeschlossen sind, wird vermieden, weil an diesen Speicherzellen nur eine der zwei Teilspannungen anliegt. Insbesondere wenn jede Teilspannung halb so gross ist wie die Programmmierspannung und zugleich kleiner ist als Vwritemin, kann ein unbeabsichtigtes Programmieren dieser Speicherzellen verhindert werden.

Der Zugriff auf eine individuelle Speicherzelle beim Schreiben kann beispielsweise dadurch erfolgen, dass das Potential der ersten Leitung, an die die zu programmierende Speicherzelle angeschlossen ist, um die Hälfte der Schreibspannung angehoben und das Potential der zweiten Leitung, an die die zu programmierende Speicherzelle angeschlossen ist, um die Hälfte der Schreibspannung gesenkt wird. An der Speicherzelle liegt dann eine positive Spannung an, die der Schreibspannung entspricht und betragsmäßig größer ist als Vwritemax. Diejenigen weiteren Speicherzellen, die an dieselbe erste Leitung, jedoch an eine andere zweite Leitung angeschlossen sind, sind mit einer Spannung vorgespannt, die halb so groß ist wie die zum selektiven Programmieren verwendete Schreibspannung. Auch diejenigen Speicherzellen, die an dieselbe zweite Leitung angeschlossen wie die zu programmierende Speicherzelle, jedoch an eine andere erste Leitung angeschlossen sind, sind ebenfalls gegen gleichzeitiges Überschreiben geschützt; an ihnen liegt ebenfalls eine Spannung in Höhe der Hälfte der Schreibspannung an, da das Potential der zweiten Leitung um eben diesen Betrag abgesenkt wurde.

4 zeigt eine schematische Darstellung einer Speichereinrichtung 10 mit einer Vielzahl von Speicherzellen 5, die an erste Leitungen 11 und an zweite Leitungen 12 angeschlossen sind. Die Speicherzellen sind in der schaltungstechnischen Darstellung der 4 lediglich schematisch dargestellt; sie werden vorzugsweise als Schichtenstapel wie in den 1 und 2 ausgebildet sein. Die Speicherzellen 5 in 4 sind insbesondere festkörperelektrolytische Speicherzellen, deren Speicherelemente einen Festkörperelektrolyten und eine daran angrenzenden metallhaltige Schicht aufweisen. Derartige festkörperelektrolytische Speicherzellen besitzen ein elektrisches Schaltverhalten wie in 3 dargestellt.

In 4 sind die an die ersten 11 und zweiten Leitungen 12 angelegten Vorspannungen sowie die sich daraus ergebenden elektrischen Spannungen, die an den Speicherzellen anliegen, dargestellt für den Fall, dass eine Speicherzelle niederohmig programmiert wird. Grundsätzlich wird jede erste Leitung 11 wie auch jede zweite Leitung 12 mit einem Referenzpotential VPL vorgespannt. Dadurch wird gewährleistet, dass sämtliche Speicherinformationen erhalten bleiben. Zum Programmieren einer ausgewählten Speicherzelle 5a, insbesondere zum Umprogrammieren dieser Speicherzelle in einen niederohmigen Zustand, wird diejenige erste Leitung 11, an die die Speicherzelle 5a angeschlossen ist, mit einem Potential vorgespannt, das um einem Teilspannung ΔV höher ist als ein Referenzpotential VPL. Zugleich wird diejenige zweite Leitung 12, an die die ausgewählte Speicherzelle 5a angeschlossen ist, mit einem Potential vorgespannt, das um die Teilspannung ΔV kleiner ist als das Referenzpotential VPL. Dadurch liegt an der niederohmig zu programmierenden Speicherzelle 5a eine Spannung von 2ΔV an, die, wie in 3 ersichtlich, groß genug ist, um diese Speicherzelle 5a zuverlässig niederohmig zu programmieren. An denjenigen Speicherzellen 5, die an dieselbe erste Leitung 11 wie die zu programmierende Speicherzelle 5a angeschlossen sind, und an denjenigen Speicherzellen, die an dieselbe zweite Leitung 12 wie die zu programmierende Speicherzelle 5a angeschlossen sind, liegt jeweils eine Spannung von ΔV an. Diese Spannung ist jedoch ausreichend klein, wie in 3 zu erkennen ist, um ein unbeabsichtigtes Programmieren dieser Speicherzellen zu verhindern.

Bei Speichereinrichtungen wie in den 1 bis 4, bei denen die Speicherzellen in einem Cross-Point-Array angeordnet sind, treten an jeder Speicherzelle Leckströme zwischen der jeweiligen ersten Leitung 11 und der jeweiligen zweiten Leitung 12, an die die Speicherzelle angeschlossen ist, auf. Zumindest bei denjenigen Speicherzellen, die niederohmig programmiert sind, entsteht ein Leckstrombeitrag, der über viele niederohmige Speicherzellen aufsummiert mit zunehmender Leitungslänge der ersten oder auch zweiten Leiterbahnen so groß werden kann, dass ein zuverlässiger Zugriff auf die Speicherzellen, die weitab von der Spannungsversorgung der ersten und zweiten Leitungen liegen, nicht oder nur eingeschränkt gewährleistet ist. Bei herkömmlichen Speichereinrichtungen ist die Anzahl von Speicherzellen, die an ein und dieselbe Leitung angeschlossen sind, daher begrenzt. Wird an eine Leitung eine Spannung angelegt, so bewirken die Leckstrombeiträge der niederohmigen Speicherzellen, dass das Potential entlang der vorgespannten Leitung mit zunehmender Wegstrecke der Leiterbahn, insbesondere mit zunehmender Anzahl entlang dieser Wegstrecke angeschlossener, niederohmig programmierter Speicherzellen abnimmt. Das an einem Ende der Leitung angelegte Potential liegt somit in Wirklichkeit nicht an der gesamten Leiterbahn an, sondern die Leitung besitzt ein Potentialge fälle zwischen dem vorgespannten Ende der Leiterbahn bis zum entgegengesetzten Ende der Leiterbahn. Je niederohmiger die Speicherzellen sind, das heißt je kleiner der ohmsche Widerstand der niederohmig programmierten Speicherzellen ist, umso weniger niederohmig programmierte Speicherzellen genügen, um einen gewissen Betrag des Spannungsabfall zu erreichen. Je niederohmiger die niederohmig programmierten Speicherzellen sind, um so mehr ist die Funktionssicherheit der Speichereinrichtung gefährdet.

Um einen solchen Spannungsabfall gering zu halten, ist bei dem erfindungsgemäßen Halbleiterspeicher vorgesehen, dass die zu speichernden Datenwerte entlang einzelner Leitungen, beispielsweise der Wortleitungen, invertiert werden, wenn dies die Anzahl niederohmig programmierter Speicherzellen entlang der jeweiligen Leitung reduziert.

5 zeigt ein erstes Beispiel für eine solche Invertierung von Datenwerten, wobei angenommen wird, dass die Datenwerte jeweils Null oder Eins sind und in Speicherzellen einzuschreiben sind, die an eine bestimmte Leitung, beispielsweise eine bestimmte Wortleitung 11a angeschlossen sind. In 5 sind an die Leitung 11a, entlang derer die Datenwerte D zu speichern sind, m = 16 Speicherzellen angeschlossen. Zusätzlich ist eine weitere Speicherzelle vorgesehen, in der ein Datenbit VS zu speichern ist. Das Datenbit VS repräsentiert den Invertierungszustand der Datenwerte D, die in die 16 an die Leitung 11a angeschlossenen Speicherzellen einzuschreiben sind. Die Speicherzelle, in der das Datenbit VS für den Invertierungszustand einzuspeichern ist, kann ebenfalls an dieselbe Leitung 11a angeschlossen sein, an die auch die Speicherzellen für die 16 Datenwerte D angeschlossen sind. In einem solchen Fall ist die Anzahl für die Datenwerte D nutz barer Speicherzellen um Eins kleiner als die Anzahl aller an die jeweilige Leitung 11a angeschlossenen Speicherzellen. In 5 wird jedoch der Parameter m so gewählt, dass er die Anzahl derjenigen an die Leitung angeschlossenen Speicherzellen wiedergibt, die für das Speichern der Datenwerte D selbst zur Verfügung stehen. Gemäß 5 sind in einer ersten Datenzeile 16 Datenwerte D, die jeweils Null oder Eins betragen, dargestellt und den entsprechenden Speicherzellen 5 zugeordnet. Ein zusätzliches Datenbit VS, das den Wert Eins annimmt, gibt an, dass die Datenwerte D im ursprünglichen, nichtinvertierten Zustand vorliegen. Die Datenwerte D sind noch nicht in den Speicherzellen eines Speicherzellenfeldes gespeichert, sondern zunächst nur zwischengespeichert, um in der Speichereinrichtung eine Überprüfung zu ermöglichen, ob für die Datenwerte D eine Invertierung angebracht ist, um die Zahl von Speicherzellen entlang derselben Leitung, die beim Programmieren niederohmig werden, gering zu halten. Gemäß 5 nimmt die Speichereinrichtung eine Überprüfung vor, bei der zunächst die Gesamtzahl N ermittelt wird, die angibt, wie viele der Datenwerte D niederohmig programmiert sind. Unter der Annahme, dass ein Datenwert Null einer niederohmig zu programmierenden Speicherzelle entspricht, enthält der Datensatz der Datenwerte D der oberen Datenzeile in 5 genau 10 Datenwerte, die beim Speichern zu niederohmigen Speicherzellen führen. Es sind dies die Datenwerte, die in den Speicherzellen der Ordnungsnummern 1, 2, 4, 6, 8, 9, 11, 12, 15 und 16 zu speichern sind. Die Speichereinrichtung führt eine Überprüfung durch, um zu entscheiden, ob die wie oben beschriebenen Datenwerte D invertiert werden oder nicht. Bei dieser Überprüfung wird überprüft, ob die Anzahl N von Datenwerten D, die einer niederohmig zu programmierenden Speicherzelle entsprechen, größer ist als ein vorgegebener Grenzwert G. Gemäß dem Beispiel der 5 wird der Grenzwert G so ge wählt, dass er halb so groß ist wie die Anzahl von an die Leitung 11a angeschlossenen Speicherzellen, die für die zu speichernden 16 Datenwerte zur Verfügung stehen. In 5 beträgt m = 16; beim Überschreiten einer Anzahl von G = 8 niederohmig zu programmierenden Speicherzellen sorgt die Speichereinrichtung dafür, dass die Datenwerte D, die entlang der Leitung 11a in die daran angeschlossenen Speicherzellen einzuschreiben sind, vor dem Speichern invertiert werden. Die durchgeführte Invertierung wird in diesem Fall durch die Speichereinrichtung veranlasst, wenn im ursprünglichen Datensatz mehr als G = 8 Datenwerte D vorliegen, durch deren Speicherung die jeweiligen Speicherzellen niederohmig werden. Somit wird, wie in der zweiten Datenzeile wie in 5 dargestellt, ein invertierter Datensatz D' erhalten, bei dem alle 16 Datenwerte sowie der Wert des Datenbits VS invertiert sind. Bei diesem Datensatz sind einschließlich des invertierten Wertes des Datenbits VS nur noch 7 Datenwerte enthalten, welche beim Speichern einem niederohmigen Programmierzustand entsprechen. Daher wird der invertierte Datensatz D' sowie das invertierte Datenbit VS (mit dem Wert Null) tatsächlich anstelle der ursprünglichen Datenwerte D und dem ursprünglichen, nichtinvertierten Datenbit VS (mit dem ursprünglichen Wert Eins) abgespeichert. Bei der in 5 verwendeten Konvention entspricht ein Datenbit VS mit dem Wert 1 einem nichtinvertierten Zustand der Datenwerte D und ein Datenbit VS mit dem Wert 0 einem invertierten Zustand, wie durch die Indizes n und i für das Datenbit VS angedeutet.

6 zeigt ein weiteres Ausführungsbeispiel für eine im Bereich einer Leitung, etwa einer ersten Leitung 11a ausgeführte Invertierung von Datenwerten der erfindungsgemäßen Speichereinrichtung. Im Gegensatz zu 5 ist lediglich die Konvention für den Wert des Datenbits VS geändert; gemäß

6 entspricht ein Datenbit VS mit dem Wert Null einem nichtinvertierten Zustand und ein Datenbit VS mit dem Wert Eins einem invertierten Zustand. 5 und 6 entspricht eine digitale Null jeweils einer niederohmig programmierten oder zu programmierenden Speicherzelle und eine digitale Eins jeweils einer hochohmig programmierten oder zu programmierenden Speicherzelle. Gemäß 6 ist das Datenbit VS bei einer Anzahl von Speicherzellen, die niederohmig zu programmieren sind, mitgezählt. Infolgedessen beträgt der Grenzwert G = (m/2) – 1. Da bei dem spezifischen Datensatz D in 6, der in die an die Leitung 11 angeschlossenen Speicherzellen einzuschreiben ist, die Invertierungsbedingung erfüllt (N = 11 Datenwerte betragen Null; der Grenzwert beträgt lediglich G = 9), wird auch hier eine Invertierung zu speichernden Daten vorgenommen.

Die in den 5 und 6 beispielhaft dargestellten Invertierungen geschehen jeweils für Datensätze, die entlang einzelner Leitungen, beispielsweise entlang erster Leitungen 11 zu speichern sind. Eine Speichereinrichtung besitzt eine Vielzahl solcher erster Leitungen 11. Für jede dieser Leitungen 11 wird überprüft, ob für die jeweilige erste Leitung 11 eine Invertierung der zugehörigen Datenwerte zu einer Verringerung niederohmig zu programmierenden Speicherzellen führt. Ist dies der Fall, wird der für die jeweilige erste Leitung 11 vorgesehene Datensatz vor der Speicherung zunächst invertiert. Die Entscheidung, ob ein solcher Datensatz invertiert wird oder nicht, wird für jede der ersten Leitungen 11 der Speichereinrichtung unabhängig getroffen. Bei der Speicherung wird zudem für jede erste Leitung 11 jeweils ein Datenbit VS zusätzlich gespeichert, welches angibt, ob die entlang der jeweiligen ersten Leitung 11 gespeicherten Datenwerte in ei nem invertierten oder im ursprünglichen, nichtinvertierten Zustand gespeichert wurden.

7 zeigt eine schematische Darstellung einer Speichereinrichtung 10, die eine Mehrzahl von Speicherblöcken 20a, 20b, ..., 20h aufweist. Jeder der Speicherblöcke ist beispielsweise wie der Speicherblock 20 in 1 ausgebildet. Das bedeutet, dass innerhalb jedes Speicherblocks 20a, 20b, ..., 20h die Speicherzellen untereinander durch erste Leitungen 11 und durch zweite Leitungen 12 verbunden sind. Die Speicherzellen mehrerer Speicherblöcke sind untereinander jedoch nicht durch erste oder zweite Leitungen 11, 12 verbunden. Beim Betrieb einer Speichereinrichtung wird beispielsweise in jedem Speicherblock gleichzeitig eine erste Leitung 11 mit einer bestimmten, für alle Speicherblöcke identischen Leitungsnummer angesteuert. Eine solche Leitung 11 ist für alle Speicherblöcke in 7 dargestellt. Ferner sind in 7 beispielhaft dazu Datenwerte angegeben, die entlang der jeweiligen ersten Leitung 11 in den Speicherzellen gespeichert werden sollen, die an die jeweilige erste Leitung 11 angeschlossen sind. In 7 wird beispielsweise angenommen, dass an die erste Leitung 11 jedes Speicherblocks jeweils 520 Speicherzellen angeschlossen sind. Von den jeweils 520 angeschlossenen Speicherzellen dient die erste Speicherzelle zur Speicherung des Datenbits VS zur Kennzeichnung des Invertierungszustandes für die übrigen Datenwerte der an die jeweilige erste Leitung 11 angeschlossenen Speicherzellen. In 7 ist in jedem Speicherblock 20a, 20b, ..., 20h das jeweils erste Bit von links das Datenbit VS; es hat jeweils den Wert Null und repräsentiert einen nichtinvertierten Zustand der Datenwerte, wie durch das Bezugszeichen VS_n gekennzeichnet. In den Speicherblöcken 20b bis 20h sind ansonsten jeweils weitere 519 Datenwerte mit dem Wert Eins gespeichert.

Nur in dem ersten Speicherblock 20a, sind (zusätzlich zu dem Datenbit VS_n) die ersten 511 Datenwerte jeweils Null und die letzten 8 Datenbits (nämlich die Bits 512 bis 519) gleich Eins. In diesem Beispiel soll ein Datenwert Eins einer hochohmig programmierten Speicherzelle und ein Datenwert Null einer niederohmig programmierten Speicherzelle entsprechen. Somit sind in den Speicherblöcken 20b bis 20h die entlang der jeweiligen ersten Leitung 11 zu speichernden Datenwerte bereits auf eine geringstmögliche Anzahl niederohmig zu programmierender Speicherzellen optimiert. In diesem Speicherblock entspricht lediglich das Datenbit VS_n einer niederohmig programmierten Speicherzelle (gemäß der verwendeten Konvention). In dem ersten Speicherblock 20a entspricht die Mehrzahl der insgesamt 520 Datenwerte jeweils einer niederohmig zu programmierenden Speicherzelle. Bei einer Speicherung ohne vorherige Invertierung wäre das Potential entlang der betreffenden ersten Leitung 11 nicht oder nicht zuverlässig über die gesamte Leiterbahnlänge sichergestellt. Daher wird erfindungsgemäß eine Invertierung durchgeführt, bei der die betroffene erste Leitung 11, jedoch nur diejenige in dem ersten Speicherblock 20a, invertierte Daten speichert. Infolge der anhand der 6 beschriebenen Invertierung stellt der Halbleiterspeicher zunächst fest, dass für die hier betrachtete erste Leitung 11 des ersten Speicherblocks 20a die Bedingung für einen zusätzlichen Invertierungsschritt erfüllt ist, so dass die ersten 512 Bits (das Datenbit selbst ist dabei mitgerechnet) in eine digitale Eins umgewandelt und die letzten 8 in eine digitale Null umgewandelt werden. Bei der Durchführung des Invertierungsschrittes werden die Datenwerte für die hier betrachtete erste Leitung 11 somit nur innerhalb des ersten Speicherblocks 20a invertiert. Für die hier betrachteten ersten Leitungen 11 der übrigen Speicherblöcke 20b, 20h jedoch werden die ursprünglichen Datenwerte D ge speichert, ohne dass eine Invertierung vorgenommen wird. Es ergibt sich das in der zweiten und letzten Zeile der 8 dargestellte Datenmuster. Die Datenbits VS, die den Invertierungszustand anzeigen, lassen erkennen, dass lediglich in dem ersten Speicherblock 20a die Daten invertiert gespeichert sind und in allen übrigen Speicherblöcken 20b, ..., 20h nicht-invertierte Datenwerte gespeichert sind, wie durch die Indices i und n des jeweiligen Datenbits VS angedeutet. Somit wird erfindungsgemäss nicht die gesamte Page, d.h. die gesamte Menge von Datenwerten, die bei einem Speichervorgang zu speichern sind, invertiert, sondern es wird jeweils für Untermengen der Datenwerte einer Page individuell geprüft und entschieden, ob die Datenwerte der jeweiligen Untermenge invertiert werden oder nicht. Insbesondere werden eventuelle Invertierungen für jeden Speicherblock ("array") separat und unabhängig von den übrigen Speicherblöcken vorgenommen. Ferner werden innerhalb jedes Speicherblocks die Datenwerte für Speicherzellen, die entlang einzelner Leitungen angeschlossen sind, unabhängig von den Datenwerten entlang der übrigen Leitungen invertiert, so dass für jede Leitung innerhalb des jeweiligen Speicherblocks separat entschieden wird, ob entlang der jeweiligen Leitung die Datenwerte invertiert werden oder nicht. Darüber hinaus können Datenwerte erfindungsgemäss entlang von Teilabschnitten jeder beliebigen Leitung selektiv zu den übrigen Teilabschnitten der betreffenden Leitungen invertiert werden.

Die hier beschriebenen, jeweils nur innerhalb jedes einzelnen Speicherblocks individuell und unabhängig von den übrigen Speicherblöcken veranlasste Entscheidung, ob eine Invertierung zu speichernder Daten vorgenommen wird, beschränkt sich jeweils auf einen Datensatz, der entlang derselben ersten Leitung 11 innerhalb des jeweiligen Speicherblocks gespei chert wird. Jeder Speicherblock besitzt viele weitere erste Leitungen 11, für die ebenfalls eine Überprüfung veranlasst wird, ob die Anzahl niederohmiger Speicherzellen entlang der jeweiligen ersten Leitung 11 innerhalb des jeweiligen Speicherblocks durch eine Invertierung der Datenwerte verringerbar ist. Für jede der ersten Leitungen 11 innerhalb eines Speicherblocks wird die Entscheidung, ob die Daten invertiert werden oder nicht, anders ausfallen können, und zwar je nach dem, welche Datenwerte (alternativ zu den in den 5 und 6 beispielhaft herangezogenen Datenzeilen) in den Speicherzellen zu speichern sind, die an die jeweilige erste Leitung 11 angeschlossen sind. Sofern jeweils für verschiedene Abschnitte der ersten Leitungen voneinander unabhängig entschieden werden können soll, ob eine Invertierung entlang des jeweiligen Abschnitts durchgeführt wird, ist für alle Abschnitte der ersten Leitungen jeweils ein Datenbit vorzusehen, welches kennzeichnet, ob entlang des jeweiligen Abschnitts der betreffenden Leitung eine Invertierung durchgeführt wurde oder nicht.

9 zeigt eine schematische Draufsicht auf eine erfindungsgemäße Speichereinrichtung 10 mit einem Speicherblock 20 von Speicherzellen 5, die jeweils an erste 11 und an zweite Leitungen 12, nämlich an Wortleitungen und Bitleitungen angeschlossen sind. In 9 sind beispielhaft in den Speicherzellen 5 gespeicherte Datenwerte D dargestellt, die jeweils den Zahlenwert 0 oder 1 annehmen. Gemäß 9 ist beispielsweise vorgesehen, dass ein Datenwert, der den Wert 1 hat, in Form einer hochohmig programmierten Speicherzelle gespeichert ist. Dementsprechend entspricht ein Datenwert 0 einer niederohmig programmierten Speicherzelle. Diejenigen Speicherzellen, in denen der Datenwert Null gespeichert ist, führen zu größeren Leckstrombeiträgen als die hochohmig pro grammierten Speicherzellen. Je mehr niederohmige, mit einer Null programmierte Speicherzellen entlang einer ersten Leitung 11 (beispielsweise einer Wortleitung) oder entlang einer zweiten Leitung 12 (beispielsweise einer Bitleitung) gespeichert sind, desto größer sind über die Leiterbahnlänge der jeweiligen ersten beziehungsweise zweiten Leitung die am Leitungsende auftretenden Spannungsgefälle. Diese leckstrombedingte Einschränkung der Funktionssicherheit wird durch die erfindungsgemäß zeilenweise oder auch spaltenweise vorgenommene Invertierung von Datenwerten beseitigt. Dies geschieht dadurch, dass dann, wenn an einer bestimmten Leitung, beispielsweise einer ersten Leitung 11, mehr niederohmig programmierte Speicherzellen angeschlossen sind als hochohmige, diese vor der Speicherung invertiert werden und dann die invertierten Datenwerte statt der ursprünglichen, nichtinvertierten Datenwerte gespeichert werden.

In 9 ist für jede erste Leitung 11 und für jede zweite Leitung 12 jeweils ein Datenbit VS vorgesehen, dessen Wert angibt, ob die entlang der jeweiligen ersten beziehungsweise zweiten Leitung gespeicherten Datenwerte invertiert oder nichtinvertiert gespeichert wurden. Am Beispiel der 9 ist anhand derjenigen Bits VS_i, deren Wert 1 beträgt, erkennbar, dass entlang der mit diesem Datenbit versehenen ersten Leitung 11 und zweiten Leitungen 12 gespeicherten Datenwerte invertiert wurden. Für die übrigen ersten und zweiten Leitungen gibt das Datenbit VS_n mit dem Wert 0 an, das entlang dieser Leitungen keine (zeilenweise bzw. spaltenweise) Invertierungen von Datenwerten vorgenommen wurde.

10 zeigt eine schematische Draufsicht auf eine alternative Ausführungsform einer erfindungsgemäßen Speichereinrichtung 10. Bei der Speichereinrichtung gemäß 10 wird für jede der ersten 11 und zweiten Leitungen 12 jeweils eine Mehrzahl von Datenbits VS, die Invertierungszustände kennzeichnen, gespeichert. Im Unterschied zu 9 kennzeichnet jedes Datenbit jeweils nur den Invertierungszustand von Datenwerten, die entlang einzelner Abschnitte der jeweiligen ersten oder zweiten Leitung 11, 12 gespeichert sind. So sind in 10 für jede erste Leitung 11 vier Datenbits VS vorgesehen, die links in 10 in einem Block von 4 × 8 Datenbits VS zusammengefasst dargestellt sind. Diese Datenbits sind jeweils Abschnitten 21a, 21b, 21c, ... der ersten Leitungen 11 zugeordnet. In der beispielhaften Darstellung der 10 sind an jeden Abschnitt 21a, 21b, 21c der entsprechenden ersten Leitung 11 jeweils vier Speicherzellen angeschlossen, deren Speicherinhalte gemeinsam, und zwar unabhängig von den übrigen entlang der jeweiligen ersten Leitung 11 gespeicherten oder zu speichernden Datenwerten, invertiert werden können. Ebenso sind weitere Datenbits VS vorgesehen, die den zweiten Leitungen 12 zugeordnet und in 10 in einer zweizeiligen Anordnung unterhalb der eigentlichen Datenwerte D; D' dargestellt sind. Dabei sind für jede zweite Leitung 12 jeweils zwei Datenbits VS vorgesehen, die jeweils einem Abschnitt 22a, 22b der jeweiligen zweiten Leitung 12 zugeordnet sind. In der beispielhaften Darstellung der 10 erstreckt sich jeweils ein Abschnitt 22a; 22b über vier Speicherzellen, die entlang der jeweiligen zweiten Leitung 12 angeordnet sind. Mithilfe der Datenbits VS für die Abschnitte 22a, 22b der zweiten Leitungen 12 können jeweils entlang einer beliebigen zweiten Leitung 12 vier Datenwerte, die innerhalb desselben Abschnittes 22a bzw. 22b dieser zweiten Leitung 12 gespeichert sind, gemeinsam invertiert werden. Je nach Länge der ersten bzw. zweiten Leitungen und der Größe ihrer Leiterbahnabschnitte, d.h. der Anzahl gleichzeitig gemeinsam invertierbarer Datenwerte, kann die Anzahl von Inver tierungs-Datenbits, die jeweils einer ersten oder zweiten Leitung zugeordnet sind, beliebig groß gewählt werden.

Die Datenbits VS_n mit dem Wert 0 können beispielsweise anzeigen, dass entlang des jeweiligen Abschnitts der ersten bzw. zweiten Leitung die vier aufeinanderfolgenden Datenbits im nichtinvertierten Zustand gespeichert bzw. zu speichern sind. Dementsprechend zeigen diejenigen Datenbits VS_i mit dem Wert 1 an, dass entlang des betreffenden Abschnitts eine Invertierung der betreffenden vier Datenwerte vorgenommen wurde bzw. vorzunehmen ist. In 10 kann beispielsweise in dem Block von 4 × 8 Datenbits VS die linke Spalte von acht Datenbits den jeweils ersten Abschnitten 21a der ersten Leitungen zugeordnet sein. Die nächste Spalte von acht Datenbits ist dann den jeweils zweiten Leiterbahnabschnitten 21b der ersten Leitungen zugeordnet usw. Analog sind in dem zweizeiligen Block von Datenbits für die zweiten Leitungen 12, der unterhalb der zu speichernden Datenwerte D; D' dargestellt ist, die die Invertierungszustände kennzeichnenden Datenbits der oberen Zeile jeweils den oberen Abschnitten 22a der jeweiligen zweiten Leitung 12 zugeordnet und die unteren Datenbits jeweils den unteren Abschnitten 22b der zweiten Leitungen 12 zugeordnet. Die Datenwerte D; D' und die Datenbits VS für die Invertierungszustände für die Abschnitte der ersten und zweiten Leitungen können statt in dem Speicherblock 20 selbst auch zunächst in einem Zwischenspeicher 30, beispielsweise in einem SRAM (zwischen-)gespeichert sein, in welchem die Invertierungen vorgenommen werden, bevor der eigentliche Speichervorgang in dem oder den Speicherblöcken 20 ausgeführt wird. Insbesondere bei festkörperelektrolytischen Speichern ist vorzugsweise vorgesehen, dass die zu speichernden Datenwerte D zunächst in dem Zwischenspeicher 30 gespeichert werden, dass darin die Invertierungsschritte für die ersten und/oder zweiten Leitun gen 11, 12 bzw. für die Leiterbahnabschnitte 21a, 21b, 21c, 22a, 22b vorgenommen werden und dass erst anschließend die zu speichernden Datenwerte gemeinsam mit den Datenbits für die Invertierungszustände (oder alternativ nur die Datenwerte D; D') in die Speicherzellen des Speicherblocks 20 übertragen werden.

Die Ausführungsform gemäß 10 ist insbesondere dann vorteilhaft, wenn die Page, d.h. die Menge gemeinsam zu speichernder Datenwerte, kürzer ist als die Länge der ersten oder zweiten Leitungen, d.h. wenn entlang beispielsweise der ersten Leitungen 11 nicht sämtliche Speicherinhalte überschrieben werden sollen, sondern nur die Speicherinhalte entlang eines Teilabschnitts der betreffenden ersten Leitung. Mithilfe der Möglichkeit, Datenwerte entlang von Leiterbahnabschnitten selektiv zu invertieren, können beliebige Pages bzw. Datenmuster auf eine möglichst niedrige Anzahl niederohmig programmierter Speicherzellen hin optimiert werden.

11 zeigt ein Beispiel eines erfindungsgemäßen Verfahrens zum Betreiben einer Speichereinrichtung. Zunächst wird die Einrichtung 10 mit einer Vielzahl an erste 11 und an zweite Leitungen 12 angeschlossener Speicherzellen 5, die je nach Größe und Polarität einer anliegenden Spannung U hochohmig oder niederohmig programmierbar sind, bereitgestellt. Dann werden zu speichernde Datenwerte in die Speichereinrichtung eingegeben, und erfindungsgemäß wird für jede erste Leitung überprüft, ob unter den Datenwerten, die in die an die jeweilige erste Leitung 11 angeschlossenen Speicherzellen 5 einzuschreiben sind, die Anzahl N derjenigen Datenwerte, die jeweils einer niederohmig zu programmierenden Speicherzelle 5 entsprechen, größer ist als ein vorgegebener Grenzwert G. Für diejenigen ersten Leitungen 11, für die diese Anzahl N klei ner oder genauso groß ist wie der Grenzwert G, werden die Datenwerte in den an die jeweilige erste Leitung 11 angeschlossenen Speicherzellen 5 gespeichert, und zwar einschließlich eines Datenbits VS_n für die jeweilige erste Leitung 11, das angibt, dass in diesen Speicherzellen 5 nichtinvertierte Datenwerte D gespeichert sind.

Für diejenigen ersten Leitungen 11 hingegen, für die die Anzahl N größer ist als der vorgegebene Grenzwert G, werden die Datenwerte, die in an die jeweilige erste Leitung angeschlossenen Speicherzellen zu speichern sind, zuerst invertiert und erst dann (in invertiertem Zustand) gespeichert. Dabei wird zugleich ein Datenbit VS_n für die jeweilige erste Leitung in ein Datenbit VS_i invertiert, das der jeweiligen ersten Leitung 11 mit invertierten Datenwerten zugeordnet ist. Erst danach werden für diese ersten Leitungen, für die die Anzahl N größer ist als der vorgegebene Grenzwert, die Speicherzellen überschrieben, und zwar durch eine Speicherung der invertierten Datenwerte D' einschließlich des invertierten Datenbits VS_i für die jeweilige erste Leitung. Das invertierte Datenbit VS_i, zeigt an, dass vor der Speicherung entlang der jeweiligen Leitungen eine Invertierung durchgeführt wurde. Nachdem die Datenwerte, je nach Belegung der entsprechenden ersten Leitung mit niederohmigen und hochohmigen Zellen, nichtinvertiert oder invertiert gespeichert wurden, kann optional ein weiterer Invertierungsschritt durchgeführt werden, bei dem weitere Datenwerte entlang derjenigen zweiten Leitungen, an welche mehr niederohmig programmierte Speicherzellen angeschlossen sind, als ein vorgegebener Grenzwert G für die zweiten Leitungen erlaubt, spaltenweise invertiert werden. Dabei wird jeweils auch ein Datenbit erzeugt, das angibt, ob die Datenwerte entlang der jeweiligen zweiten Leitung invertiert sind. Somit kann jeder ersten Leitung und zweiter Lei tung jeweils ein Datenbit zugeordnet und der Wert des jeweiligen Datenbits so gewählt wird, dass stets erkennbar ist, ob entlang der jeweiligen ersten beziehungsweise zweiten Leitung eine Invertierung von gespeicherten oder zu speichernden Daten vorgenommen wurde. Bei einem Auslesevorgang brauchen dann lediglich bis zu zwei Datenbits mit berücksichtigt zu werden, um festzustellen, ob ein Datenwert, der aus dem Speicherblock 20 ausgelesen wird, wieder invertiert werden muss oder nicht. Somit können auch dann, wenn vor dem eigentlichen Speichervorgang im Zwischenspeicher (SRAM) zunächst (einmalig oder iterativ) Invertierungsschritte durchgeführt worden sind, um die Spannungsstabilität der ersten und der zweiten Leitungen zu erhöhen, die ursprünglichen Datenwerte zurückerhalten werden.

Mithilfe der vorliegenden Erfindung wird eine Codierung einer zu speichernden Datenmenge (Page) von Datenwerten ermöglicht, die die Anzahl niederohmiger Speicherzellen pro Wortleitung und/oder pro Bitleitung reduziert. Dies hat zur Folge, dass die Array-Größe gegenüber einer herkömmlichen Speichereinrichtung ohne Beeinträchtigung der Betriebssicherheit vergrößert werden kann, zumindest entlang einer Leitungsart, beispielsweise der Wortleitungen. Durch einen zusätzlichen weiteren Invertierungsschritt können auch die zweiten Leitungen länger ausgebildet sein als bei den herkömmlichen Halbleiterspeicher. Mithilfe der vorliegenden Erfindung können Cross-Point-Arrays für jede Art von resistiv schaltenden Speicherzellen bei größerer Speicherzellenzahl sicher betrieben werden. Es eignen sich insbesondere CBRAM-Speicherzellen (Conductive Bridging Random Access Memories), die in einem Schichtenstapel angeordnete Festkörperelektrolyten aufweisen, in welche aus einer angrenzenden metallhaltigen Schicht Metallionen, beispielsweise Silberionen eindiffundieren und bei Anlegen einer ausreichend hohen Spannung entgegengesetzter Polarität auch wieder hinausgetrieben werden können. Der Festkörperelektrolyt kann beispielsweise ein Chalcogenid enthalten. Mithilfe der erfindungsgemäßen, zeilenweisen oder spaltenweisen Invertierung wird die Höhe der mittleren parasitären Leseströme verringert. Abgesehen von festkörperelektrolytischen Speicherzellen können beispielsweise auch MRAM- oder PCRAM-Speicherzellen (Magnetic RAM; Phase Change RAM) betrieben werden.

12 zeigt eine Speichereinrichtung gemäß einer Ausführungsform der Erfindung. Die Speichereinrichtung 10 weist vorzugsweise eine Überprüfungseinrichtung 40 auf. Vorzugsweise weist die Speichereinrichtung ferner einen Zwischenspeicher 30 auf. Vorzugsweise weist die Speichereinrichtung ebenfalls eine Invertierungseinheit 50 auf. Die Invertierungseinrichtung kann Bestandteil des Zwischenspeichers sein. Die Überprüfungseinrichtung kann den Zwischenspeicher als Untereinheit enthalten. Alternativ kann der Zwischenspeicher die Übeprüfungseinrichtung als Untereinheit enthalten. Die Speichereinrichtung kann auch eine kombinierte Einheit aufweisen, die diejenigen Operationen ausführt, die mit Bezug auf die Überprüfunseinrichtung, den Zwischenspeicher und/oder die Invertierungseinrichtung beschrieben sind.

Schließlich kann die Speichereinrichtung 10 ferner einen Hilfsspeicher 60 aufweisen, etwa jeweils einen Hilfsspeicher für jeden Speicherblock 20.

Die Überprüfungseinrichtung 40 dient zur Durchführung der Überprüfung, mithilfe derer bestimmt wird, ob Datenwerte D, die in Speicherzellen 5a zu speichern sind, die an eine jeweilige Leitung 11a (oder an einen jeweiligen Abschnitt 21a, 21b, 21c) angeschlossen sind, zu invertieren sind, bevor die Schreiboperation durchgeführt und dann die nichtinvertierten oder invertierten Datenwerte in die Speicherzellen des Speicherbereichs geschrieben werden. Vorzugsweise speichert die Überprüfungseinrichtung 40 dauerhaft einen Grenzwert G, der die maximal zulässige Anzahl N niederohmig programmierter Speicherzellen angibt, die gleichzeitig an eine jeweilige Leitung 11a oder gemeinsam an einen Abschnitt 21a, 21b, 21c einer jeweiligen Leitung angeschlossen sein dürfen. Falls diese Anzahl N größer als der (oder größer gleich dem) Grenzwert G ist, sendet die Überprüfungseinrichtung 40 einen Invertierungsbefehl INV an die Invertierungseinrichtung 50, die nach Erhalt des Invertierungsbefehls die Invertierung der zu speichernden Datenwerte vornimmt. Anschließend werden die zu speichernden Datenwerte (entweder in invertierter oder in nichtinvertierter Form) in diejenigen Speicherzellen geschrieben, die durch die den zu speichernden Daten zugeordneten Adreßbefehle ADR angesteuert werden. Diese Adreßbefehle ADR können vorab beispielsweise an die Überprüfungseinrichtung 40 gesendet oder alternativ in der Speichereinrichtung selbst erzeugt und dann an die Überprüfungseinrichtung geleitet werden.

Bei allen Speichervorgängen, bei denen Speicheradressen entlang einer oder mehrerer Leitungen (vorzugsweise erster Leitungen, etwa von Wortleitungen) bzw. Speicheradressen entlang von Abschnitten solcher Leitungen angesprochen werden, wird für jede dieser Leitungen bzw. Leitungsabschnitte überprüft, ob jeweils eine vorherige Invertierung durchgeführt wird, um entlang der jeweiligen Leitung bzw. entlang des jeweiligen Leitungsabschnitts die Anzahl angeschlossener, nach dem Speichervorgang niederohmig programmierter Speicherzellen zu verringern.

Die Speichereinrichtung kann die zur Datenspeicherung erforderlichen Schreibbefehle WR, Adreßbefehle ADR und Datenwerte D entweder von außen empfangen oder auch selbst erzeugen. Die empfangenen oder erzeugen Schreibbefehle WR und Adreßbefehle ADR werden vorzugsweise an die Überprüfungseinrichtung geleitet; die zu speichernden Datenwerte D vorzugsweise direkt an den Zwischenspeicher 30. Der Zwischenspeicher kann hierzu eine erste Speichereinheit aufweisen, in der die zu speichernden Datenwerte D zwischengespeichert werden. Der Zwischenspeicher kann ferner eine zweite Speichereinheit aufweisen, in der weitere Datenwerte D0 zwischengespeichert werden, die vor dem jeweils durchzuführenden Speichervorgang in den an die jeweils zu adressierende Leitung oder den jeweils zu adressierenden Leitungsabschnitt angeschlossenen Speicherzellen gespeichert sind. Dadurch liegen in der zweiten Speichereinheit diejenigen Daten vor, die durch den durchzuführenden Speichervorgang ganz oder teilweise überschrieben werden. Durch Addition der digitalen Datenwerte, gegebenfalls nach Invertierung im Falle invertiert gespeicherter Datenwerte D0, können der Zwischenspeicher und/oder die Überprüfungseinrichtung auf einfache Weise ermitteln, ob die Gesamtzahl niederohmig programmierter Speicherzellen, die an die jeweilige Leitung oder den jeweiligen Leitungsabschnitt angeschlossen sind, innerhalb der erlaubten Betriebsbedingungen der Speichereinrichtung liegt, insbesondere ob diese Gesamtzahl kleiner ist als ein vorgegebener Grenzwert G. Sofern dieser Grenzwert in der Überprüfungseinrichtung gespeichert ist, wird die beispielsweise durch Addition ermittelte Gesamtzahl niederohmiger Speicherzellen von dem Zwischenspeicher an die Überprüfunseinrichtung gesendet, in der überprüft wird, ob eine Invertierung neu zu speichernder Datenwerte D zweckmäßig ist und durchgeführt wird.

Es können die bereits gespeicherten Datenwerte D0, die auf Veranlassung der Überprüfungseinrichtung in den Zwischenspeicher geschrieben werden, für diese Überprüfungs verwendet werden. Alternativ können die zu speichernden Datenwerte selbst für diese Überprüfung verwendet werden. Dies ist insbesondere dann zweckmäßig, wenn stets Speicherzellen entlang ganzer Leitungen oder Leitungsabschnitte überschrieben werden. Alternativ können in dem Zwischenspeicher auch diejenigen bisherigen Datenwerte D0, die zu überschreibenden Speicheradressen entsprechen bzw. in zu überschreibenden Speicherzellen gespeichert sind, durch die zu speichernden Datenwerte D in dem Zwischenspeicher überschrieben werden, bevor die Überprüfung durchgeführt wird. Bei dieser Ausführungsform überschreibt der Zwischenspeicher die (zuvor in den Zwischenspeicher kopierten) Datenwerte in gleicher Weise, wie sonst beim Überschreiben im eigentlichen Speicherzellenfeld (etwa in deren Speicherblöcken 20) vorgesehen, und die Speichereinrichtung überprüft dann anhand der zwischengespeicherten und teilweise überschriebenen Datenwerte, ob vor der endgültigen Speicherung im Speicherzellenfeld eine Invertierung der zu speichernden Datenwerte D durchzuführen ist. Für diejenigen Leitungen bzw. Leitungsabschnitte, für die der Überprüfung zufolge eine Invertierung angezeigt ist, werden jeweils die intertierten Datenwerte gespeichert. Mit ihnen wird ebenfalls zumindest ein Datenbit pro Leitung bzw. pro Leitungsabschnitt gespeichert, das den Invertierungszustand der jeweils gespeicherten Datenwerte angibt. Diese Datenbits können in einem Hilfsspeicher 60, etwa in jeweils einem eigenen Hilfsspeicher pro Speicherblock 20, oder in dem Speicherzellenfeld selbst gespeichert werden.

5: Speicherzelle
5a: ausgewählte Speicherzelle
6: Festkörperelektrolyt
7: metallische Schicht
8a: Speicherelement
8: Schichtenstapel
10: Speichereinrichtung
11, 11a: erste Leitung
12, 12a: zweite Leitung
20,20a, ...20h: Speicherblock
21a, 21b, 21c: Abschnitt einer ersten Leitung
22a, 22b: Abschnitt einer zweiten Leitung
30: Zwischenspeicher
40: Überprüfungseinrichtung
50: Invertierungseinheit
60: Hilfsspeicher
ADR: Adressbefehl
D0: gespeicherte Datenwerte
D: Datenwert
D': invertierter Datenwert
G1, G2: Schwellwert
i: invertierter Speicherzustand
I: Strom
INV: Invertierungsbefehl
n: nichtinvertierter Speicherzustand
N: Anzahl niederohmig programmierter Spei
: cherzellen pro Leitung
R1: erster Wert
R2: zweiter Wert
ΔV: Teilspannung
U: Spannung
Ω: ohmscher Widerstand
VS: Datenbit
VS_i: Datenbit, das eine invertierte Speiche
: rung anzeigt
VS_n: Datenbit, das eine nichtinvertierte Spei
: cherung anzeigt
V1: erstes Potential
V2: zweites Potential
Verasemax: Grenzwert für eine Löschspannung, unter
: halb dessen eine beliebige Speicherzelle
: zuverlässig gelöscht wird
Verasemin: Grenzwert für eine negative Spannung,
: oberhalb dessen ein Löschvorgang zuver
: lässig verhindert wird
Vwritemax: Grenzwert für eine Programmierspannung,
: oberhalb dessen eine beliebige Speicher
: zelle zuverlässig programmiert wird
Vwritemin: Grenzwert für eine positive Spannung, un
: terhalb dessen ein Speichervorgang zuver
: lässig verhindert wird
VPL: Referenzpotential
WR: Schreibbefehl

Claims

Integrierte Speichereinrichtung (10) mit einer Vielzahl von Speicherzellen (5) und mit einer Vielzahl von Leitungen (11, 11a, 12, 12a), die erste (11, 11a) und zweite Leitungen (12, 12a) umfassen, – wobei jede Speicherzelle (5) ein Speicherelement (8a) aufweist, das von einer ersten Leitung (11) bis zu einer zweiten Leitung (12) reicht und einen ohmschen Widerstand (Ω) besitzt, dessen Größe durch Programmieren der jeweiligen Speicherzelle (5) veränderbar ist, – wobei die Speicherzellen (5) so programmierbar sind, dass sie entweder einen ersten, hochohmigen Programmierzustand oder einen zweiten, niederohmigen Programmierzustand annehmen, wobei der ohmsche Widerstand (Ω) einer hochohmig programmierten Speicherzelle größer ist als der ohmsche Widerstand einer niederohmig programmierten Speicherzelle, – wobei die Speichereinrichtung (10) so ausgebildet ist, dass vor der Durchführung einer Speicherung mindestens für eine Leitung (11a) überprüft wird, ob zu speichernde Datenwerte (D), die in Speicherzellen (5a) zu speichern sind, die an die jeweilige eine Leitung (11a) angeschlossen sind, vor dem Speichervorgang invertiert werden oder nicht, – wobei die Überprüfung in Abhängigkeit von einer Bedingung durchgeführt wird, die von der Anzahl hochohmig programmierter Speicherzellen, die an die eine Leitung (11a) oder an einen Abschnitt (21a, 21b, 21c) der einen Leitung (11a) angeschlossenen sind, und/oder von der Anzahl (N) niederohmig programmierter Speicherzellen, die an die eine Leitung (11a) oder an den Abschnitt (21a, 21b, 21c) der einen Leitung (11a) angeschlossenen sind, abhängt.
Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine Überprüfungseinrichtung (40) der Speichereinrichtung (10) vor einer Speicherung überprüft, ob bei einem Speichern invertierter Datenwerte (D') die Anzahl (N) von niederohmig programmierten Speicherzellen, die an die jeweilige eine Leitung (11a) oder an den Abschnitt (21a, 21b, 21c) der jeweiligen einen Leitung (11a) angeschlossen sind, kleiner ist als bei einem Speichern nicht-invertierter Datenwerte (D).
Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine Überprüfungseinrichtung (40) der Speichereinrichtung (10) vor der Speicherung überprüft, ob ein Grenzwert (G) für eine maximal zulässige Anzahl (N) von niederohmig programmierten Speicherzellen (5a), die an die jeweilige eine Leitung (11a) oder an den Abschnitt (21a, 21b, 21c) der jeweiligen einen Leitung (11a) angeschlossen sind, überschritten wird.
Speichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, dass dann, wenn die Überprüfung ergibt, dass im Falle einer nichtinvertierten Speicherung der Datenwerte (D) die Anzahl (N) von niederohmig programmierten Speicherzellen (5a), die an die jeweilige eine Leitung (11a) oder an den Abschnitt (21a, 21b, 21c) der jeweiligen einen Leitung (11a) angeschlossen sind, größer ist als der Grenzwert (G), die Speichereinrichtung (10) die Datenwerte (D) vor der Speicherung invertiert.
Speichereinrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der Grenzwert (G) für die maximal zulässige Anzahl (N) von niederohmig programmierten Speicherzellen (5a), die an die jeweilige eine Leitung (11a) oder an den betreffenden Abschnitt (21a, 21b, 21c) der jeweiligen Leitung (11a) angeschlossen sind, die Hälfte der Anzahl aller an die jeweilige eine Leitung (11a) oder der an den betreffenden Abschnitt (21a, 21b, 21c) der jeweiligen Leitung (11a) angeschlossenen Speicherzellen beträgt.
Speichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Speichereinrichtung (10) bei jedem Speichervorgang zusätzlich jeweils mindestens ein Datenbit (VS) speichert, das einen leitungsspezifischen oder für einen Leiterbahnabschnitt spezifischen Invertierungszustand (i; n) der entlang der jeweiligen einen Leitung (11a) oder entlang des Abschnitts (21a, 21b, 21c) der jeweiligen einen Leitung (11a) gespeicherten Datenwerte (D; D') wiedergibt.
Speichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Speichereinrichtung (10) bei jedem Speichervorgang jeweils mindestens ein Datenbit (VS) speichert, das der jeweiligen einen Leitung (11a) oder dem jeweiligen Abschnitt (21a, 21b, 21c) der einen Leitung (11a) zugeordnet ist und angibt, ob die entlang der jeweiligen einen Leitung (11a) oder entlang des jeweiligen Abschnitts (21a, 21b, 21c) der einen Leitung (11a) zu speichernden Datenwerte (D) invertiert sind oder nicht.
Speichereinrichtung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Speichereinrichtung (10) bei einem Speichervorgang stets sowohl die zu speichernden Datenwerte (D; D') als auch die Datenbits (VS) speichert.
Speichereinrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass eine Überprüfungseinrichtung (40) der Speichereinrichtung (10) für jede von einem Speichervorgang betroffene erste Leitung (11) überprüft, ob die Datenwerte (D) für Speicherzellen, die an die jeweilige ersten Leitung (11a) oder an den Abschnitt (21a, 21b, 21c) der jeweiligen ersten Leitung (11a) angeschlossen sind, zur Verringerung der Anzahl niederohmig programmierter Speicherzellen (5a) invertiert oder nichtinvertiert zu speichern sind, und dass die Speichereinrichtung (10) bei der Speicherung zugleich für jede der ersten Leitungen (11) mindestens ein der jeweiligen ersten Leitung (11) zugeordnetes Datenbit (VS) gespeichert wird, das den Invertierungszustand (i; n) von mithilfe der jeweiligen ersten Leitung (11) gespeicherten Datenwerten (D; D') angibt.
Speichereinrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Speichereinrichtung (10) die Datenbits (VS), die die für die jeweiligen ersten Leitungen (11) spezifischen Invertierungszustände (i, n) wiedergeben, jeweils in der ersten oder in der letzten Speicherzelle (5), die an die jeweilige erste Leitung (11) angeschlossen ist, speichert.
Speichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass eine Invertierungseinheit (50) der Speichereinrichtung (10) vor einem Speichervorgang jeweils eine Invertierungsschritt durchführt, bei dem für diejenigen ersten Leitungen (11), bei denen die Anzahl (N) angeschlossener niederohmig programmierter Speicherzellen im Falle einer Invertierung kleiner ist als bei einer nicht-invertierten Speicherung, eine Invertie rung der Datenwerte (D) vorgenommen wird, die in den an die jeweilige erste Leitung (11) angeschlossenen Speicherzellen (5) zu speichern sind.
Speichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass eine Invertierungseinheit (50) der Speichereinrichtung (10) vor einem Speichervorgang jeweils einen Invertierungsschritt durchführt, bei dem für die diejenigen Abschnitte (21a, 21b, 21c) von ersten Leitungen (11), bei denen die Anzahl (N) angeschlossener niederohmig programmierter Speicherzellen im Falle einer Invertierung kleiner ist als bei einer nichtinvertierten Speicherung, eine Invertierung der Datenwerte (D) vorgenommen wird, die in den an den jeweiligen Abschnitt (21a, 21b, 21c) der betreffenden ersten Leitung (11) angeschlossenen Speicherzellen (5) zu speichern sind.
Speichereinrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Speichereinrichtung (10) zusätzlich zu dem Invertierungsschritt vor dem Speichervorgang einen weiteren Invertierungsschritt durchführt, bei dem für jede zweite Leitung (12), bei der die Anzahl (N) von niederohmig zu programmierenden Speicherzellen (5b), die an die jeweilige zweite Leitung (12) angeschlossen sind, durch eine Invertierung verringerbar ist, eine weitere Invertierung derjenigen Datenwerte (D) vorgenommen wird, die in Speicherzellen (5b) zu speichern sind, die an die jeweilige zweite Leitung (12) angeschlossen sind.
Speichereinrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Speichereinrichtung (10) zusätzlich zu dem Invertierungsschritt vor dem Speichervorgang einen weiteren Invertierungs schritt durchführt, bei dem für jeweils mindestens einen Abschnitt (22a, 22b) jeder zweiten Leitung (12), bei der die Anzahl (N) von niederohmig zu programmierenden Speicherzellen (5b), die an den jeweiligen Abschnitt der betreffenden zweiten Leitung (12) angeschlossen sind, durch eine Invertierung verringerbar ist, eine weitere Invertierung derjenigen Datenwerte (D) vorgenommen wird, die in Speicherzellen (5b) zu speichern sind, die an den jeweiligen Abschnitt der betreffenden zweiten Leitung (12) angeschlossen sind.
Speichereinrichtung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Speichereinrichtung (10) für jede zweite Leitung (12) jeweils mindestens ein Datenbit (VS) speichert, dass angibt, ob für die Datenwerte (D, D'), die in Speicherzellen (5) gespeichert sind, die an die jeweilige zweite Leitung (12) oder an den Abschnitt (22a, 22b) der jeweiligen zweiten Leitung (5) angeschlossen sind, eine Invertierung durchgeführt wurde, durch welche die Anzahl niederohmig programmierter Speicherzellen (5b) verringert wurde.
Speichereinrichtung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die Speichereinrichtung (10) so ausgebildet ist, dass jeweils für mehrere Abschnitte (21a, 21b, 21c) jeder ersten Leitung (11) eine Invertierung ausführbar ist, wobei eine Invertierungseinheit (50) der Speichereinrichtung (10) nur für solche Abschnitte (21a, 21b, 21c) von ersten Leitungen (11), für die die Anzahl niederohmig zu programmierender Speicherzellen (5) durch eine Invertierung verringerbar ist, eine Invertierung durchführt.
Speichereinrichtung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass die Speichereinrichtung (10) so ausgebildet ist, dass jeweils für mehrere Abschnitte (22a, 22b) jeder zweiten Leitung (12) eine Invertierung ausführbar ist, wobei eine Invertierungseinheit (50) der Speichereinrichtung (10) nur für solche Abschnitte (22a, 22b) von zweiten Leitungen (12), für die die Anzahl niederohmig zu programmierender Speicherzellen (5) durch eine Invertierung verringerbar ist, eine Invertierung durchführt.
Speichereinrichtung nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass die Speichereinrichtung (10) jedem Abschnitt (21a, 21b, 21c) einer beliebigen ersten Leitung (11) und/oder jedem Abschnitt (22a, 22b) einer beliebigen zweiten Leitung (12) jeweils ein Datenbit (VS) zuordnet, das angibt, ob entlang des jeweiligen Abschnitts (22a, 22b) Datenwerte invertiert oder nichtinvertiert gespeichert worden sind.
Speichereinrichtung nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass die Speichereinrichtung (10) die zu speichernden Datenwerte (D) und die Datenbits (VS) zunächst in einem Zwischenspeicher (30) speichert, zur Verringerung der Anzahl niederohmig zu programmierender Speicherzellen (5) vorzunehmende Invertierunsschritte dann in dem Zwischenspeicher (30) durchführt und erst danach die in dem Zwischenspeicher (30) gespeicherten Datenwerte (D, D') in die Speicherzellen (5) schreibt.
Speichereinrichtung nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, dass entlang der ersten Leitungen (11) in der Speichereinrichtung (10) gespeicherte oder zu speichernde Datenwerte (D; D') zeilenweise invertierbar sind.
Speichereinrichtung nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass entlang der zweiten Leitungen (12) in der Speichereinrichtung (10) gespeicherte oder zu speichernde Datenwerte (D; D') spaltenweise invertierbar sind.
Speichereinrichtung nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, dass die Speichereinrichtung (10) eine Mehrzahl von Speicherblöcken (20) mit Speicherzellen (5) aufweist, wobei jeder Speicherblock (20) eigene erste (11) und zweite Leitungen (12) aufweist, durch die die Speicherzellen (5) des jeweiligen Speicherblocks (20) untereinander verbunden sind, und dass die Speichereinrichtung (10) für die Leitungen (11, 12) jedes Speicherblocks (20) jeweils eigene, unabhängig voneinander veränderbare Datenbits (VS) speichert, die den Invertierungszustand (i, n) von Speicherzellen (5), die an die jeweilige Leitung (11, 12) oder an einen Abschnitt (21a, 21b, 21c, 22a, 22b) der jeweiligen Leitung (11, 12) angeschlossen sind, jeweils nur für einen einzelnen Speicherblock (20) kennzeichnen.
Speichereinrichtung nach einem der Ansprüche 1 bis 22, dadurch gekennzeichnet, dass die Größe der ohmschen Widerstandes (Ω) der Speicherelemente (8a) durch die Höhe und die Polarität einer elektrischen Spannung zwischen der jeweiligen ersten Leitung (11) und der jeweiligen zweiten Leitung (12), an die das jeweilige Speicherelement (8a) heranreicht, veränderbar ist.
Speichereinrichtung nach einem der Ansprüche 1 bis 23, dadurch gekennzeichnet, dass die Speichereinrichtung (10) so ausgebildet ist, dass die Speicherzellen (5) durch Anlegen einer ausreichend hohen Programmierspannung einer ersten Polarität hochohmig werden und durch Anlegen einer ausreichend hohen Programmierspannung einer zweiten, entgegengesetzten Polarität niederohmig werden.
Speichereinrichtung nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, dass die Speicherelemente (8a) der Speicherzellen (5) jeweils Schichtenstapel (8) mit einem Festkörperelektrolyten (6) und mit einer an Festkörperelektrolyten (6) angrenzenden metallhaltigen Schicht (7) sind.
Speichereinrichtung nach einem der Ansprüche 1 bis 25, dadurch gekennzeichnet, dass die zweiten Leitungen (12) in Richtung quer zum Verlauf der ersten Leitungen (11) verlaufen.
Speichereinrichtung nach einem der Ansprüche 1 bis 26, dadurch gekennzeichnet, dass die ersten Leitungen (11) Wortleitungen und die zweiten Leitungen (12) Bitleitungen sind.
Speichereinrichtung nach einem der Ansprüche 1 bis 27, dadurch gekennzeichnet, dass die Speichereinrichtung eine Überprüfungseinrichtung (40) aufweist, die die Überprüfung ausführt, ob zu speichernde Datenwerte (D), die in Speicherzellen (5a), die an die jeweilige Leitung (11a) angeschlossen sind, zu speichern sind, vor dem Speichervorgang invertiert werden oder nicht.
Speichereinrichtung nach einem der Ansprüche 1 bis 28, dadurch gekennzeichnet, dass in der Überprüfungseinrichtung (40) der Grenzwert (G) für die maximal zulässige Anzahl (N) von niederohmig programmierten Speicherzellen (5a), die an die jeweilige Leitung (11) oder einen Abschnitt (21a, 21b, 21c) der jeweiligen Leitung angeschlossen sein dürfen, dauerhaft gespeichert ist.
Speichereinrichtung nach einem der Ansprüche 11 bis 29, dadurch gekennzeichnet, dass dann, wenn die Überprüfung ergibt, dass im Falle einer nichtinvertierten Speicherung der Datenwerte (D) die Anzahl (N) von niederohmig programmierten Speicherzellen (5a), die an die jeweilige eine Leitung (11a) oder an den Abschnitt (21a, 21b, 21c) der jeweiligen einen Leitung (11a) angeschlossen sind, größer ist als der Grenzwert (G), die Überprüfungseinrichtung (40) die Invertierungseinheit (50) veranlasst, die Datenwerte (D) vor der Speicherung zu invertieren.
Speichereinrichtung nach einem der Ansprüche 1 bis 30, dadurch gekennzeichnet, dass die Speichereinrichtung (10) die Datenbits (VS), die die jeweiligen leitungsspezifischen oder für einen jeweiligen Leiterbahnabschnitt spezifischen Invertierungszustände (i; n) angeben, in einem Hilfsspeicher (60) speichert.
Speichereinrichtung nach einem der Ansprüche 1 bis 31, dadurch gekennzeichnet, dass die Überprüfungseinrichtung (40) vor der Durchführung einer Speicherung von Datenwerten (D), die in Speicherzellen (5a), die an eine jeweilige Leitung (11a) oder an einen Abschnitt (21a, 21b, 21c) der jeweiligen Leitung angeschlossen sind, zu speichern sind, zunächst veranlasst, dass die in den angeschlossenen Speicherzellen (5a) bereits gespeicherten Datenwerte (D0), die durch die Speicherung überschrieben würden, in den Zwischenspeicher eingelesen werden, und dass die Überprüfungseinrichtung weiterhin überprüft, ob die Zahl niederohmig programmierter, an die jeweilige Leitung (11a) oder an den jeweiligen Abschnitt (21a, 21b, 21c) der Leitung angeschlossener Speicherzellen (5a) bei Speicherung invertierter Datenwerte (D') verringerbar ist.
Verfahren zum Betreiben einer integrierten Speichereinrichtung mit den Schritten: a) Bereitstellen einer integrierten Speichereinrichtung (10) mit einer Vielzahl von an erste (11) und an zweite Leitungen (12) angeschlossenen Speicherzellen (5) mit veränderbarem ohmschen Widerstand, die so programmierbar sind, dass sie entweder einen ersten, hochohmigen Programmierzustand oder einen zweiten, niederohmigen Programmierzustand annehmen, b) Eingeben zu speichernder Datenwerte (D) in die integrierte Speichereinrichtung (10), c) Überprüfen, für welche ersten Leitungen (11) oder für welche Abschnitte (21a, 21b, 21c) von ersten Leitungen (11) die Anzahl (N) angeschlossener Speicherzellen (5), die nach einer Speicherung der Datenwerte (D) niederohmig zu programmieren sind, durch eine Invertierung der Datenwerte (D) verringerbar ist, d) Durchführen eines Invertierungsschrittes, bei dem diejenigen Datenwerte (D) invertiert werden, die in Speicherzellen (5) zu speichern sind, die an solche erste Leitungen (11) oder an solche Abschnitte (21a, 21b, 21c) von ersten Leitungen (11) angeschlossen sind, für die die Überprüfung in Schritt c) ergibt, dass eine Invertierung die Anzahl niederohmig programmierter Speicherzellen (5) verringert, und e) Speichern der nach Durchführung von Schritt d) vorliegenden Datenwerte (D, D').
Verfahren nach Anspruch 33, dadurch gekennzeichnet, dass ein Grenzwert (G) für die maximal zulässige Anzahl niederohmig programmierter Speicherzellen (5), die gleichzeitig an eine erste Leitung (11) oder an einen Abschnitt (21a, 21b, 21c) einer ersten Leitung (11) angeschlossen sein dürfen, vorgegeben wird und dass in Schritt c) überprüft wird, für welche der ersten Leitungen (11) oder für welche Abschnitte der (21a, 21b, 21c) ersten Leitungen (11) die Anzahl (N) der angeschlossenen Speicherzellen (5), die nach einem Speichern der Datenwerte (D) niederohmig programmiert sein werden, größer ist als der vorgegebene Grenzwert (G).
Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass der Grenzwert (G) für die maximal zulässige Anzahl (N) niederohmig programmierter Speicherzellen (5) pro erste Leitung (11) so gewählt wird, dass er halb so groß ist wie die Anzahl aller an eine erste Leitung (11) angeschlossenen Speicherzellen (5).
Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass der Grenzwert (G) für die maximal zulässige Anzahl (N) niederohmig programmierter Speicherzellen (5) pro erste Leitung (11) so gewählt wird, dass er größer ist als die Hälfte der Anzahl aller an eine erste Leitung (11) angeschlossenen Speicherzellen (5).
Verfahren nach einem der Ansprüche 33 bis 36, dadurch gekennzeichnet, dass nach Schritt e) diejenigen gespeicherten Datenwerte (D, D') invertiert werden, die in Speicherzellen (5) entlang solcher zweiter Leitungen (12) oder entlang solcher Abschnitte (22a, 22b) von zweiten Leitungen (12) gespeichert sind, für die die Anzahl (N) angeschlossener niederohmig programmierter Speicherzellen (5) durch eine Invertierung verringerbar ist.
Verfahren nach einem der Ansprüche 33 bis 37, dadurch gekennzeichnet, dass in Schritt a) eine Speichereinrichtung (10) nach einem der Ansprüche 1 bis 27 bereitgestellt wird.
Verfahren nach einem der Ansprüche 33 bis 38, dadurch gekennzeichnet, dass in Schritt a) eine Speichereinrichtung (10) bereitgestellt wird, die ferner einen Zwischenspeicher (30), eine Überprüfungseinrichtung (40) und eine Invertierungseinrichtung (60) aufweist.