JPS5857839B2 - フキハツセイキオクキニタイスル ダイナミツクタントランジスタキオクソシ - Google Patents

フキハツセイキオクキニタイスル ダイナミツクタントランジスタキオクソシ

Info

Publication number
JPS5857839B2
JPS5857839B2 JP50127255A JP12725575A JPS5857839B2 JP S5857839 B2 JPS5857839 B2 JP S5857839B2 JP 50127255 A JP50127255 A JP 50127255A JP 12725575 A JP12725575 A JP 12725575A JP S5857839 B2 JPS5857839 B2 JP S5857839B2
Authority
JP
Japan
Prior art keywords
transistor
capacitor
line
information
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP50127255A
Other languages
English (en)
Other versions
JPS5165532A (ja
Inventor
シユタイン カルルウルリツヒ
ホルニンガー カルルハインリツヒ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS5165532A publication Critical patent/JPS5165532A/ja
Publication of JPS5857839B2 publication Critical patent/JPS5857839B2/ja
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Description

【発明の詳細な説明】 この発明は１個のトランジスタおよびそれに直列接続さ
れた１個のコンデンサから成す、トランジスタは一方に
おいてコンデンサと、他方においてビット線と接続され
、トランジスタのゲート端子は語線と接続された形式の
ダイナ□ツク単トランジスタ記憶素子に係る。
ダイナミック単トランジスタ記憶素子は公知である。
例えば西ドイツ特許出願公告２１４８８９６号公報に１
個のコンデンサおよび１個の電界効果トランジスタから
成るものが記憶されている。
単トランジスタ記憶素子から情報を読出すため、方にお
いてビット線、他方においてコンデンサと接続されたト
ランジスタは、選択線と接続されたトランジスタゲート
端子を経て導通される。
之によりコンデンサ中に充電の形で記憶された情報が、
選択された電界効果トランジスタを経てビット線に流れ
るようになる。
かかるダイナ□ツク単トランジスタ記憶素子（７）欠点
は、記憶された情報をほぼ１乃至１００マイクロ秒の時
間間隔中に再生しなければならない点にある。
更に給電電圧の遮断の際、単トランジスタ記憶素子中に
記憶された情報が失われる欠点を持つ。
この発明の目的は記憶された情報を長い時間にわたって
記憶していることができる単トランジスタ記憶素子を得
ることにある。
この目的を達成するため、冒頭に述べた形式の単トラン
ジスタ記憶素子にち・いてこの発明によれば、コンデン
サを金属−誘電体一半導体形式のコンデンサとして構成
し、その際誘電体は電荷変化可能の電荷捕獲トラップを
持ち、しかしてコンデンサのトランジスタと接続されな
い方の電極を書込線と接続するのである。
この発明の単トランジスタ記憶素子が、同時に２個の異
なる情報を記憶できることは有利である。
この発明の記憶素子の利点は、記憶された情報を１０年
にも達し得る時間にわたってエネルギー補給なしに記憶
できる点にある。
書込みを、素子単位、行或はマトリクス毎に行うと有利
である。
この発明の他の利点は、情報の消滅を、再生増幅器中の
情報の中間記憶器により行毎に行い得ることである。
情報の消滅はオた第２のマトリクス中の情報の中間記憶
器によりマトリクス毎にも行い得ることが有利である。
次に図面についてこの発明を説明する。
第１図はこの発明のダイナミック単トランジスタ記憶素
子の接続図、第２図はこの発明の単トランジスタ記憶素
子の断面図、第３図は第１図の接続に対する制御プログ
ラムを示す。
第１図に示すようにこの発明の単トランジスタ記憶素子
は。
トランジスタ１および容量２から成る。
両者は図示のように直列に接続される。トランジスタ１
ばＭＯ８電界効果トランジスタとする。
この発明によれば容量２は、誘電体が電荷変化可能の電
荷捕獲トラップを持つコンデンサ。
殊にＭＮＯＳコンデンサから成る。
点１２に於いてＭＯ８電界効果トランジスタ１のドレー
ン端子がビット線３１と接続される。
このビット線は評価回路３と接続される。
評価回路はビット線３２を経て更に図示しない単トラン
ジスタ記憶素子と接続される。
トランジスタ１のゲート端子は語線１０を経て制御可能
であジ、そのために点１１において語線と接続される。
図から分かるようにＭＮＯＳコンデンサ２の、トランジ
スタ１のソース端子１３と接続されない側の電極は。
点２１において書込線２０と接続される。
記憶マトリクスの全素子の書込線は互に導電的に接続で
きる。
第２図において５は基板を示し、その上にこの発明によ
る単トランジスタ記憶素子が横取される。
基板はｎ形シリコンから成ると良い。
基板は点４で接地すると良い。
図から分かるような仕方で基板５上にトランジスタ１お
よびコンデンサ２が配置される。
Ｐ＋ドープの領域３１により同時にトランジスタ１のド
レーン端子釦よびビット線を表わす。
トランジスタ１のＰ＋ドープのソース領域１３は同時に
コンデンサ２への接続を作る。
このコンデンサ２はＭＮＯＳコンデンサであると良く、
その誘導体は５ｉ０２層２２およびＳｉ３Ｎ４層２３か
ら成る。
５ｉ０２層の厚さはほぼｌ乃至３ナノメータ、Ｓｉ３Ｎ
４層の厚さはほぼ３０乃至６０ナノメータであると良い
。
第２図の各部には第１図に対応する参照数字をつけであ
る。
次に第１固転よび第２図についてこの発明の単トランジ
スタ記憶素子の２つの作用を説明する。
第１の作用を第３図を参照して説明する。
第３図は書込線２０に印加される電位を示す。
例えばビット線３１耘よびトランジスタ１を経て情報＋
１ 、 ｊｌをコンデンサ２中に書込む場合、１ずトラ
ンジスタ１を語線１０を経て導通状態にもたらす。
その１１ＭＮＯｓコンデンサの、トランジスタ１と接続
された電極の電位は、トランジスタとしてＰチャンネル
トランジスタを使用する際はぼ一１５Ｖにある。
さて時刻ｔ１において書込線２０にほぼ一３０Ｖの書込
電圧が印加された場合、ＭＮＯＳコンデンサの下にほぼ
一１５Ｖにある反転線層が形成される。
コンデンサの電荷捕獲トラップは電荷変化できず、従っ
てＭＮＯＳコンデンサ２のフラットバンド電圧は変化で
きない。
何となればＭＮＯＳコンデンサ２のゲ・−ト絶縁部の合
成電位はほぼ１５Ｖに過ぎないが、変化にはほぼ３０Ｖ
が必要だからである。
この電位はコンデンサの電極に印加された電位の差から
与えられる。
之に反しビット線３１、および語線１０により導通され
たトランジスタ１を経て情報“Ｏ”を書込む場合、ＭＮ
ＯＳコンデンサ２のトランジスタ１と接続された電極に
釦ける電位はほぼＯＶである。
さて書込線２０に印加されたほぼ一３０Ｖの書込電圧は
ゲート絶縁部に完全に作用する。
このことはＭＮＯＳコンデンサの電荷捕獲トラップの電
荷が変化され、コンデンサのフラットバンド電圧がシフ
トすることを意味する。
時刻ｔ２において書込線２０を経てコンデンサ２に例え
ば−８Ｖの読出電圧を印加する際、コンデンサ中に情報
”１″が記憶されている場合、シリコン表面に反転線層
が形成される。
之に反しコンデンサ２中に情報ｆｌ Ｏ″′が記憶され
ている場合、ＭＮＯＳコンデンサ２のシリコン表面に空
乏層のみが存在する。
この２つの状態の評価は、単トランジスタ記憶素子にお
いて一般に公知のようにフリップフロップによって行わ
れる。
之は第１図に破線３で示すのみである。
ＭＮＯ８容量２中に記憶された情報を消滅させたい場合
には、書込線２０にほぼ＋３０Ｖの大きさでほぼ１０μ
Ｓの巾の正電圧パルスを印加する。
之は第３図において時刻ｔ３に対応する。
記憶素子のこの発明による第２の作用において。
素子は書込線における特に例えば−１５Ｖの印加電圧に
よる普通の動作に対し、反転線層コンデンサを持つ普通
の単トランジスタ記憶素子のように書込オれおよび読出
される。
記憶器中に保有されたデータを例えは給電の遮断に対し
て不揮発に記憶する披裂がある場合、素子中に保有され
た情報を書込線２０における対応する電圧パルスにより
、ＭＮＯＳコンデンサ中に不揮発に書込む。
そのために前述のように書込線２０を一３０Ｖに置く。
０″が書込寸れである素子中で反転線層の表面電位はＯ
Ｖに置かれる。
従って記憶コンデンサの誘導体中の電荷捕獲トラップの
電荷変化が行われ、之によりフラットバンド電圧はシフ
トされる。
”１″が書込筐れた素子中で表面電位は例えば−１５Ｖ
の負値にある。
書込線に印加されたほぼ一３０Ｖの電圧は、フラットバ
ンド電圧のシフトを引き起さない。
この不揮発性記憶状態の書込みは素子単位、行或はマト
リクス毎に行うことができる。
読出しのために２つの変形が可能である。
第１の変形において書込線の電圧は、電荷捕獲トラップ
の電荷が変化されない素子においてのみ反転線層が形成
される如き大きさに選定される。
著しく迅速な第２形式の読出しは下記のように行われる
。
すなわち情報の再生のために書込線２０に、単トランジ
スタ素子において普通である一１５Ｖの電圧を印加し、
次いで選択トランジスタ１を経て、ビット線３１に印加
されたやはりほぼ一１５Ｖの電圧を反転線層に与えるの
である。
その際記憶コンデンサ２の領域における反転線層の表面
電位は、中性の電荷捕獲トラップにおいてはほぼ一１５
Ｖに調整されるが、電荷変化される電荷捕獲トラップに
おいてフラットバンド電圧のシフトの値だけ高い（例え
ば−８Ｖ）。
かかる相違する表面電位はやはう単トランジスタ素子に
おいて普通の形式で、所要の場合には補償記憶素子の補
助により読出しおよび再生することができる。
ＭＮＯＳコンデンサ中に不揮発に記憶された情報の繰返
し読出後に、次に不能な不揮発性記憶の書込み過程の準
備のため、コンデンサの記憶を消滅しなければならない
。
この消滅は語線に並列に走る書込線を経て、それに＋３
０Ｖを印加して語毎に行うことができる。
その際情報は読出し一再生増幅器中に中間記憶させるこ
とができる。
他の可能性はマトリクス毎の消滅であり、之は全書込線
を導電的に接続し、従ってマトリクスに対しチップの外
部に単一の端子が必要であるのみの利点を持つ。
この場合マトリクス中に記憶された情報を、例えば他の
チップ上の他のマトリクス中に中間記憶させねばならな
い。
上記の単トランジスタ記憶素子の普通の動作、および不
揮発性記憶器に対する書込みおよび読出しを行う第２の
作用は、特別な利点としてＭＮＯ８配置の不揮発性と関
連して、普通のダイナ□ツク半導体記憶器と同じに高速
度を与える。
その際不揮発性の情報に対する記憶コンデンサ２の誘電
体に関する要求は、普通の電気的にプログラム可能の記
憶器より著しく低く、従って電気的にプログラム可能の
記憶器におけるような読出し或は書込み過程に対する強
い制限を考慮することも必要で無い。
この発明の記憶素子の利点はまた素子当りの所要面積が
小さいことにもある。
トランジスタ１としてｎチャネルＭＯＳトランジスタを
使用する際、上記と反対の極性の電位を対応する仕方で
用いる。
【図面の簡単な説明】
第１図はこの発明によるダイナ□ツク単トランジスタ記
憶素子の回路図、第２図はその単トランジスタ記憶素子
の断面図、第３図は第１図の回路における制御プログラ
ムを示す。 図において１はＭＯ８電界効果トランジスタ、２はＭＮ
ＯＳコンデンサ、５はｎ形シリコン基板、１０は語線、
１３はトランジスタのソース領域並びにコンデンサへの
接続部、２０は書込線、２２ば５ｉ０２層、２３は同じ
＜Ｓｉ３Ｎ４層、３１はトランジスタのドレーン領域並
びにビット線を示す。

Claims (1)

    【特許請求の範囲】
  1. １１個のトランジスタおよびそれに直列接続された１個
    のコンデンサから成り、トランジスタは一方においてコ
    ンデンサと、他方においてビット線と接続され、トラン
    ジスタのゲート端子は語線と接続されるようになったダ
    イナミック単トランジスタ記憶素子において、コンデン
    サは金属−誘電体一半導体形のコンデンサであう、誘電
    体は電荷変化可能の電荷捕獲トラップを持ち、このコン
    デンサのトランジスタと接続されない側の電極を書込線
    と接続することを特徴とする不揮発性記憶器に対するダ
    イナミック単トランジスタ記憶素子。
JP50127255A 1974-10-22 1975-10-22 フキハツセイキオクキニタイスル ダイナミツクタントランジスタキオクソシ Expired JPS5857839B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19742450116 DE2450116C2 (de) 1974-10-22 1974-10-22 Dynamisches Ein-Transistor-Speicherelement für nichtflüchtige Speicher und Verfahren zu seinem Betrieb

Publications (2)

Publication Number Publication Date
JPS5165532A JPS5165532A (ja) 1976-06-07
JPS5857839B2 true JPS5857839B2 (ja) 1983-12-22

Family

ID=5928844

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50127255A Expired JPS5857839B2 (ja) 1974-10-22 1975-10-22 フキハツセイキオクキニタイスル ダイナミツクタントランジスタキオクソシ

Country Status (6)

Country Link
US (1) US4055837A (ja)
JP (1) JPS5857839B2 (ja)
DE (1) DE2450116C2 (ja)
FR (1) FR2289027A1 (ja)
GB (1) GB1517206A (ja)
NL (1) NL7512337A (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986180A (en) * 1975-09-22 1976-10-12 International Business Machines Corporation Depletion mode field effect transistor memory system
US4149270A (en) * 1977-09-26 1979-04-10 Westinghouse Electric Corp. Variable threshold device memory circuit having automatic refresh feature
JPS5457875A (en) * 1977-10-17 1979-05-10 Hitachi Ltd Semiconductor nonvolatile memory device
JPS56110252A (en) * 1980-02-05 1981-09-01 Nippon Telegr & Teleph Corp <Ntt> Semiconductor memory device
GB2072417B (en) * 1980-03-19 1983-12-14 Plessey Co Ltd Semiconductor memory element
US4363110A (en) * 1980-12-22 1982-12-07 International Business Machines Corp. Non-volatile dynamic RAM cell
US4375085A (en) * 1981-01-02 1983-02-22 International Business Machines Corporation Dense electrically alterable read only memory
US4380803A (en) * 1981-02-10 1983-04-19 Burroughs Corporation Read-only/read-write memory
US4434478A (en) * 1981-11-27 1984-02-28 International Business Machines Corporation Programming floating gate devices
US4446535A (en) * 1981-12-31 1984-05-01 International Business Machines Corporation Non-inverting non-volatile dynamic RAM cell
US4432072A (en) * 1981-12-31 1984-02-14 International Business Machines Corporation Non-volatile dynamic RAM cell
US4471471A (en) * 1981-12-31 1984-09-11 International Business Machines Corporation Non-volatile RAM device
US4449205A (en) * 1982-02-19 1984-05-15 International Business Machines Corp. Dynamic RAM with non-volatile back-up storage and method of operation thereof
JPS59221893A (ja) * 1983-05-31 1984-12-13 Toshiba Corp 不揮発性半導体メモリ
JPS62266793A (ja) * 1986-05-13 1987-11-19 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2731701B2 (ja) * 1993-06-30 1998-03-25 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｄｒａｍセル
US5781487A (en) * 1995-04-27 1998-07-14 Lg Semicon Co., Ltd. Bit line selection circuit
US5640030A (en) * 1995-05-05 1997-06-17 International Business Machines Corporation Double dense ferroelectric capacitor cell memory
US5598367A (en) * 1995-06-07 1997-01-28 International Business Machines Corporation Trench EPROM
US6849909B1 (en) * 2000-09-28 2005-02-01 Intel Corporation Method and apparatus for weak inversion mode MOS decoupling capacitor
US6829166B2 (en) 2002-09-13 2004-12-07 Ememory Technology Inc. Method for controlling a non-volatile dynamic random access memory
EP1437742A1 (en) * 2003-01-09 2004-07-14 eMemory Technology Inc. Method for controlling a non-volatile dynamic random access memory
KR100719178B1 (ko) * 2003-08-29 2007-05-17 주식회사 하이닉스반도체 비휘발성 디램의 구동방법
US9214465B2 (en) 2012-07-24 2015-12-15 Flashsilicon Incorporation Structures and operational methods of non-volatile dynamic random access memory devices

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3855581A (en) * 1971-12-30 1974-12-17 Mos Technology Inc Semiconductor device and circuits

Also Published As

Publication number Publication date
US4055837A (en) 1977-10-25
JPS5165532A (ja) 1976-06-07
DE2450116C2 (de) 1976-09-16
FR2289027B1 (ja) 1978-04-07
NL7512337A (nl) 1976-04-26
DE2450116B1 (de) 1976-01-22
FR2289027A1 (fr) 1976-05-21
GB1517206A (en) 1978-07-12

Similar Documents

Publication Publication Date Title
JPS5857839B2 (ja) フキハツセイキオクキニタイスル ダイナミツクタントランジスタキオクソシ
US4132904A (en) Volatile/non-volatile logic latch circuit
KR100864351B1 (ko) 집적 ｄｒａｍ-ｎｖｒａｍ 멀티-레벨 메모리
US5446688A (en) Non-volatile semiconductor memory device
US4375086A (en) Volatile/non-volatile dynamic RAM system
US4336603A (en) Three terminal electrically erasable programmable read only memory
US6285586B1 (en) Nonvolatile static random access memory
JPS599440Y2 (ja) 半導体メモリ素子
US3590337A (en) Plural dielectric layered electrically alterable non-destructive readout memory element
JPS5858759B2 (ja) メモリ装置
US4175291A (en) Non-volatile random access memory cell
JPH09326200A (ja) 不揮発性半導体メモリ装置およびその駆動方法
US4446535A (en) Non-inverting non-volatile dynamic RAM cell
US4030081A (en) Dynamic transistor-storage element
TW420806B (en) Non-volatile semiconductor memory device
JPS6322626B2 (ja)
US3875567A (en) Memory circuit using variable threshold level field-effect device
JP2001167592A (ja) 不揮発性半導体記憶装置
KR930007528B1 (ko) 반도체 비휘발성 메모리장치
JPS5922317B2 (ja) 半導体メモリ
JPH0577189B2 (ja)
US4021787A (en) Information storage circuit employing MNOS transistors
JPH027289A (ja) 半導体記憶装置
JPH0743941B2 (ja) 不揮発性半導体メモリ
JPH04144282A (ja) 半導体装置