KR930007528B1 - 반도체 비휘발성 메모리장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 제1실시예에 의한 반도체 비휘발성 메모리장치의 메모리셀블록을 도시한 단면도.
제2도는 제1도의 동작을 설명하는 전압 대 전류의 특성곡선을 도시한 그래프.
제3도는 제1도의 메모리셀블록과 메모리셀블록의 주변회로을 도시한 회로도.
제4도는 제1실시예의 판독모드의 동작을 설명하는 회로도.
제5도는 제1실시예의 소거모드의 동작을 설명하는 회로도'.
제6도는 제1실시예의 기록모드와 기록금지모드의 동작을 설명하는 회로도.
제7도는 제4도 내지 제6도에 도시된 동작에 대한 전압파형도.
제8도는 본 발명의 제2실시예에 의한 반도체 비휘발성 메모리장치의 메모리셀볼록을 도시한 단면도.
제9도는 제8도에 도시한 반도체 비휘발성 메모리장치의 기록동작에 대한 기판표면상의 전자(electron)의 퍼텐셜 프로파일(potential profile)을 도시한 선도.
제10도는 제8도에 도시한 반도체 비휘발성 메모리장치의 동작 타이밍을 도시한 선도.
제11도는 제10도에서의 기록동작을 위한 예비조건으로 기록동작타이밍을 도시한 선도.
제12도는 본 발명의 제 3 실시예에 의한 반도체 비휘발성 메모리장치의 메모리셀볼록을 도시한 단면도
제13도는 종래의 반도체 비휘발성 메모리장치의 메모리셀블록을 도시한 단면도,
* 도면의 주요 부분에 대한 부호의 설명
(12) : 실리콘 기판 (13) : N+확산소스라인
(14) : N+화산드311인 (15) :산화막
(16), (16a)~(16b) : 분리게이트 (17), (17a)~(17b) : 선택게이트
(18) : 극박산화막 (19) : 질화규소막
(20)~(23), (20a)~(2d) , (21a) ~ (21d) , (22a) ~ (22d) , (23a)~(23d) . (Q1) , (Q2) , (Q3) : MNOS 게이트
(24) : 절연막 (25) , (2a), (25b) : 비트라인
(26), (29) : 게이트 (27), (28), (31), (32) : 증폭기
(30), (33) : 게이트 (34), (37) : 단어해독기
(35), (38) : 스위치 (39) : 분리게이트제어회로
(36), (36-1)~(36-6) : 제어라인 (40) : 선택 게이트제어회로
(41) : MNOS 게이트제어회로 (42) : N-확산영역
(A), (B), (C), (D) : 메모리셀블록 (G1), (G2), (G3) : 게이트전극
(S) : 소스 (D) : 드레인.
본 발명은 반도체로 구성된 반도체 비휘발성 메모리장치에 관한 것이다.
최근, 반도체 메모리장치의 집적도가 비약적으로 향상하고 있고, 집적도의 향상에 따라, 그 이용응융분야도 확대되고 있다.
상기와 같은 동향에도 불구하고, 전기적으로 재기록이 가능한 반도체 비휘발성 메모리는, 직접도가 낮기 때문에, 딥(DIP)스위치등과의 치환 및 소용량의 데이터 메모리등의 제한된 분야에서만 응용되어 왔다.
먼저, 반도체 비휘발성 메모리중 주지되어 있는 MNOS(metal-nitride-oxide-semiconductor)형 반도체 비휘발성 메모리에 대하여 설명한다.
MNOS 트랜지스터는. 게이트의 아래에 절 연막으로 반도체 기판쪽에 형성된 20Å정도의 두께를 가지는 극박산화막(極薄酸化膜 : very thin oxide layer)과, 그 표면에 형성된 수백 Å의 질화규소(Si3N4)막으로 구성되고, 게이트와 이 게이트의 바로 아래부분 사이에 틀은 전계를 인가함으로써, 터널 전류에 의해 홀(hole) 또는 전자(electron)가 질화규소층내의 트랩(trap)에 축적되고, 또한 MNOS 트랜지스터의 드레숄드 전압을 변경함으로써 정보를 축적한다.
이러한 MNOS 트래지스터를 사용하는 반도체 비휘발성 메모리의 종래예를 1개의 트랜지스터와 3개의 게이트형으로 된 N형 MNOS 반도체 비휘발성 메모리의 메모리셀블록을 도시한 단면도인 제13도를 참조하면서 설명한다(예를들면,일본국 특공소 57-29861호 공보 참조).
제13도에 있어서, N+확산소스라인(2)(소스영역)과 N+확산드레인(3)(드레인 영역)이 P형 실리콘 기판 (1)내에 형성되어 있다.
확산소스라인(2)과 확산드레인(3)에 인접한 실리콘 기관(1)외 표면상에는 산화막(4), (4)이 형성되어 있고, 이 산화막(4), (4)의 표면애는 분리게이트(5)와 선택게이트(6)가 각각 형성되어 있다. 상기 분리게이트(5)와 선택게이트(6)의 표면에는, 또한 게이트(5), (6)사이의 실리콘 기판(1) 표면에는 20Å 정도의 두께를 가지는 극박산화막(7)이 형성되어 있다.
또한, 극박산화막(7)의 표면에는 수백 Å 정도의 두께를 가지는 질화규소층(Si3N4)이 형성되어 있다. 그리고, 이 질화규소층(8)의 표면에는, MNOS게이트(9)가 형성되어 있다. 실리콘 기판(1)의 전 표면은 절연막(10)으로 덮여 있고, 그 표면에는 패터닝한 알루미늄 비트라인(11)이 형성되어 있다. 이 비트라인(11)의 일부는 절연막(10)을 관통하여, 확산드레인(3)과 접촉한다.
제13도의 구성에 있어서, 정보를 축적하는 것은 MNOS 게이트(9)의 부분이며, 분리게이트(5)는, 기록금지 상태에서, 확산드레인(3)에 인가된 고전압에 전류가 MNOS 게이트(9)와 선택게이트(6)의 게이트 상태에 관계없이 확산소스라인(2)에 유입하지 않도록 제어한다.
그러나, 이러한 종래의 반도체 비휘발성 메모리에는, 한개의 메모리셀블록에 한개의 MNOS 게이트(9), 즉 한개의 정보기억소자만이 존재한다. 따라서, 한개의 정보기억소자에 대하여, 정보를 축적하지 않는 두개의 게이트, 즉 선택게이트(6)와 분리게이트(5)를 필요로 하기 때문에, 정보집적의 관점에서 반도체칩의 잡적도를 향상시키는 것이 상당해 곤란하였다.
그러므로, 본 발명의 제1 목적은, 정보집적의 관점으로부터 알수 있는 바와같이 집적도를 향상시킬 수 있는 반도체 비휘발성 메모리장치를 제공하는데 있다. 다시말하면, 본 발명은 지금까지 사용된 동일한 설계규칙을 사용하여 보다 큰 용량을 가지는 반도체 비휘발성 메모리를 실현하는데 있다.
본 발명의 제1 목적은, 복수의 데이터 축적부에 오차없이 데이터를 기록할 수 있는 반도체 비휘발성 메모리장치를 제공하는데 있다.
요컨데, 본 발명은 메모리셀블록의 소스영역과 드레인영역 사이에 형성된 복수의 데이터 축적부를 가진다. 이러한 구성에서는, 반도체를 집적할 때, 데이터 축적부부의 영역만이 증가한다. 즉, 데이터 축적부의 면적에 대해 선택게이트, 분리게이트, 소스영역, 드레인영역에 의해 점유되는 상대면적을 현저하게 감소시킬 수 있으므로, 반도체 비휘발성 메모리장치의 집적도를 현저하게 향상 시킬 수 있다.
본 발명의 다른 목적은 첨부도면을 참조하면서 이하 설명하는 실시 예에서 명백하다.
도면을 참조하면서 본 발명의 제 1실시예에 대하여 이하 설명한다.
제1도는 본 발명에 관한 N 채널형 MNOS 반도체 비휘발성 메모리장치의 단위 메모리셀블록을 도시하고, 이 실시 예에서는, MNOS 게이트가 직렬형태로 4단계로 접속되어 있다. 상기 한개의 메모리셀볼록에 4개외 메모리셀이 있다.
제1도에 있어서, p형 실리콘 기판(12)에는 그라운드 레벨로 설정된 N+확산소스라인(소스영역)(13)형성되어 있다. 또한, 이 실리콘 기판(12)에는, N+확산소스라인(13)과 한쌍이 되는 드레인영역을 형성하는 N+ 확산드레인(14)이 형성되어 있다. N+ 확산소스라인(13)에 인접한 실리콘 기판(12)의 표면에는 산화막(15)이 형성되어 있고, 기록금지시에 전류통로를 차단하는 분리게이트(16)가 형성되어 있다.
한편, 확산드레인(14)에 인접한 실리콘 기판(12)의 표면에는 다른 산화막(15)이 형성되어 있다. 상기 산화막(15), (15)사이의 실리콘 기판(12)의 표면에는, 20Å 정도의 두께를 가지는 극박산화막(18)이 형성되어 있고 상기 극박산화막(18)의 표면에는 수백 Å의 두께를 가지는 질화극소(Si3N4)막이 형성되어 있다.
이질화규소막(19)의 표면에는 4개의 MNOS 게이트(20), (21), (22), (23)가 직렬접속상태로 형성되어 있다.
상기 실리콘 기판(12)의 전체 표면에는 절연막(24)이 형성되어 있고, 패터닝한 알루미늄의 비트라인(25)이 그 표면에 형성되어 있다. 비트라인(25)의 인부는 절연막(24)을 통과하여 확산드레인(14)과 접촉한다.
이와 같이, 상호 독립한 6개의 게이트(16), (17), (20), (21), (22), (23)가 확산소스라인(13)과 화산드레인(14)사이의 채널부에서 멀티게이트로서 작용하는 MNOS 트랜지스터가 구성된다.
여기에서, 제1도의 동작을 설명하기 전에, 제 1도에 도시한 바와 같은 MNOS 트래지스터를 구성할 특성에 MNOS 게이트(20), (21), (22), (23)가 구비하여야 할 특성, 즉 MNOS 게이트의 소자설계에 대하여 먼저 설명한다.
제2도는 독립된 MNOS 게이트의 소스드레인전류(IDS)와 게이트전압(VG)사이의 관계를 도시하고 있다. 가로축은 게이트전압(VG)은 나타내고 세로측은 소스레인전류(Ids)의 제곱근을 나타낸다.
N 채널 MNOS 게이트에서는, 기판전압(기준전압)을 기준으로, 게이트에 양의 고전압을 인가하고, 게이트의 바로 아래에 있는 채널의 아래를 그라운드 레벨로 설정하도록 전자를 주입하여, 수 ms 동안 그 상태를 유지함으로써, MNOS 게이트 트랜지스터의 드레숄드 전압을 양의 방향으로 시프트할 수 있다(이와 같은 모드를 기록모드로 칭하고,시프트한 후의 드레숄드 전압을 VTW로 칭한다). 역으로, 기판전압(기준전압)을 기준으로, MNOS 게이트에 음의 고전압을 인가하여 수 ms 동안 상기 상태를 유지함으로써 MNOS 게이트 트랜지스터의 드레숄드전압을 음의 방향으로 시프트 할 수 있다(이와 같은 모드를 소거모드로 칭하고, 시프트한 후의 드레숄드 전압을 VTE로 칭한다). 상기 드레숄드 전압(VTW)과 드레숄드 전압(VTE)사이의 차이를 채널폭(window width)으로 칭하고, 이 채널폭은 MNOS 트랜지스터의 극박산화막과 질화규소막의 두께에 의해서 결정되고, 또한 고전압의 인가전압과 인가시간에 의해 결정된다. 드레숄드 전압(VTW), (VTE)의 절대치는 게이트의 바로 아래의 불순물 프로파일에 의해 결정된다. 즉, 알맞은 소자 설계와 회로설계에 의해서, 제 2도에 도시한 바와 같이, VTW를 전원 전압(Vcc)정도 이하로 설정하고, 또한 VTE를 OV 이상으로 설정하는 것이 가능하다.
제 3도는 제1도에 도시한 MNOS 비휘발성 메모리장치와 그 구동회로를 도시한다.
제 3도는 제 1도에 도시한 MNOS 메모리셀블록 (A), (B), (C), (D)은 제 1도의 메모리셀블록 대응하고, 또한 분리게이트(16a)~(16d), 선택게이트(17a)~(17b), MNOS 게이트 (20a)-(20d), (21a)-(21d), (22a)∼(22d), (23a)∼(23d)를 각각 형성한다. 선택게이트(17a), (17c)는 비트라인(25a)에 접속되어 있고, 선택게이트(17b), (17d)는 비트라인(25b)에 접속되어 있다. 비트라인(25a)의 데이터는 게이트(26)와 증폭기(27)를 통해 전송된다. 비트라인(25a)에 대해서는, 데이터가 중폭기 (28)와 게이트(29)를 통해 공급된다.
한편, 비트라인(25b)의 데이터는 게이트(30)와 증폭기 (31)를 통해 전송된다.
비트라인(25b)에 대해서는, 데이터가 증폭기(32)와 게이트(33)를 통해 공급된다. 게이트(26), (30)는 독제어신호에 의해 ON 또는 OFF 되고, 게이트(29), (33)는 기록제어신호에 의해 ON 또는 OFF로 된다.
MNOS 메모리셀블록 (A), (B)의 게이트는 단어해독기 (34)에 의해 ON 또는 OFF로 되는 스위치 (35)를 통해 6개의 제어라인(36)에 접속되어 있고, MNOS 메모리셀볼록 (C), (D)의 게이트는 단어해독기(37)에 통해 ON 또는 OFF 상태로 되는 스위치 (38)를 통해 상기 6개의 제어라인(36)에 접속되어 있다.
제어라인(36)의 양쪽에 있는 제어라인(36-1), (36-6)은 분리게이트 제어회로(39)와 선택게에트 제어회로(40)에 각각 접속되어 있고. 중앙의 4개의 제어라인(36-2)∼(36-5)은 MNOS 게이트 제어회로(41)에 접속되어 있다.
MNOS 게이트 제어회로(41)로부터 4개의 제어라인(36-2)~(36-5)을 통하여 양의 고전압(+HV), 음의 고전압(-HV), 전원전압(Vcc), 기준전압(Vss) 및 판독전압(VR)을 선택적으로 공급한다.
제 4도는 판독모드의 동작을 설명하는 선도이고, 제 5 는 소거모드의 동작을 설명하는 선도이고, 제 6도는 기록모드의 동작을 설명하는 선도이고, 제 7 도는 상기 모드에 대한 타이밍 차트를 도시한다.
제3도 내지 제7도를 참조하면서 각 모드의 동작을 설명한다.
(판독모드)
제4도에서, 메모리셀블록(A)의 4개의 MNOS 게이트(20a), (21a), (22a), (23a)에는 데이터 "0","1","1""0"이 기록되어 있고, 메모리셀블록(B)의 4개의 MNOS 게이트(20b), (21b), (22b), (23b)에는 데이터 ""0", "1","0"이 각각 기록되어 있다.
데이터 "1"을 기록상태로 하면, 제2도에 도시한 오른쪽 특성에 대응한다.
한편, 데이터 "0"을 소거상태로 하면, 제 2도에 도시한 왼쪽 특성에 대응한다.
지금, 데이터가 판독될 MNOS 게이트가 메모리셀볼록 (A), (B)의 MNOS 게이트 (21a), (21b)인 것으로 가정한다.
판독모드에서는, 게이트(26), (30)는 판독제어신호에 의해 ON 상태로 된다(게이트 (29), (33)는 OFF 상태로 된다). 한편, 스위치 (35)는 단어해독기(34)에 의해 ON 상태로 되고, 스위치(38)는 단어해독기(37)의해 OFF 상태로 된다. 선택게이트 제어회로(40)로부터 제어라인(36-6)을 통하여 Vcc가 공급되고, 또 분리게이트 제어회로(38)로부터 제어라인(36-1)을 통하여 Vcc 공급된다. MNOS 게이트 제어회로(41)로부터 제어라인(36-2), (36-4), (36-5)을 통하여 Vcc가 공급되며 제어라인(36-3)에는 판독전압(VR)이 공급된다. 제어라인(36-1)의 Vcc에 의해 메모리셀블록 (A), (B)의 분리게이트 (16a), (16b)는 ON 상태로 되고, 제어라인(36-6)의 Vcc에 의해 메모리셀블록 (A), (B)의 선택게이트 (17a), (17b)는 ON 상태로 된다.
제2도에서 명백한 바와 같이, N 채널 MNOS 게이트에서는, Vcc를 게이트에 인가되면, 데이터가 0과 1중에서 어느것이어도 게이트는 ON 상태로 된다.
그러나, 판독전압(VR)이 게이트에 주어지면, MNOS 게이트는, 데이터가 "0"이면, 즉 소거되면, ON 상태로 되고, 데이터가 "1"이면, 즉 기록되면, OFF 상태로 된다. 그러므로, 제어라인(36-2), (36-4), (36-5)의 Vcc에 의해, 메모리셀볼록 (A), (B)의 MNOS 게이트 (20a), (22a), (23a) 및 (20b), (22b) (23b)는 ON 상태로 된다. 또한, 제어라인(36-3)에 대한 판독전압(VR)에 의해, 메모리셀볼록(B)의 MNOS 게이트 (21b) (데이터 "0")는 ON으로 되고, 메모리셀볼록(A)의 MNOS 게이트 (21a) (데이터 "1")는 OFF 상태를 유지한다. 결과적으로, 메모리셀블록(A)의 게이트열(16a), (20a)~(23a), (17a)에는 전류가 흐르지 않고, 비트라인(25a)의 데이터출력은 "1"이되고, MNOS 게이트(21a)에 기록되어 있는 데이터 "1"이 판독출력 된다. 한편, 메모리셀볼록(B)의 모든 게이트열(16b), (20b)~(23b), (17b)은 ON으로 되고, 또한 전류가 흐른다. 따라서, 증폭기 (31)의 입력쪽에서 전압강하가 발생하고, 비트라인(25b)의 데이터출력은 "0"이 되므로, MNOS 게이트(21b)에 기록되어 있는 데이터 "0"이 판독출력 된다.
이때에, 모든 스위치 (38)는 단어해독기(37)에 의해 OFF 상태로 되고, 따라서 메모리셀블록(C), (D)내의 데이터는 판독출력되지 않는다.
이러한 동작에 의해, 모든 메모리셀블록의 MNOS 게이트의 데이터는 비트라인 (25a), (25b)으로부터 판독출력될 수 있다.
(소거모드)
N 채널 MNOS 게이트는 기판전압(Vss)과 비교하여 음의 고전압을 N 채널 MNOS 게이트에 인가하여 이 상태를 수 ms동안 유지함으로써, N 채널 MNOS 게이트는 데이터를 소거할 수 있다. 즉, 음의 고전압이 게이트에 인가되면, 게이트의 바로 아래의 기판에 존재하는 홀이 게이트쪽으로 유입된다(이 상태를 축적 상태라고 칭한다). 다시 말하면, 극라산화막을 통과하는 홀터널이 질화규소막내에서 트랩되므로, 그때까지 축적된 데이터 (축적전자)가 소거된다.
제5도는 소거모드에 대한 동작을 도시한다. 제 5도에 있어서, 데이터 "0","1","1","0"이 각각 메모리셀 블록(A)의 4개의 MNOS 게이트(20a), (21a), (22a), (23a)내에 기록되어 있고, 메모리셀블록(B)의 4개의 MNOS 게이트(20b), (21b), (22b), (23b)내에는 데이터 "0", "0", "1", "0"이 기록되어 있다. 소거될 MNOS게이트를 메모리셀블록(A)의 MNOS 게이트(21a)와 메모리셀볼록(B)의 MNOS 게이트(21b)로 가정한다.
소거모드에서는, MNOS 게이트 제어회로(41)로부터 제어라인(36-3)을 통하여 음의 고전압(-HV)이 공급되고, 상기 제어라인 이외의 다른 모든 제어라인을 통하여 기준전압(Vss)이 공급된다. 따라서, 메모리셀 블록(A)의 MNOS 게이트(21a)의 데이터 "1"이 소거되어, 데이터 "0"으로 치환된다. 마찬가지로, 메모리 셀블록(8)의 MNOS 게이트(21b)의 데이터 "0"은 데이터 "0"으로 유지된다.
상기 동작에 의하여 모든 메모리셀볼록내의 MNOS 게이트의 데이터를 소거할 수 있다.
(기록 및 기록금지모드)
기록모드에서는, 제 1도의 분리게이트(16)를 OFF 상태로 하고, 비트라인(25)을 고레벨로 설정하고, 선택게이트(17)를 ON 상태로 한다음, 기록될 MNOS 게이트(21)에 양의 고전압(+HV)을 인가한다. 다음에, 기록될 MNOS 게이트(21) 이외의 다른 모든 MNOS 게이트 (20), (?2), (23)를 일단 ON 상태로 하고, 비트라인(25)을 그라운드레벨까지 낮춘다. 결과적으로, MNOS 게이트(21)를 양의 고전압(+HV)으로 설정 할 수 있고, 상기 게이트의 바로 아래의 채널을 그라운드레벨로 설정할 수 있다. 이때에, MNOS 게이트 (21)의 바로 아래의 영역은 반전상태로 된다. 이 반전상태가 수 ms동안 지속되면, ON 상태에서 선택게이트(17)와 MNOS 게이트(23), (22)를 통해 MNOS 게이트(21)의 바로 아래로 복수의 전자가 유입된다. 상기 전자는, 양의 고전압(+HV)이 인가된 MNOS 게이트(21)로 끌려서, 질화규소막(19)에서 트랩된다. 결과적으로, 데이터 "1"이 MNOS 게이트(21)에 기록된다. MNOS 게이트(21) 이외의 다른 MNOS 게이트(20), (22), (23)에 대하여는, 양의 고전압(+HV)보다 상당히 낮은 Vcc를 인가하고, 또한 Vcc 레벨이 유지되는 주기가 극히 짧다(이 경우에는, 주기는 비트라인(25)으로부터 MNOS 게이트(23)의 바로 아래의 채널로 이동하는데 필요한 시간이고, 10ns 정도이다). 따라서, 상기 MNOS 게이트(20), (22). (23)에는 데이터가 기록되지 않는다.
한편, 기록금지모드에서는, 제 1도의 분리게이트(16)를 OFF하고, 비트라인(25)을 고레벨로 설정하고, 선택게이트(17)를 ON 상태로 하고, 기록이 금지되는 MNOS 게이트(21)에 양의 고전압(+HV)을 인가한다.
다음에, 기록이 금지되는 MNOS 게이트(21)이외의 다른 MNOS 게이트(20), (22), (23)를 일단 ON 상태로 하고, 비트라인(25)을 고레벨로 유지한다. 따라서, 기록이 금지되는 MNOS 게이트(21)의 게이트에 양의 고전압(+HV)을 인가하여도, 비트라인(25)을 고레벨로 유지함으로써, MNOS 게이트(21)의 바로 아래로 전자를 주입하지 않는다. 따라서, MNOS 게이트(21)의 비로 아래의 영역은 공정상태만으로 되고, 기록은 되지 않는다.
제 6도는 이러한 기록모드와 기록금지모드의 동작을 도시한다.
제 6도로부터 명백한 바와 같이, 복수의 메모리셀볼록(A)~(D)을 형성할 때에, 두개 이상의 MNOS 게이트는 동일한 워드라인에 접속되지만, 상기 MNOS 게이트중 어느 하나만이 실제로 기록되도록 되어 있다. 예를들면, 제 6도의 메모리셀블록(A), (B)에 유의하면, 두개의 MNOS 게이트(21a), (21b)는 한개의 워드라인에 접속되어 있다. 이 경우, MNOS 게이트(21b)에만 기록을 할때에, 다른 MNOS 게이트(21a)는 기록금지로 되어야 한다. 이와 같은 이유때문에, 상기 기록모드와 기록금지모드를 동시에 실현하여야 한다.
제6도를 참조하면서 기록동작과 기록금지동작에 대하여 구체적으로 이하 설명한다.
제6도에 있어서, 메모리셀블록(A)의 MNOS 게이트(20a), (21a), (22a), (23a)에 데이터 "0"."0", "1","0"이 각각 기록되어 있고, 메모리셀볼록(B)의 4개의 MNOS 게이트(20b), (21b), (22b), (23b)에 데이터 "0","0","1"."0"이 기록되어 있다.
먼저, 제어라인(36-1)을 분리게이트 제어회로(39)에 의해 그라운드 레벨로 설정하여, 메모리셀블록(A),(B)의 분리게이트(16a), (16b)를 OFF 상태로 한다. 다음에, 기록제어신호에 의해, 게이트(29), (33)를 ON 상태로 하고. 비트라인(25a)을 양의 고전압(+HV)으로 설정하고, 다른 비트라인(25b)을 그라운드 레벨로 설정한다 선택게이트 제어회로(40)로부터 제어라인(36-6)을 통하여 전송되는 Vcc에 의해 선택게이트(17a), (17b)를 모두 ON 상태로 한다. 동시에, Vcc를 메모리셀볼록(A), (B)의 MNOS 게이트(20a)~(23a),(20b)~(23b)에 인가한다. 따라서, 전자가 MNOS 게이트(20a)~(23a)의 바로 아래에 존재하면, 전자는 비트라인(25a)을 통하여 유출되어 MNOS 게이트(20a)~(23a)의 바로 아래에 존재하는 전자는 소멸된다.
다음에, 기록되는 MNOS 게이트(21b)를 접속하는 제어라인(36-3)에 양의 고전압은 공급한다. 결과적으로, 비트라인(25b)으로부터 메모리셀블록(B)의 MNOS 게이트(21b)의 아래의 채널로 전자가 유입되어, 그 퍼텐셜은 그라운드 레벨이 된다. 상기 전자중 일부는 MNOS 게이트(21b)에 인가된 양의 고전압(+HV)에 의해 질화규소막으로 유입되어 트랩된다. 상기 동작에 의해. MNOS 게이트(21b)는 기록상태로 된다.
한편, 메모리셀볼록(A)의 MNOS 게이트(21a)에 대하여는, 게이트전압이 Vcc로 부터 양의 고전압(+HV)으로 변화되어도, 공핍층만이 게이트의 바로 아래에 존재한다. 그러므로, 전자는 게이트의 아래의 부분으로 유입되지 않는다. 또한, 모든 게이트의 퍼텐셜은 대략 동일하므로, 전자는 질화규소층(19)으로 드리프트 하지 않는다. 상기 동작에 의해 MNOS 게이트(21a)는 기록금지상태로 된다. 메모리셀블록(B) MNOS 게이트(21b)의 아래부분의 퍼텐셜이 완전히 그라운드 레벨로 된 후에(비트라인(25b)으로부터 MNOS 게이트(21b)로 전자를 이동시키기 위하여 약 10ns가 소요됨), 다른 MNOS 게이트(20a), (22a), (23a), (20b), (22b), (23b) 및 선택게이트(17a), (17b)는 그라운드 레벨로 복귀한다. 양의 고전압(+HV)이 인가되는 MNOS게이트(21a), (21b)에 대하여는, 상기 상태가 약 10ns동안 지속된다.
상기 동작은 제7도의 전압파형으로 표시된다.
한편, 기록모드, 기록금지모드 및 판독모드에 있어서, 기록이 되거나 기록금지가 되는 MNOS 게이트(예를들면,제 1도의 MNOS 게이트(21)) 이외의 다른 MNOS 게이트(예를들면,제1도의 MNOS 게이트(20),(22), (23))가 일단 ON 상태로 되기 때문에, 다소의 기록이 행해진다. 그러나, MNOS 게이트의 기록전계에 대한 드레숄드전압시프트의 의존도는 대수적으로 나타나다. 따라서, 기록전계는 기록전계 이외의 다른전계보다 수배 크도록 설정되고, 인가시간은 수 ms의 기록시간 보다 훨씬 짧은 수십 nS로 설정되기 때문에, 107번의 기록을 동작할때 마다 데이터를 충분히 리프레시(refresh)할수 있고, 이러한 데이터 리프레시 실제적으로 문제되지 않는다.
또한, 이러한 비휘발성 메모리장치에서는, 기록모드시에 데이터 "0"을 기록하여도, 실제적으로 데이터 "1"로 변경될 수 있다.
상기 이유에 대하여 제8도와 제11도를 참조하면서 이하 설명한다.
제8도는 드레인(D) (제 1도의 N+확산드헤인(14)에 해당함)과 소스(s)(제 1도의 N+확산소스라인(14)에 해당함)는 반도체 기판(12)에 형성되고. 상기 드레인과 소스사이에 3개의 MNOS 게이트(Q1), (Q3)가 형성되어 있는 비휘발성 메모리장치의 횡단면을 도시한다. 제8도에서, (G1), (G2), (G3)는 MNOS 게이트의 게이트전극이다.
제11도는 이미 소거상태에 있는 MNOS 게이트(Q1)에 데이터 "0"을 기록할때 각 모드의 제어타이밍의 예를 도시하고 있다. 상기의 동작을 개시하기 전에, MNOS 게이트(Q2), (Q3)는 이미 소거상태에 있다. 동작하는 동안, MNOS 게이트(Q1)에 인접한 소스(5)는 항상 개방되도록 되어 있다.
제11도에 도시한 타이밍 (t10)에서, 드레인(D)의 포텐셜이 양의 고전압(+HV) (즉,기록금지상태)으로 설정되면, 소거상태에서 MNOS 게이트(Q1), (Q2), (Q3)의 바로 아래에 있는 기판표면상에 유도된 전자는 드레인(D)으로 흡수되고, MNOS 게이트(Q1), (Q2), (Q3)의 바로 아래에 있는 기판표면은 공핍상태가 된다.
다음에, 타이밍 (t20)에서, MNOS 게이트(Q1)의 게이트전극(G1)에 기록전압(+HV)이 인가된다. 이때에 다른 MNOS 게이트(Q2), (Q3)는 오프상태로 되기 때문에, 기록전압(+HV)이 게이트전극(G1)에 인가된 후에도, MNOS 게이트(Q1)의 바로 아래에 있는 기판표면은 공정상태를 유지한다.
그러므로,질화규소충의 트랩센터 (trap center)로 전자가 주입되지 않게 되어 전하량이 변동되지 않는다.
다음에 설명하는 경우에 있어서는, 이미 소거상태에 있는 MNOS 게이트(Q1)에 데이터 "0"을 기록하기 전에, 다른 MNOS 게이트(Q2), (Q3)는 각각 소거상태(데이터 "0") 및 기록상태(데이터 "1")로 되도록 되어 있다.
이 경우에, 타이밍 (t20)에서, 드레인(D)은 기록전압(+HV)으로 설정되지만, MNOS 게이트(Q3)는, 기록상태에 있기 때문에, 오프상태로 남아 있다. 그러므로, MNOS 게이트(Q1), (Q2)의 바로 아래에 있는 기판표면에 유도된 전자는, 그 탈출통로가 폐쇄되어 있어, 게이트의 바로 아래에 있는 기판표면에 머무르게 된다. 상기 상태에서, 타이밍(t21)에서 기록용 고전압(+HV)이 MNOS 게이트(Q1)의 게이트 전극에 인가되면, MNOS 게이트(Q1), (Q2)의 바로 아래에 있는 기판표면에 머무르고 있던 전자는 MNOS 게이트(Q1)의 질화규소층내의 트랩센터로 주입된다. 상기 전자주입에 의해, 트랩된 총전하량은 변화된다. 결과적으로 MNOS 게이트(01)의 드레숄드전압이 다소 시프트됨으로써, MNOS 게이트(Q1)는 기록되려는 경향이 있다.
제 8도에서는, 3개의 MNOS 게이트(Q1), (Q2), (Q3)가 도시되어 있지만, 직렬접속된 MNOS 게이트의 수가 증가하고, 데이터 "0"이 기록되어 있는 MNOS 게이트에 인접한 소거상태의 MNOS 게이트의 수가증가함에 따라, 데이터 "0"의 기록에 의해 수반되는 트랩센터의 전자주입량은 증가한다. 이 전자주입량이 기록전에 트랩되어 있는 양(+)의 전하량을 초과할 경우, 데이터 "0"을 기록하도록 되어 있는 MNOS 게이트에 데이터 "0"을 기록하여도, MNOS 게이트의 데이터를 "1"로 변경시킨다.
따라서, 기록처리에서 전하 이동방법을 사용하여 MNOS 게이트의 바로 아래에 있는 기판표면을 공핍상태로 함에 의해 오차의 문제를 해소하기 위한 이하 본 발명의 제 2실시예에 대하여 제 8도 내지 제10도 참조하면서 설명 한다.
제10도는 제 8도에 도시한 바와 같이 단면구조를 가지는 비휘발성 메모리장치에서 이미 소거상태에 있는 MNOS 게이트(Q1)에 데이터"0"또는 "1"을 기록하는 동작에 대한 각 모드의 제어타이밍을 도시한다. 제 9 도는 제 8 도에 도시된 비휘발성메모리장치구조에 관련하여 제10도의 각 타이밍에서 비휘발성 메모리장치의 기판표면상에 있는 전자의 퍼텐셜 프로파일(potential profile)을 도시한다.
제8도 내지 제10도에 있어서, 이미 소거상태에 있는 MNOS 게이트(Q1)를 기록상태로 변경시키는 동작에 대하여 아래 설명한다. 상기 동작전에, MNOS 게이트(Q2), (Q3)는 각각 소거상태(데이터 "0")와 기록상태(데이터 "1")로 되도록 되어 있다.
먼저, 타이밍 (t20)에서, 기록전압(+HV)이 드레인(D)에 인가된다. 이때에, 데이터가 "1"로 되기 때문에, 즉 음전하가 트랩되기 때문에, MNOS 게이트(Q3)는 오프상태로 되므로, MNOS 게이트(Q2), (Q3) 바로 아래의 기판표면에 있는 전자는 변경되지 않는다(제9도의(a)).
다음 타이밍 (t11)에서, 전압(V1)이 게이트전극(G1), (G2), (G3)에 인가되며 (제 9도의(b)), 이 전압(V1)은 다음의 조건을 만족시킨다.
V1
VTW+ ｜ VTE ｜
여기에서, VTW는 MNOS 게이트가 기록상태(＞OV)에 있을 때의 드레숄드전압이고, VTE는 MNOS 게이트가 소거상태(＜OV)에 있을 때의 드레숄드 전압이다.
그후, 타이밍 (t12), (t13), (t14)에서 MNOS 게이트(Q1), (Q2), (Q3)의 게이트전극(G1), (G2), (G3)은 순차적으로 OV로 복귀된다(제 9도(c), (d), (e)). 결과적으로, MNOS 게이트(Q1),(Q2)의 바로 아래의 기판표면상의 전자는 순차적으로 측면방향으로 이동되고, 최정적으로 드레인(D)으로 모두 보내져서, MNOS 게이트(Q1), (Q2), (Q3)의 아래에 있는 기판의 표면에는 전자가 존재하지 않는다.
다음에, 타이밍 (t15)과 타이밍 (t16)사이에서, 기록용 고전압(+HV)을 게이트전극(G1)에 인가하고, 전압(V1)을 게이트전극(G2), (G3)에 인가한다.
이때에, 드레인(D)이 OV이면(즉,데이터"1"을 기록할 때), 드레인(D)으로부터 MNOS 게이트(Q3), (Q2)(제9도의 (f)의 점선화살표)를 통하여 MNOS 게이트(Q1)의 바로 아래의 기판표면에 전자가 공급된다. 동시에, 질화규소층내의 트랩으로 전자가 주입되기 시작하고, 이 전자주입은 타이밍(t17)까지 계속된다. 결과적으로, MNOS 게이트(Q1)는 소거상태에서 기록상태로 변경된다.
한편, 상태로 설정하기 위하여 기록용 고전압 (+HV)을 드헤인(D)에 인가할때에(즉,데이터"0"을 기록할때에), 제9도(f)의 점선화살표로 표시한 바와 같이 드레인으로부터 전자가 공급되지 않기 때문에, MNOS 게이트(Q1), (Q2), (Q3)의 바로 아래의 기판표면은 공핍상태를 유지한다(제9도(f)의 실선). 따라서, 다음 타이밍 (t17)까지 MNOS 게이트(Q1)의 트랩센터로 전자를 주입하지 않는다.
상기 설명에서는, 기록동작전의 MNOS 게이트(Q2), (Q3)의 상태에 대해 명세되어 있지만, MNOS 게이트(Q2), (Q3)가 어떠한 상태에 있어도, 제9도와 제10도에 도시된 기록방법에 의해, MNOS 게이트(Q1)바로 아래의 기판표면상의 전자의 방전상태를 실현시킬 수 있고, 상기 처리를 통하여, 트랩센터로 전하를 주입하지 않고 데이터"0"을 기록할 수 있다. 또한, 데이터"1"의 기록도 행할 수 있음은 물론이다.
제8도 내지 제10도에서는, 3개의 MNOS 게이트가 직렬로 접속되어 있지만, 직렬로 접속되는 MNOS게이트의 수에 관계없이 게이트의 아래의 기판표면은 제9도와 제10도에 도시된 전하이동방법을 사용하여 공핍상태로 설정될 수 있다. 상기한 바와 같이, 직렬로 접속된 MNOS 게이트의 수가 증가하면 상기 전하이동 방법은 더욱 효과적이다.
본 발명의 제 3 실시예가 제12도에 도시되어 있고, 이 도면에는, 제 1 도에 도시된 N+ 확산소스라인(13), 분리게이트(16), MNOS 게이트(20)~(23), 선택게이트(17), N+확산드레인등의 상호 인접한 부분의 기판 표면에 N- 화산영역 (42)이 형성되어 있다. 상기 구조에서는, 4개의 MNOS 트랜지스터 기 확산소스라인(13)과 확산드레인(14)사이에 직렬로 접속되어 있다. 상기 구성에서는 제1도의 실시예와 동일한 효과를 얻을 수 있다. 즉, 제1도의 실시예는 소스와 드레인사이에 멀티게이트를 가지며, 제12도의 실시예는 소스드레인사이에 MAND 게이트를 가진다.
상기 실시 예에서는, N 채널 반도체 비휘발성 메모리장치에 대해서 설명하였지만, P 채널 반도체 휘발성 메모리장치에서도 동일한 효과가 얻어지는 것은 물론이다.
또한, 상기 실시 예에서는, MNOS(metal-nitride-oxide-semiconductor)의 구조를 사용하였지만, MONOS((metal-oxide-nitride-oxide-semcon-ductor)의 구조를 사용하여도 된다. 또한, 트랜지스는 상기 MNOS의 구조와 MONOS의 구조에 해당되는MINOS(metal-insulator-oxide-semicondoctor)의 구조 또는 MONOS(metal-oxide-insulator-oxide-semicon-ductor)의 구조로 이루어질 경우에도 특정한 제한은 없다.
Claims (10)
- 반도체기판의 표면에 형성된 소스영역 및 드레인영역과, 상기 소스영역에 인접한 분리게이트와, 상기 드레인영역에 인접한 선택게이트와, 상기 분리게이트와 상기 선택게이트간에 형성된 복수의 데이터 축적으로 이루어진 메노리셀블록을 가지는 반도체 비휘발성 메모리장치에 있어서, 상기 복수의 데이터 축적부로 상기 반도체기판의 표면에 형성된 극박산화막과, 상기 극박산화막위에 형성된 산화막이외의 절연막과, 상기 산화막이외의 절연막의 표면에 형성된 게이트전극으로 이루어진 것을 특징으로 하는 반도체 비휘발성 메모리 장치 .
- 제 1 항에 있어서, 제2 산화막이 상기 산화막이외의 절연막과 상기 게이트사이에 배치되어 있는 것을 특징으로 하는 반도체 비휘발성 메모리장치.
- 제 1 항에 있어서, 상기 극박산화막위에 형성된 산화막이외의 절연막은, 질화규소막으로 구성된 것을 특징으로 하는 반도체 비휘발성 메모리장치.
- 반도체기판의 표면에 형성된 소스영역 및 드레인영역과 상기 소스영역에 인접한 분리게이트와 상기 드레인영역에 인접한 선택게이트와 상기 분리게이트 및 상기 선택게이트간에 형성된 복수의 데이터축적부로 이루어지고, 또한 매트릭스형 상으로 배열된 복수의 메모리블록과, 행방향으로 배열된 복수의 메모리셀블록의 각 드레인영역에 공통으로 접속된 비트라인과, 열방향으로 배열된 상기 복수의 메모리셀블록을 이루는 분리게이트의 게이트전극, 데이터 축적부의 게이트전극, 선택게이트의 게이트전극에 각각 공통으로 접속된 제어라인과, 상기 비트라인 및 제어라인에 특정한 전압을 인가하여 복수의 메모리셀블록에 있는 특정한 데이터 축적부의 데이터를 판독하고, 소거하고, 기록하고, 기록금지시키도록 제어하는 수단으로 구성된 반도체 비휘발성 메모리장치에 있어서, 상기 복수의 데이터 축적부는, 상기 반도체기판의 표면에 형성된 극박산화막과, 상기 극박산화막위에 형성된 산화막이외의 절연막과, 상기 산화막이외의 절연막의 표면에 형성된 게이트전극으로 이루어진 것을 특징으로 하는 반도체 비휘발성 메모리장치.
- 제 4 항에 있어서, 상기 제어수단은, 축적데이터와 관계없이 ON 상태에서 상기 데이터 축적부를 제어하기 위하여 데이터를 판독출력할 데이터 축적부 이외의 데이터 축적부의 게이트전극에 제1 전압을 인가하는 수단과, 축적데이터에 따라 ON 상태와 OFF 상태로 상기 데이터 축적부를 제어하고, 또한 상기 데이터 축적부의 데이터를 상기 비트라인으로 판독출력하기 위하여 데이터를 판독출력할 상기 데이터 축적부의 게이트전극에 제2 전압을 인가하는 수단으로 구성된 판독수단을 구비한 것을 특징으로 하는 반도체 비휘발성 메모리 장치 .
- 제 4 항에 있어서, 상기 제어수단은, 축적상태에서 상기 데이터 축적부의 게이트전극에 양의 고전압과 음의 고전압중 어느 하나를 인가함으로써 이에 관계되는 데이터 축적부의 데이터를 소거하는 수단을 구비한 것을 특징으로 하는 반도체 비휘발성 메모리장치.
- 제 4 항에 있어서, 상기 제어수단은, 비트라인의 퍼텐셜을 고레벨(또는 저레벨)로 유지하고, 제1 주기에서 상기 복수의 데이터 축적부와 상기 선택게이트를 ON 상태로 유지하고, 또한 상기 제1 주기전이나 1 주기에서 데이터를 기록할 데이터 축적부의 게이트전극에 양의 고전압(또는 음의 고전압)을 공급하는 수단과, 상기 데이터 축적부의 바로 아래의 부분을 강한 반전상태로 유지하도록 제2 주기에서 데이터를 기록할 데이터 축적부에 양의 고전압(또는 음의 고전압)을 공급하는 수단으로 구성되는 기록수단을 구비한 것을 특징으로 하는 반도체 비휘발성 메모리장치.
- 제 4 항에 있어서, 상기 제어수단은, 상기 비트라인의 퍼텐셜을 고레벨(또는 저레벨)로 유지하고, 제1 주기에서 상기 복수의 데이터 축적부와 상기 선택게이트를 ON 상태로 유지하고, 또한 제1 주기전이나 제1주기에서 데이터를 기록금지상태로 할 데이터 축적부의 게이트전극에 양의 고전압(또는 음의 고전압)을 공급하는 수단과, 상기 데이터 축적부의 바로 아래의 부분을 공핍상태로 유지하도록 제2 주기에서 데이터를 기록금지상태로 할 데이터 축적부에 양의 고전압(또는 음의 고전압)을 공급하는 수단으로 구성되는 기록금지수단을 구비한 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
- 반도체기판의 표면에 형성된 소스영역 및 드레인영역과, 상기 소스영역에 인접한 분리게이트와, 상기 드레인영역에 인접한 선택게이트와, 상기 분리게이트와 상기 선택게이트간에 형성된 복수의 데이터 축적부로 이루어진 메모리셀블록을 가지는 반도체 비휘발성 메모리장치에 있어서, 상기 반도체기판의 표면에 형성된 극박산화막위에 형성된 산화막이외의 절연막과 상기 산화막이외의 절연막의 표면에 형성된 게이트전극으로 이루어진 복수의 데이터 축적부와, 데이터를 기록하기전이나 기록금지로 하기전에 상기 복수의 데이터 축적부의 게이트전극의 퍼텐셜을 순차적으로 변경하여 상기 복수의 데이터 축적부의 전하를 순차적으로 이동시킴으로써, 상기 복수의 데이터 축적부의 바로 아래의 반도체기판을 공백 상태로 설정하는 전하이동수단을 구비한 것을 특징으로 하는 반도체 비휘발성 메모리장치.
- 제 9 항에 있어서, 상기 전하이동수단은, 제1 타이밍에서 제1 기록전압(+HV)을 상기 드레인영에 인가하는 수단과, 제2 타이밍에서, 상기 데이터 축적부의 (＞OV)시의 드레숄드전압이 상기 데이터 축적부의 소거상태(＜OV)시의 드레숄드전압이 VTE일 경우, V1VTW+1VTE1의 조건을 만족하는 제2 전압(V1)을 상기 복수의 데이터 축척부의 게이트전극에 인가하는 수단과, 제3 타이밍 내지 제n 타이밍에서(n은 상기 데이터 축적부의 수와 동일함), 상기 복수의 데이터 축적부의 게이트전극을 순차적으로 OV로 변경하는 수단과, 다음의 타이밍에서, OV 또는 상기 제1 전압(+HV)을 상기 드레인영역에 인가하고, 상기 제1 전압(+HV)을 복수의 데이터 축적부중 특정한 데이터 축적부의 게이트전극에 인가하고, 또한 제2 전압(V1)을 다른 데이터 축적부의 게이트전극에 인가하는 수단으로 구성하는 것을 특징으로 하는 반도체 비휘발성 메모리장치.
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