JPS63124467A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63124467A JPS63124467A JP27076486A JP27076486A JPS63124467A JP S63124467 A JPS63124467 A JP S63124467A JP 27076486 A JP27076486 A JP 27076486A JP 27076486 A JP27076486 A JP 27076486A JP S63124467 A JPS63124467 A JP S63124467A
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- JP
- Japan
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- dielectric film
- gate electrode
- superlattice
- substrate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000013078 crystal Substances 0.000 claims abstract description 3
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- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 238000010884 ion-beam technique Methods 0.000 abstract 1
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- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速ＭＩＳ ＰＥＴのゲート電極構造に関す
る。
る。
激増する情報量の増大に伴りて通信システムおよび通信
機器も多様化し、それに伴、って優れた高周波特性を有
する半導体装置がますます要求されている。
機器も多様化し、それに伴、って優れた高周波特性を有
する半導体装置がますます要求されている。
このために、たとえばＭ工Ｓ ＩＮＥＴにおいて、優
れた高周波特性を得るためには、構造的にはゲート長り
が短く寄生損失の小さい構造を実現することが必要であ
る。そして上記要求を満たすために、従来から特にゲー
ト長の短縮には大きな努力が払われ、サブミクロンのゲ
ート長りを有するＭＯＳ ＦＥＴが得られている。
れた高周波特性を得るためには、構造的にはゲート長り
が短く寄生損失の小さい構造を実現することが必要であ
る。そして上記要求を満たすために、従来から特にゲー
ト長の短縮には大きな努力が払われ、サブミクロンのゲ
ート長りを有するＭＯＳ ＦＥＴが得られている。
しかしながら、現状の半導体技術では、サブミクロン加
工が限界であって、それ以上のゲート長りを有するＭ工
Ｓ Ｆｌ！ｉＴ等の半導体装置を得ることができず、
高周波特性の優れた半導体装置を得る事は困難であると
いう問題点があった。
工が限界であって、それ以上のゲート長りを有するＭ工
Ｓ Ｆｌ！ｉＴ等の半導体装置を得ることができず、
高周波特性の優れた半導体装置を得る事は困難であると
いう問題点があった。
それゆえ、本発明の目的は、上述した従来の賭問題を鑑
みて、高周波特性の極めて優れた新規な半導体装置を提
供することにある。
みて、高周波特性の極めて優れた新規な半導体装置を提
供することにある。
このような問題点を解決するために、本発明においては
、半導体基板の主面にｐｎ接合部を有するソース及びド
レイン領域が形成され、該ソース及びドレイン間の半導
体基板主面上に誘電体膜が形成され、該誘電体膜内には
基板結晶格子間ポテンシャルの周期と同等又はそれより
も大なるポテンシャル同期を有する超格子ゲート電極が
形成され、且つ該超格子ゲート電極上には誘電体膜を挾
んで第２のゲート電極を形成する手段をとる。
、半導体基板の主面にｐｎ接合部を有するソース及びド
レイン領域が形成され、該ソース及びドレイン間の半導
体基板主面上に誘電体膜が形成され、該誘電体膜内には
基板結晶格子間ポテンシャルの周期と同等又はそれより
も大なるポテンシャル同期を有する超格子ゲート電極が
形成され、且つ該超格子ゲート電極上には誘電体膜を挾
んで第２のゲート電極を形成する手段をとる。
以下、本発明にかかる実施例を用いて具体的に説明する
。
。
第１図は、本発明の一実施例を示すＭ工Ｓ ｌＦＥＴ
の断面図である。同図において１は半導体基板であり２
゛、３は、この基板１表面に形成した拡散によるソース
領域とドレイン領域、４は誘電体膜、５は１より ０
ＶＤ（互ｏｃｕｓｅａ王Ｏｎ旦ｅａｍ旦ｈｅｍｉｃａ’
Ｉ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ） で形
成したＷ等から成るｓｏＸ乃至２００Ｘ巾の超格子ゲー
ト電、６は前記超格子ゲート電極５上に誘電体膜４を挾
んで形成した第２のゲート電極である。
の断面図である。同図において１は半導体基板であり２
゛、３は、この基板１表面に形成した拡散によるソース
領域とドレイン領域、４は誘電体膜、５は１より ０
ＶＤ（互ｏｃｕｓｅａ王Ｏｎ旦ｅａｍ旦ｈｅｍｉｃａ’
Ｉ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ） で形
成したＷ等から成るｓｏＸ乃至２００Ｘ巾の超格子ゲー
ト電、６は前記超格子ゲート電極５上に誘電体膜４を挾
んで形成した第２のゲート電極である。
すなわち、本発明にがかるＭ工ｓ ＰＥＴは、超格子
ゲート電極下に形成されるトンネル領域は５０〜２００
１のポテンシャル周期を有しているために、キャリアの
移動度が極めて大となると共にキャリアの有効質量も極
端に小となる。
ゲート電極下に形成されるトンネル領域は５０〜２００
１のポテンシャル周期を有しているために、キャリアの
移動度が極めて大となると共にキャリアの有効質量も極
端に小となる。
以上のように本発明の構成とすれば、ソース領域とドレ
イン領域との間が大であっても、極めて短いゲート長り
と同一の電気特性を示し、本発明にかかるＭ工ｉ９
ＰＥＴのｆｍａｘは極めて高いもの易なり、その・高周
波特性は従来のこの種のデバイスに比較して大巾に優れ
たものとなる効果がある。
イン領域との間が大であっても、極めて短いゲート長り
と同一の電気特性を示し、本発明にかかるＭ工ｉ９
ＰＥＴのｆｍａｘは極めて高いもの易なり、その・高周
波特性は従来のこの種のデバイスに比較して大巾に優れ
たものとなる効果がある。
第１図は本発明の一実施例を示すＭ工Ｓ ？１ｎＴの
断面図である。 １・・・・・・半導体基板 ２・・・・・・ソース領域 ３・・・・・・ドレイン領域 ４・・・・・・誘電体膜 ５・・・・・・超格子ゲート電極 ６・・・・・・ゲート電極 以上
断面図である。 １・・・・・・半導体基板 ２・・・・・・ソース領域 ３・・・・・・ドレイン領域 ４・・・・・・誘電体膜 ５・・・・・・超格子ゲート電極 ６・・・・・・ゲート電極 以上
Claims (1)
- 半導体基板の主面にｐｎ接合部を有するソース及びド
レイン領域が形成され、該ソース及びドレイン間の半導
体基板主面上に誘電体膜が形成され、該誘電体膜内には
基板結晶格子間ポテンシャルの周期と同等又はそれより
も大なるポテンシャル周期を有する超格子ゲート電極が
形成され、且つ該超格子ゲート電極上には誘電体膜を挾
んで第２のゲート電極が形成されて成る事を特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27076486A JPS63124467A (ja) | 1986-11-13 | 1986-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27076486A JPS63124467A (ja) | 1986-11-13 | 1986-11-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124467A true JPS63124467A (ja) | 1988-05-27 |
Family
ID=17490667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27076486A Pending JPS63124467A (ja) | 1986-11-13 | 1986-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124467A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157471A (en) * | 1988-05-16 | 1992-10-20 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
| US5198996A (en) * | 1988-05-16 | 1993-03-30 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
| US5612233A (en) * | 1994-03-22 | 1997-03-18 | Siemens Aktiengesellschaft | Method for manufacturing a single electron component |
| EP1363331A3 (en) * | 2002-04-17 | 2006-05-17 | Sanyo Electric Co., Ltd. | Semiconductor switching circuit device and manufacturing method thereof |
| EP1376694A3 (en) * | 2002-04-17 | 2006-08-23 | Sanyo Electric Co., Ltd. | Semiconductor switching circuit device |
-
1986
- 1986-11-13 JP JP27076486A patent/JPS63124467A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157471A (en) * | 1988-05-16 | 1992-10-20 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
| US5198996A (en) * | 1988-05-16 | 1993-03-30 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
| US5612233A (en) * | 1994-03-22 | 1997-03-18 | Siemens Aktiengesellschaft | Method for manufacturing a single electron component |
| EP1363331A3 (en) * | 2002-04-17 | 2006-05-17 | Sanyo Electric Co., Ltd. | Semiconductor switching circuit device and manufacturing method thereof |
| EP1376694A3 (en) * | 2002-04-17 | 2006-08-23 | Sanyo Electric Co., Ltd. | Semiconductor switching circuit device |
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