JPH02110966A - 半導体不揮発性メモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体不揮発性メモリデバイスに関するもので
ある。

従来の技術 近年、半導体メモリデバイスの集積度は飛躍的に向上し
ており、集積度の向上にともないその利用分野も拡大し
てきている。その中にあって、電気的書き換え可能な半
導体不揮発性メモリデバイスは、その集積度の低さから
、その応用分野がＤｉｐミルスイッチとの置き換えや小
容量のデータ記憶に限られていた。

二二では半導体不揮発性メモリデバイスの中で良く知ら
れているＭ　Ｎ　ＯＳ　（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ
−Ｏｘｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ　）型半導
体不揮発性メモリデバイスについて説明スル。

ＭＮＯＳのトランジスタは、ゲート下の絶縁膜として、
半導体基板側に設けた２０人程度の厚さの極薄酸化膜と
その表面に設けた数１００人のシリコンナイトライド（
Ｓｉ、Ｎ、）Ｉｌｆｆを用いたものであり、ゲートとゲ
ート直下の部分との間に高電界を印加し、トンネル電流
によってシリコンナイトライド膜中のトラップにホール
または電子を蓄積することにより、ＭＮＯＳトランジス
タの閾値電圧を変化させ、情報を記憶するものである。

このようなＭＮＯＳトランジスタを用いた半導体不揮発
性メモリデバイスの従来例を第１３図に基づいて説明す
る。　ｆｉ１３図は、１トランジスタ・トリゲート型の
Ｎ型ＭＮＯ５半導体不揮発性メモリデバイスのメモリセ
ルブロックの断面図である（特公昭５７−２９８６１号
公報参照）。

Ｐ型のシリコン基板１の表面領域にＮ＋の拡散ソース線
２（ソース領域）とＮ＋の拡散ドレイン３（ドレイン領
域）が形成され、これら拡散ソース線２と拡散ドレイン
３に隣接するシリコン基板１の表面上には、酸化膜４，
４′が形成され、各酸化８４．４’の表面上に分離ゲー
ト５および選択ゲート６がそれぞれ形成されている。分
離ゲート５と選択ゲート６の表面上およびこれらのゲー
ト５，６間のシリコン基板１の表面上には、２０人程度
の厚さの極薄酸化膜７が形成されている。さらに極薄酸
化膜７の表面上に数１００人程程度厚さのシリコンナイ
トライド（Ｓｉ３Ｎ４）膜８が形成され、シリコンナイ
トライド［８の表面上にはＭＮＯＳゲート９が形成され
ている。シリコン基板１の表面全域は絶縁膜１０で覆わ
れており、その表面にパターニングされたアルミニウム
のビット線ＩＩが形成されている。ピット線１１の一部
は絶縁膜１０を貫通して拡散ドレイン３に接触している
。

上記構成において、上方を記憶するのはＭＮＯＳゲート
９の部分であり、分離ゲート５は、書き込み禁止状態に
おいて拡散ドレイン３に印加される高電圧がＭＮＯＳゲ
ート９と選択ゲート６のゲート状態によらず拡散ソース
線２に流れ込むことがないように制御している。

発明が解決しようとする３題 ところが、このような従来の半導体不揮発性メモリデバ
イスの構成では、１つのメモリセルブロックに１つのＭ
ＮＯＳゲート９．すなわち１つのデータ蓄積部しかもた
ないため、１つのデータ蓄積部に対して選択ゲート６、
分離ゲート５という情報を蓄積しない２つのゲートが必
要となり、情報集積からみた集積度を上げることが非常
に困難であった。

本発明は上記問題を解決するものであり、情報集積から
みた集積度を上げることのできる半導体不揮発性メモリ
デバイスを提供することを第１の目的とするものである
。云い換えれば、本発明は。

これまでと同じデザインルールを用いて、より大容量の
半導体不揮発性メモリデバイスを実現することを目的と
するものである。

さらに本発明の第２の目的は、複数のデータ蓄積部に対
して、データを誤りなく書き込むことができる半導体不
揮発性メモリデバイスを提供することにある。

課題を解決するための手段 上記問題を解決するため本発明は、一導電型の半導体基
板に形成された逆導電型のソース領域およびドレイン領
域と、前記ソース領域および前記ドレイン領域間の前記
半導体基板表面に直列接続して形成された複数のデータ
蓄積部とからなるメモリセルブロックを備えたものであ
り、メモリセルブロックのソース領域とドレイン領域の
間に複数のデータ蓄積部を設けたことを特徴とするもの
である。

作用 上記構成により、半導体集積化するにあたり、データ蓄
積部の面積が増加するにとどまる。つまり、データ蓄積
部の面積に対する選択ゲート、分離ゲート、ソース領域
、ドレイン領域の占める相対面積が大幅に下がり、半導
体不揮発性メモリデバイスの集積度は飛」的に高められ
る。

実施例 本発明の第１の実施例を第１図〜第７図に基づいて説明
する。

第１図は本発明のＮチャンネル型ＭＮＯ８半導体不揮発
性メモリデバイスの単位メモリセル・ブロックの断面図
であり、この例においては、ＭＮＯＳゲート（データ蓄
積部）を４段直列に接続し、１つのメモリセル・ブロッ
クに４つのメモリセルを含む形となっている。

Ｐ形のシリコン基板１２の表面領域に、グランドレベル
に設定されるＮ＋の拡散ソース線（ソース領域）　１３
と、この拡散ソース線１３と対をなしてドレイン領域を
形成するＮ＋の拡散ドレイン１４が形成され、拡散ソー
ス線１３に隣接するシリコン基板１２の表面上に酸化膜
１５が形成され、この酸化膜１５の表面上に、書き込み
禁止時に電流経路を遮断する分離ゲート１６が形成され
ている。一方、拡散ドレイン１４に隣接するシリコン基
板Ｉ２の表面上にも酸化膜１５′　が形成されており、
この酸化膜１５′の表面上に、アドレスを選択するため
の選択ゲート１７が形成されている。酸化膜１５．１５
’間のシリコン基板１２の表面上には、２０人程度の厚
さの極薄酸化膜１８が形成され、極薄酸化膜１８の表面
上には数１００人の厚さのシリコンナイトライド（Ｓｉ
、Ｎ、）膜１９が形成されている。そしてシリコンナイ
トライド膜１９の１表面上には、４つのＭＮＯＳゲート
２０゜２１．２２および２３が隙間なく形成されている
。さらにシリコン基板１２の表面全域は絶縁膜２４で覆
われており、その表面にパターニングされたアルミニウ
ムのビットａ２５が形成されて、ビット線２５の一部は
絶縁膜２４を貫通して拡散トレイン１４に接触している
。

上記構成により、拡散ソース線１３と拡散ドレイン１４
の間のチャンネル部分を、相互に独立した６つのゲート
１６，１７．２０〜２３がマルチゲートとして働くＭＮ
ＯＳトランジスタが構成される。

ここで、第１図のＭＮＯＳトランジスタの動作を説明す
る前に、第１図のような構造のＭＮＯＳトランジスタを
構成した場合の、各ＭＮＯＳゲート２０〜２３が具備す
べき特性、つまりＭＮＯＳゲート２０〜２３のデバイス
設計について述べる。

第２図はＭＮＯＳゲート単体での、ソース・ドレイン電
流（Ｉ　ｎ５）−ゲート電圧（Ｖａ）の関係を示してい
る。横軸はゲート電圧（Ｖａ）を、縦軸はソース・ドレ
イン電流（Ｉｎｓ）のルートを示している。Ｎチャンネ
ルＭＮＯＳゲートにおいては、基板電圧を基準として、
ゲートに正の高電圧を印加し、ゲート直下のチャンネル
の下方をグランドレベルにするように電子注入を行い、
数ｍｓその状態を保持することによってＭＮＯＳゲート
トランジスタの閾値電圧を正の方向にシフトさせること
ができる（このようなモードを書き込みモードと呼び、
またこのシフト後の閾値電圧をＶＴＷと呼ぶ）。逆に、
基板電圧を基準として、ＭＮ○Ｓゲートに負の高電圧を
印加し、数ｍｓその状態を保持することによりＭＮＯＳ
ゲートトランジスタの閾値電圧を負の方向にシフトさせ
ることができる（このようなモードを消去モードと呼び
。

またこのシフト後の閾値電圧をＶ　Ｔ　Ｅと呼ぶ）。

閾値電圧ＶＴＷとＶＴＥとの差をウィンドウ幅と呼ぶ。

このウィンドウ幅は、ＭＮＯＳトランジスタの極薄酸化
膜１８とシリコンナイトライド膜１９の厚さおよび先の
高電圧の印加電圧、印加時間とにより決定される。そし
て両開値電圧ＶＴＷ、ＶＴＥの絶対値は、そのゲート下
の不純物プロファイルにより決定される。つまり適切な
デバイス設計と回路設計により、第２図に示すように、
閾値電圧ＶＴＷを電源電圧■ｃｄ程度以下、閾値電圧Ｖ
ＴＥをゼロボルト以上に設定することが可能となる。

第３図はＭＮＯ３不揮発性メモリデバイスとその駆動回
路を示している。

第３図において、４つのＭＮＯＳメモリセルブロックＡ
、Ｂ、Ｃ，Ｄは第１図のメモリセルブロック（ＭＮＯＳ
トランジスタ）に対応しており、それぞれ分離ゲート１
６ａ〜１６ｄ１選択ゲート１７ａ〜１７ｄ、ＭＮＯＳゲ
ート２０ａ　〜２０ｄ　、　２１ａ　〜２１ｄ　。

２２ａ〜２２ｄ、２３ａ〜２３ｄを備えている。選択ゲ
ート１７ａ、１７ｃはビット線２５ａに接続され選択ゲ
ート１７ｂ、１７ｄはビット線２５ｂに接続されている
。

ビット線２５ａのデータはゲート２６およびアンプ２７
を介して出力される。また、ビット線２５．ａにはアン
プ２８およびゲート２９を介してデータが人力される。

一方、ビット線２５ｂのデータはゲート３０およびアン
プ３１を介して出力される。また、ビット線２５ｂには
アンプ３２およびゲート３３を介してデータが入力され
る。ゲート２６．３０は読み出しコントロール信号によ
りオン・オフ制御され、ゲート２９゜３３は書き込みコ
ントロール信号によりオン・オフ制御される。ＭＮＯＳ
メモリセルブロックＡ、　Ｂの各ゲート１６ａ　、　１
７ａ　、　２０ａ　〜２３ａ　、　１６ｂ　、　１７ｄ
　。

２０ｂ〜２３ｂは、ワードデコーダ３４によりオン・オ
フ制御されるスイッチ３５を介して６本の制御線３６に
接続されｌＭＮＯＳメモリセルブロックＣ，Ｄの各ゲー
ト１６ｃ　、　１７ｃ　、　２０ｃ　〜２３ｃ　、　１
６ｄ　、　１７ｄ　。

２０ｄ〜２３ｄは、ワードデコーダ３７によりオン・オ
フ制御されるスイッチ３８を介して上記６本の制御線３
６に接続されている。制御線３６の両端の制御線３６−
１　、３６−６はそれぞれ分離ゲートコントロール回路
３９および選択ゲートコントロール回路４０に接続され
、中央の４本の制御線３６−２〜３６−５はＭＮＯＳゲ
ートコントロール回路４１に接続されている。ＭＮＯＳ
ゲートコントロール回路４１から４本の制御線３６−２
〜３６−５に対し、正の高電圧（＋ＨＶ）、負の高電圧
（−ＨＶ）、電ｇ電圧（Ｖｃａ）　、基＄電圧（Ｖｓｓ
）　、読み出し用の電圧（ＶＲ）が選択的に印加される
。

第４図は読み出しモードの動作を説明するための図、第
５図は消去モードの動作を説明するための図、第６図は
書き込みモードの動作を説明するための図、第７図は各
モードでのタイミングチャートであり、以下、第３図〜
第７図を用いて各モード毎の動作を説明する。

読み出しモード； 第４図において、メモリセルブロックＡの４つのＭＮＯ
Ｓゲート２０ａ　、　２１ａ　、　２２ａ　、　２３ａ
にそれぞれ０′″　　“１″、（１１ＩＩ　、　　ＩＩ
　Ｏ１″のデータが書き込まれており、メモリセルブロ
ックＢの４つのＭＮＯＳゲート２０ｂ　、　２１ｂ　、
　２２ｂ　、　２３ｂにそれぞれ“０″　　“ＯＩＩ　
　　１１１”　　１１０　Ｉｔのデータが書き込まれて
いるとする。ここで１１１１１の状態とは書き込み状態
を表わし、第２図のαの特性を示す。またＩＩ　Ｏｎの
状態とは消去状態を表わし、第２図のβの特性を示す。

今、データを読み出すべきＭＮＯＳゲ〜１−がメモリセ
ルブロックＡおよびＢのＭＮＯＳゲー１−２１ａおよび
２１ｂであるとする。

読み出しモード時には、読み出しコントロール信号によ
りゲート２６および３０がオンする（ゲート２９および
３３はオフのままである）。一方、ワードデコーダ３４
によりスイッチ３５がオン、ワードデコーダ３７により
スイッチ３８がオフとなる。この状態で選択ゲートコン
トロール回路４０から制御線３６−６に対しＶＣＣが印
加され、分離ゲートコントロール回路３９から制御線３
６−１に対しＶＣＣが印加される。またＭＮＯＳゲー１
〜コントロール回路４１から制御線３６−２．３６−４
　、３６−５に対しＶＣＣが印加され、制御線３６−３
に対し読み出し用の電圧ＶＲが印加される。制御線３６
−１に印加されたＶＣＣによりメモリセルブロックＡ、
Ｂの分離ゲート１６ａ。

１６ｂがオンし、制御線３６−６に印加されたＶｃｃに
よりメモリセルブロックＡ、Ｂの選択ゲート１７ａ。

１７ｂがオンする。

第２図からも明らかなように、ＮチャンネルのＭＮＯＳ
ゲートにおいては、ゲートにＶａａが印加されたときは
、データが“Ｏ”かｌｌ　Ｉ　ＩＩかにかかわらずオン
する。しかしゲートに読み出し用電圧ＶＲが加えられた
ときは、データ（ｇ　ＯＩＩの（すなわち消去された）
ＭＮＯＳゲートはオンするが、データ“１”の（すなわ
ち書き込みされた）ＭＮＯＳゲートはオフのままである
。したがって、制御線３６−２．３６−４．３６−５に
印加されたＶＣＣによりメモリセルブロックＡおよびＢ
のＭＮＯＳゲート２０ａ　、　２２ａ　、　２３ａおよ
び２０ｂ　、　２２ｂ　、　２３ｂがオンする。また制
御線３６−３に印加された読み出し用電圧ＶＲにより、
メモリセルブロックＢのＭＮＯＳゲート２１ｂ　（デー
タ００″）はオンするが、メモリセルブロックＡのＭＮ
ＯＳゲート２１ａ　（データ“１″）はオフのままであ
る。その結果、メモリセルブロックＡのゲート列１６ａ
、２０ａ〜２３ａ。

１７ａには電流が流れず、ビット線２５ａのデータ出力
はＬＬ　Ｉ　ＩＩとなり、ＭＮＯＳゲート２１ａに書き
込まれたデータ１１　Ｌ　ＩＩが読み出される。一方、
メモリセルブロックＩ３のゲート列１６ｂ、２０ｂ〜２
：ｌｂ。

！７ｂはすべてオンであるため電流が流れる。このため
アンプ３１の入力端に電圧ドロップが生じ、ピント線２
５ｂのデータ出力がＬＬ　ＯＩＩとなり、ＭＮＯＳゲー
ト２１ｂに書き込まれた（すなわち消去さ九た）データ
ＩＩ　ＯＩＩが読み出される。

なお、このときにはワードデコーダ３７によりスイッチ
３８はすべてオフとなっているため、メモリセルブロッ
クＣおよびＤのデータは読み出されない。

以上のような動作により、全メモリセルブロックのＭＮ
ＯＳゲートのデータをビット線２５ａ。

２５ｂから読み出すことができる。

消去モート； ＮチャンネルのＭＮＯＳゲートは、そのゲートに、基準
電圧（Ｖｓε）に対して負の高電圧（−ＨＶ）を印加し
、その状態を数ｍｓ保持することによりデータを消去す
ることができる。すなわちＭＮＯＳゲートに負の高電圧
を印加すると、ゲート直下の基板１２中に存在するホー
ルがゲート側に引きつけられ、アキュムレーション状態
になる。すなわちホールが極薄酸化膜１８をトンネリン
グし、そのホールがシリコンナイトライド膜１９中にト
ラップされる。これによって、それまで記憶されていた
データ（蓄積されていた電子）が消去された上、シリコ
ンナイトライド膜１９はホール蓄積状態になる。

第５図は消去モード時の動作を示している。第Ｓ図にお
いて、メモリセルブロックＡの４つのＭＮＯＳゲート２
０ａ　、　２１ａ　、　２２ａ　、　２３ａにそれぞれ
１１０　ＩＴ　、　　１１１　ＩＴ　、　　１１１　Ｔ
ｌ　、　　１１　（）　ＩＩのデータが書き込まれてお
り、メモリセルブロックＢの４つのＭＮＯＳゲート２０
ｂ　、　２１ｂ　、　２２ｂ　、　２３ｂにそれぞれｄ
ｄＯｊｌ　、　　ｌｔＱ　Ｈ、Ｉｔ　ｌ　ＩＩ　、　　
ｌｊＱ　ＩＩのデータが書き込まれているものとする。

そして消去すべきＭＮＯＳゲートを、メモリセルブロッ
クＡのＭＮＯＳゲー１〜２１ａとメモリセルブロックＢ
のＭＮＯＳゲート２１ｂとする。

消去モード時には、ＭＮＯＳゲートコントロール回路４
１から制御線３６−３に対し負の高電圧（−ＨＶ）が印
加され、それ以外の制御線はすべて基４電圧（Ｖｓｓ）
が印加される。このため、メモリセルブロックＡのＭＮ
ＯＳゲート２１ａのデータ“１”が消去され、データ゛
′０″となる。またメモリセルブロックＢのＭＮＯＳゲ
ート２１ｂのデータ“０″はデータ“０”のままである
。

以上のような動作により、全メモリセルブロックのＭＮ
ＯＳゲートのデータを消去することができる。

書き込みおよび書き込み禁止モード； 書き込みモード時には、第１図の分離ゲート１６をオフ
にしておき、ビット線２５をグランドレベルにし、選択
ゲート１７をオンにした後、書き込みすべきＭＮＯＳゲ
ート２１に正の高電圧（十ＨＶ）を印加する。

これと同時に、書き込みすべきＭＮＯＳゲート２１以外
のＭＮＯＳゲート２０，２２．２３を一旦■ｃｃを印加
してオンにする。このことにより、ＭＮＯＳゲート２１
を正の高電圧（＋ＨＶ）、そのゲート直下のチャンネル
をグランドレベルにすることができる。このとき、ＭＮ
ＯＳゲート２１の直下は強い反転状態となる。この反転
状態を数ｍｓ保持すると。

オン状態にある選択ゲート１７とオン状態にある他のＭ
ＮＯＳゲート２３．２２を介してＭＮＯＳゲート２１の
直下に番数の電子が注入される。これらの電子が正の高
電圧（＋ＨＶ）の印加されているＭＮＯＳゲート２１の
ゲート電極に引きつけられ、シリコンナイトライド膜１
９にトラップされる。その結果、ＭＮＯＳゲート２１に
はデータ“１”が書き込まれる。ＭＮＯＳゲート２１以
外の他のＭＮＯＳゲート２０，２２．２３には、正の高
電圧（＋ＨＶ）よりずっと低電圧のＶａａＬか印加され
ず、またＶａｃレベルに保持される時間が短時間である
ため（この時間は今の場合であれば、ＭＮＯＳゲート２
３直下にビット線２５ａから電子を転送するのに必要な
時間であり、数１０ｎｓ程度）、これらのＭＮＯＳゲー
ト２０，２２．２３においてはほとんどデータ書き込み
が行われない。

一方、書き込み禁止モード時には、第１図の分離ゲート
１６をオフにしておき、ビット線２５を正の高電圧（＋
　ＨＶ　）にし０選択ゲート１７をオンにした後、書き
込み禁止すべきＭＮＯＳゲー１−２１に正の高電圧（＋
ＨＶ）を印加する。この後、書き込み禁止すべきＭＮＯ
Ｓゲート２１以外のＭＮＯＳゲート２０，２２．２３を
一旦Ｖｃｃを印加してオンにするとともに、ビット線２
５を正の高電圧（＋ＨＶ）のままに保持する。このこと
により、書き込み禁止すべきＭＮＯＳゲート２１のゲー
ト電極には正の高電圧（＋１−１■）が印加されはする
ものの、ビット線２５が正の高電圧（＋ＨＶ）に保たれ
ているため、ＭＮＯＳゲート２１の直下には電子が注入
されない。

このためＭＮＯＳゲート２１の直下は空乏状態となるだ
けで書き込みは起こらない。

第６図は以上のような書き込み禁止モードの動作を示す
ものである。第６図からもわかるように、多数のメモリ
セルブロックＡ−Ｄを設けた場合、同一の制御線（ワー
ド線）３６に２以上のＭＮＯＳゲートが接続されるが、
実際に書き込みを行うべきＭＮＯＳゲートはそのうちの
１つのＭＮＯＳゲートでしかない、たとえば、第６図の
メモリセルブロックＡおよびＢに着目すると、同一の制
御線３６−３に２つのＭＮＯＳゲート２１ａ、２１ｂが
接続されている。このうちＭＮＯＳゲート２１ｂに対し
てのみ書き込みを行なう場合、もうひとつのＭＮＯＳゲ
ート２１ａを書き込み禁止状態にしなければならない。

このような理由から、上述のような書き込みモードおよ
び書き込み禁止モードを同時に実現する必要がある。

以下、第６図にそってメモリセルブロックがマトリック
ス状に配置された場合の書き込みおよび書き込み禁止の
動作を説明する。

第６図においても、メモリセルブロックＡの４つのＭＮ
ＯＳゲート２０ａ　、　２１ａ　、　２２ａ　、　２３
ａにそれぞれ“０”、′Ｏ”１”、“０”のデータが書
き込まれており、メモリセルブロックＢの４つのＭＮＯ
Ｓゲート２０ｂ　、　２１ｂ　、　２２ｂ　、　２３ｂ
にそれぞれ１１０＋１　　１１０＋１　、　　ＩＩ　１
　＋１　、　　ＩｉＯ＋１のデータが書き込まれている
ものとする。

まず、分離ゲー１へコントロール回路３９により制御線
３６−１をグランドレベルにし、メモリセルブロックＡ
、Ｂの分離ゲート１６ａ、１６ｂをと＋、しこオフにす
る。次に書き込みコントロール信号によりゲート２９　
、３３をオンしこし、ビット線２５ａを正の高電圧（十
ＨＶ）、２５ｂをクランドレベルにする。

そして選択ゲートコントロール回路４０から制御線３６
−６に印加されたＶＣｃにより選択ゲート１７ａ。

１７ｂをともにオンにする。また、これと同時にメモリ
セルブロックＡ、ＢのＭＮＯＳゲート２０，２１゜２２
．２３にＶＣｃを印加する。このことにより、メモリセ
ルブロックＡのＭＮＯＳゲート２０ａ　、　２１　ａ　
。

２２ａ、２３ａ直下の電子はビット線２５ａに流れ出し
、これらのＭＮ　ＯＳゲート直下の′電子はほとんどな
くなる。次に書き込みを行いたいツー１〜線に接続され
たＭ　Ｎ　ＯＳゲートの制御線３６−３に正の高電圧（
＋　Ｉ−Ｉ　Ｖ　）を印加する。このことにより、メモ
リセルブロック■３のＭＮＯＳケ−１−２１ｂのグー１
〜直下にはピント線２乳より電子が流れ込み、その電位
がクランドレベルとなる。この電子力ＳＭＮＯＳゲート
２１ｂの正の高電圧（＋ＨＶ）により、シーリコンナイ
トライド膜１９中に流れ込み、トラップされ、書き込み
状態となる。一方、メモリセルブロックＡのＭＮＯＳゲ
ート２１ａのゲート直下はゲート電位をＶｃｃから＋Ｈ
Ｖに変更しても空乏層が伸びるだけでほぼ＋ＨＶの電位
があり、またＭＮＯＳゲート２１ａが＋ＨＶであるため
、ゲート直下に電子が流れ込むことがなく、またゲート
−ゲート直下各々の電位がほぼ同じであるため、シリコ
ンナイトライド膜１９中への電子の移動はなく、−Ｆき
込みは起こらない。メモリセルブロックＢのＭＮＯＳゲ
ート２１ｂ直下が完全にグランドレベルになった後（ゲ
ート直下に電子を転送するのに必要な時間はほぼ１０ｎ
ｓ程度である）、他のＭＮＯＳゲート２０ａ　、　２２
ａ　、　２３ａ　、　２０ｂ　、　２２ｂ　、　２３ｂ
および選択ゲート１７ａ、１７ｂをグランドレベルに戻
す。

正の高電圧（＋　ＨＶ　）を印加したＭＮＯＳゲート２
１ａ、２１ｂについては１０ｍ５程度、この状態を保持
する。

第７図に以上の動作を電圧波形で示している。

なお、書き込み、書き込み禁止および読み出しの各モー
ドにおいて、７．１き込みおよび書き込み禁止するＭＮ
ＯＳケ−１へ（たとえば第１図のＭＮＯＳゲー１へ２１
）以外のＭ　Ｎ　ＯＳゲート（たとえば第１図のＭＮＯ
Ｓゲート２０，２２．２３）を−旦オン状態にするため
、Ｍ　Ｎ　ＯＳゲート２０〜２３には軽い書き込みが起
こる。しかし、ＭＮＯＳゲートの書き込み′電界に対す
る閾値電圧シフトの依存性は対数的に効く。このため本
来の書き込み以外での電界を。

書き込み電界の数分の−にするとともに、その印加時間
を書き込み時間の数ｍ　Ｓに比して十分短い数１．Ｏｎ
ｓにすることにより、データのりフレッシュは１０７回
程度の書き込み動作につき１回行えは良く、実用ヒ問題
とならないレベルである。

ところで、上記不揮発性メモリデバイスにおいては、書
き込みモード時に、書き込み禁ｌＦ、動作をしたにもか
かわらず、データがＩＬ　Ｌ　Ｉ＋に変化してしまうと
いう問題が発生することがある。

その理由を第８図と第１１図とにより説明する。

第８図は不揮発性メモリデバイスの断面を示しており、
ここではシリコン基板１２にトレインＤ（第１図のＮ＋
拡散ドレイン１４に相当する）とソースＳ（第１図のＮ
＋拡散ソース線１３に相当する）を形成し、それらの間
に３つのＭＮＯＳゲートＱ□ｒ　Ｑ２１　Ｑ３を構成し
た例を示している。Ｇ、。

Ｇ、、Ｇ、は各ＭＮＯＳゲートのゲート電極である。

分離ゲート１６と選択ゲー１〜１７は省略している。

第１１図は、すでに消去状態にあるＭＮＯＳゲートＱ工
に対して書き込み禁止動作をした際の各ノートの制御タ
イミングの一例を示している。なお。

上記動作開始前において、ＭＮＯＳゲートＱ　２１Ｑ、
も消去状態であるとする。また上記動作中、ＭＮＯＳゲ
ートＱ１に隣接するソースＳは常にオープンであるとす
る。

第１１図に示すタイミングｔ２（ｌにおいて、ドレイン
Ｄの電位を正の高電圧（＋ＨＶ）にして書き込み禁止状
態にすると、消去状態にあるＭＮＯＳゲートＱ□ｌ　Ｑ
２＃　Ｑａの直下基板１２の表面に誘起されていた電子
はドレインＤに吸い出され、各ＭＮＯＳゲートＱ□、　
Ｑ２．　Ｑ３の直下の基板１２の表面は空乏化される。

その後、タイミングｔ２１においてＭＮＯＳゲートＱ、
のゲート電極Ｇ工に書き込み禁止用の高電圧＋ＨＶを印
加する。このとき他のＭＮＯＳゲートＱ、、Ｑ、はオフ
状態にあるため。

ゲート電極Ｇ０へ書き込み禁止用の高電圧＋ＨＶを印加
した後も、ＭＮＯＳゲートＱユの直下の基板１２の表面
は空乏状態を保持し続ける。したがってシリコンナイト
ライド膜１９中のトラップ中心への電子注入は起こらず
、トラップ電荷板は変化しない。

次に、すでに消去状態にあるＭＮＯＳゲー１−Ｑ、に対
して書き込み禁止動作前に、他のＭＮＯＳゲートＱ、、
Ｑ、がそれぞれ消去状態（データ１１　Ｑ　ＩＩ　）、
書き込み状態（データＩＩ　Ｉ　ＩＩ　）であった場合
を説明する。

この場合、タイミングｔ２゜においでドレインＤの電位
が正の高電圧（十ＨＶ）になるが、ＭＮＯＳゲートＱ、
は書き込み状態であるためオフ状態を保持し続ける。し
たがってＭＮＯＳゲートＱ０およびＱ２の直下の基板１
２の表面に誘起されてし）た電子は、吐き出し口が閉ざ
された形となり、そのままゲート直下の基板１２の表面
に留まったままになる。この状態でタイミングｔ２□に
おいてＭＮｏＳゲートＱ工のゲート電極に書き込み禁止
用の高電圧（＋ＨＶ）を印加すると、ＭＮＯＳゲートＱ
８およびＱ２の直下の基板１２の表面に留まっていた電
子がＭＮＯＳゲートＱ□のシリコンナイトライド膜１９
を通じてトラップ中心に注入される。この電子注入によ
って、トラップされている総電荷量が変化してしまう。

第８図では３つのＭＮＯＳゲートＱ４〜Ｑ、を持つ場合
について説明したが、直列接続するＭＮＯＳゲートの個
数が多くなり、その中で書き込み禁止動作を行うＭＮＯ
Ｓゲートに隣接する消去状態のＭＮＯＳゲートの数が増
えるにつれて、書き込み禁止動作にともなうトラップ中
心の電子注入量が大きくなる。そしてその注入量が、書
き込み前にトラップされていた正電荷量以上になると、
書き込み禁止としていたＭＮＯＳゲートのデータが“１
″に変化してしまうという現象が発生する。

そこで、書き込み過程でｌＭＮＯＳゲートＱ□〜Ｑ３直
下の基板１２の表面を電荷転送法を用いて空乏化するこ
とにより、このような誤動作を解決することのできる本
発明の第２の実施例を第８図〜第１０図に」毒づいて説
明する。

第１Ｏ図は第８図に示すような断面構造をもつ不揮発性
メモリデバイスにおいて、すでに消去状態にあるＭＮＯ
ＳゲートＱ１に対して書き込み禁止動作時またはデータ
ＩＩ　Ｉ　１１を書き込む動作時の各ノートの制御タイ
ミングを示したものである。また第９図は、第１Ｏ図の
各タイミング時における上記不揮発性メモリデバイスの
基板表面の電子のポテンシャルプロフィールを、第８図
に示すデバイス構造と関連づけて示したものである。

以下第８図〜第１０図に基づいてすでに消去状態にある
ＭＮＯＳゲートＱ工を書き込み状態へ変化させる動作を
説明する。なお、この動作開始前のＭＮＯＳゲートＱ２
およびＱＪはそれぞれ消去状態（データ“０”）および
芹き込み状態（データ“１”）であるとする。

まず、タイミングｔ□。においてドレインＤに書き込み
用電圧（＋　ＨＶ）を印加する。このときＭＮＯＳゲー
トＱ、はデータ“１″すなわち負の電荷がトラップされ
ている状態であるからオフになっており、ＭＮＯＳゲー
トＱ工およびＱ２の直下の基板表面の電子は変化しない
（第９図（ａ））。

次にタイミングｔ□□において、ゲート電極Ｇ１゜Ｇ、
、Ｇ、４．−電圧ｖ１を印加する（第９図（ｂ））　。

なお、電圧■、のは次の条件を満たすものとする。

Ｖ、≧ｌ　Ｖｔｗ　−ＶＴＥ　Ｉ Ｖｔｗ：ＭＮＯＳゲートが書き込み状態にある時の閾値
電圧、 Ｖ　ＴＥ　　：　Ｍ　Ｎ　ＯＳゲートが消去状態にある
時の閾値電圧、 その後、タイミングｔ□２１　ｔ１３１　ｔ１４の順に
それぞれＭＮＯＳゲートＱ、、Ｑ２．Ｑ、のゲート電極
Ｇ１．　Ｇ、ｌ、　Ｇ、を順番ニｏ　ｖ　ニ戻す（第９
図（Ｃ）。

（ｄ）、（ｅ））　、その結果、ＭＮＯＳゲートＱ１お
よびＱ２の直下の基板１２の表面の電子は順次横方向に
転送され、最終的にはドレインＤへ吐き出されてしまい
、ＭＮＯＳゲートＱ、、Ｑ２．Ｑ、のいずれのゲート下
の基板表面にも電子が存在しない状態になる（第９図（
ｅ））。

その後、タイミングｔｘｓからし、６の間、ゲート電極
Ｇ□に書き込み用の高電圧（＋　ＨＶ　）を印加し、ゲ
ート電極Ｇ、、Ｇ、に゛重圧Ｖ□を印加する。

このときドレインＤがＯ■の場合（すなわちデータｒｒ
　１　ｕを書き込み場合）、電子がドレインＤからＭＮ
ＯＳゲートＱ、、　Ｑ、を介してＭＮＯＳゲートＱ１の
直下の基板１２の表面に供給される（第９図（ｆ）の破
線の矢印）。これと同時にその電子はシリコンナイトラ
イド膜１９中のトラップへ注入され始め、この電子注入
はタイミング上エフまで続く。その結果、ＭＮＯＳゲー
１−Ｑ、は消去状態から芹き込み状態へ変化する。

一方、トレインＤに、高電圧（十Ｉ（Ｖ）を印加し、寿
き込み禁止とした場合、第９図（ｆ）に破線の矢印で示
したようなトレインＤからの電子の供給が行われないた
め、ＭＮＯＳゲートＱよ、Ｑ２゜Ｑ、の直下の基板１２
の表面は空乏状態を保持する（第９図（ｆ）の実線）。

このため、その後タイミングｔ□７までＭＮＯＳゲート
Ｑ□のトラップ中心への電子注入は起こらない。

なお、以上の説明では書き込み禁止動作前または書き込
み動作前におけるＭＮＯＳゲートＱ２゜Ｑｌの状態を特
定したが、ＭＮＯＳゲートＱ　２ｒＱ１がいかなる状態
であっても第９図、第１０図に示した方法によってＭＮ
ＯＳゲートＱ工、Ｑ２゜Ｑ、の直下の基板１２の表面の
電子を吐き出した状態を実現でき、この過程を経ること
によって、トラップ中心への電荷注入を発生させること
なく書き込み禁止動作を行うことが可能になる。もちろ
ん、データ″１′″の重ね書きも実行できる。

また第８図〜第１０図では３つのＭＮＯＳゲートＱよｒ
　Ｑ２＃　Ｑ３を直列接続した場合について説明したが
、いくつのＭＮＯＳゲートが直列接続されていようとも
、第９図、第１０図に示した電荷転送を用いてゲート下
の基板表面を空乏化することができる。そして前述の通
り、この電荷転送は、直列接続されたＭＮＯＳゲートの
数が増加するほど有効である。

第１２図に本発明の半４体不揮発性メモリデバイスの第
；３の実施例を示す。これは、第１−図に示したＮ＋拡
散ソース線１３、分離ゲート１６、ＭＮＯＳゲート２０
〜２３１選択ゲート１７、Ｎ＋拡散ドレイン１４の互い
に隣接する部分の基板１２の表面にそれぞれＮ−の拡散
領域４２を設けたものである。このようにすれば、拡散
ソース線１３と拡散ドレイン１４の間に４つのＭＮＯＳ
トランジスタが直列接続されたものになる。このように
しても第１図の実施例と同様の効果が得られる。云い換
えれば、第１図の実施例はソース・トレイン間をマルチ
ゲート化したものであるが、第１２図の実施例は、ソー
ス・トレイン間をＮ　Ａ　Ｎ　Ｉ）グー１−化したもの
となる。

なお１以上のいずれの実施例でもＮチャンネルの半導体
不揮発性メモリデバイスを例示したが、Ｐチャンネルで
あってもよいことは云うまでもない。また以−ヒのいず
れの実施例でもＭＮＯＳ　（Ｍｅｔａ　ｌ−Ｎｉｔｒｉ
ｄｅ−Ｏｘ１−Ｎ１ｔｒｉｄｅ−Ｏｘｉｄｅ−５ｅ構造
を用いたが、ＭＯＮＯ３（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎ
ｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）構造にを用いてもよい。さらには、ｔこれらのＭＮ
Ｏ３構造、ＭＯＮＯ５構造に代表される）’ＩＩＯ３（
Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｏｘｉｄｅ−Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、　８０丁Ｏ３（Ｍｅｔ　ａ　
ｌ−０ｘｉｄｅ−Ｉｎ　ｓｕ　ｌａ　ｔｏｒ−Ｏｘ　１
ｄｅ−Ｓｅｍ１ｃｏｎｄ　ｕｃｔｏ　ｒ　）構造のトラ
ンジスタであればよい。

発明の効果 以上のように本発明によれば、半導体不揮発性メモリデ
バイスのソース領域とドレイン領域の間に、複数のデー
タ蓄積部を直列接続して設けたことにより、半導体集積
化するにあたり、データ蓄積部の面積に対する選択ゲー
ト、分離ゲート、ソース領域、ドレイン領域の占める相
対面積を大幅に下げることができ、半導体不揮発性メモ
リデバイスの集積度を飛躇度に高めることができる。ま
た、データの書き込み時に複数のデータ蓄積部のゲート
電位を順次変化させ、ｆｆｉ荷を順次転送させることに
よって半導体基板を空乏化することができ、データの書
き誤りを確実に防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に示す半導体不揮発性メモリ
デバイスのメモリセルブロックの断面図。 第２図は同半導体不揮発性メモリデバイスのメモリセル
・ブロック（第１図）の動作を説明するための電圧−電
流波形図、第３図は同半導体不揮発性メモリデバイスの
メモリセルブロックとその周辺回路を示す回路図、第４
図は読み出しモートの動作を説明するための回路図、第
５図は同半心体不揮発性メモリデバイスの消去モードの
動作を説明するための回路図、第６図は同半導体不揮発
性メモリデバイスの芹き込み／書き込み禁止モードの動
作を説明するための回路図、第７図は第４図〜第６図の
各動作時の電圧波形図、第８図は本発明の第２の実施例
を示す半導体不揮発性メモリデバイスのメモリセルブロ
ックの断面図、第９図（ａ）〜（ｇ）は第８図に示した
半導体不揮発性メモリデバイスの書き込み動作時の基板
表面の電子のポテンシャルプロフィールを順に示す図、
第１Ｏ図は第８図に示した半導体不揮発性メモリデバイ
スの書き込み動作タイミングを示す図、第１１図は第１
０図の書き込み動作の前提となる書き込み動作タイミン
グを示す図、第１２図は本発明の第３の実施例を示す半
導体不揮発性メモリデバイスのメモリセルブロックの断
面図、第１３図は従来の半導体不揮発性メモリデバイス
のメモリセルブロックの断面図である。 １２・・・シリコン基板、１３・・・拡散ソース線、１
４・・・拡散ドレイン、１５．１５’・・・酸化膜、１
６・・・分離ゲート。 １７・・・選択ゲート、１８・・・極薄酸化１摸、１９
・・・シリコンナイトライド膜、２０〜２３−Ｍ　Ｎ　
ＯＳゲート、２４・・絶縁膜、２５・・・ビット線。 代理人　　　森　　本　　義　　私 用１図 第３図 ｔｌ） ｌデ 第２図 ２タ　　ビット線 ３Ｌ−か博峰 第７図 第 ７図 ７〜ランＦレベル 第１σ図 第１１図 ａ わよ。 ｉｎ Ｊ３ 時間

Claims (1)

1. 【特許請求の範囲】 １、一導電型の半導体基板に形成された逆導電型のソー
   ス領域およびドレイン領域と、前記ソース領域および前
   記ドレイン領域間の前記半導体基板表面に直列接続して
   形成された複数のデータ蓄積部とからなるメモリセルブ
   ロックを備えた半導体不揮発性メモリデバイス。 ２、一端のデータ蓄積部とソース領域の間に分離ゲート
   を形成し、他端のデータ蓄積部とドレイン領域の間に選
   択ゲートを接続した請求項１記載の半導体不揮発性メモ
   リデバイス。 ３、複数のデータ蓄積部を、一導電型の半導体基板の表
   面上に形成された極薄酸化膜と、前記極薄酸化膜の表面
   上に形成された酸化膜以外の絶縁膜と、前記絶縁膜の表
   面上に隙間なく形成された複数のゲートとから構成した
   請求項１記載の半導体不揮発性メモリデバイス。 ４、酸化膜以外の絶縁膜とゲートの間に第２の酸化膜を
   設けた請求項３記載の半導体不揮発性メモリデバイス。 ５、酸化膜以外の絶縁膜をシリコンナイトライド膜で構
   成した請求項３記載の半導体不揮発性メモリデバイス。 ６、複数のデータ蓄積部を、一導電型の半導体基板の表
   面上に所定の間隔をあけて形成した複数の極薄酸化膜と
   、前記複数の極薄酸化膜の表面上にそれぞれ形成した複
   数の酸化膜以外の絶縁膜と、前記複数の絶縁膜の表面上
   にそれぞれ形成した複数のゲートと、前記複数の極薄酸
   化膜間の前記半導体基板に形成した逆導電型の拡散領域
   とから構成した請求項１記載の半導体不揮発性メモリデ
   バイス。 ７、酸化膜以外の絶縁膜と前記ゲートの間に第２の酸化
   膜を設けた請求項６記載の半導体不揮発性メモリデバイ
   ス。 ８、酸化膜以外の絶縁膜をシリコンナイトライド膜で構
   成した請求項６記載の半導体不揮発性メモリデバイス。 ９、一導電型の半導体基板に形成された逆導電型のソー
   ス領域およびドレイン領域と、前記ソース領域および前
   記ドレイン領域間の前記半導体基板表面上に直列接続し
   て形成された複数のデータ蓄積部と、前記ソース領域と
   一端のデータ蓄積部の間に形成された分離ゲートと、前
   記ドレイン領域と他端のデータ蓄積部の間に形成された
   選択ゲートとからなるメモリセルブロックをマトリクス
   状に複数配置し、行方向に並んだ前記複数のメモリセル
   ブロックの前記各ドレイン領域を共通にビット線で接続
   し、列方向に並んだ前記複数のメモリセルブロックの前
   記各分離ゲート、前記各データ蓄積部および前記各選択
   ゲートのゲート電極をそれぞれ共通に制御線で接続し、
   前記ビット線および前記制御線に所定の電圧を印加し、
   前記複数のメモリセルブロックの所定のデータ蓄積部に
   対するデータの読み出し、消去、書き込みまたは書き込
   み禁止を制御する制御手段を設けた半導体不揮発性メモ
   リデバイス。 １０、制御手段が、 複数のデータ蓄積部のうちデータを読み出すべきデータ
   蓄積部以外のデータ蓄積部のゲート電極に、蓄積された
   データにかかわらず当該データ蓄積部をオン状態に制御
   する第１の電圧を印加する手段と、前記データを読み出
   すべきデータ蓄積部のゲート電極に、蓄積されたデータ
   に応じて当該データ蓄積部のオン・オフを制御する第２
   の電圧を印加し、当該データ蓄積部のデータをビット線
   に読み出す手段と、からなる読み出し手段を備えている
   ことを特徴とする請求項９記載の半導体不揮発性メモリ
   デバイス。 １１、制御手段が、 複数のデータ蓄積部のうち所定のデータ蓄積部のゲート
   電極に正または負の高電圧を印加して当該データ蓄積部
   のデータを消去する消去手段を備えていることを特徴と
   する請求項９記載の半導体不揮発性メモリデバイス。 １２、制御手段が、 ビット線の電位をハイレベル（またはローレベル）に保
   持し、複数のデータ蓄積部のゲート電極および選択ゲー
   トを第１の所定期間オン状態に保持し、そのオン状態保
   持期間中前記ビット線の電位をローレベル（またはハイ
   レベル）に保持し、また前記オン状態保持期間中もしく
   はそれ以前から書き込みすべきデータ蓄積部のゲート電
   極のみに正（または負）の高電圧を印加し、第２の所定
   期間高電圧印加し続けてゲート下強反転状態を維持し、
   前記データを書き込むべきデータ蓄積部にデータを書き
   込む書き込み手段を備えていることを特徴とする請求項
   ９記載の半導体不揮発性メモリデバイス。 １３、制御手段が、 ビット線の電位をハイレベル（またはローレベル）に保
   持し、複数のデータ蓄積部のゲート電極および選択ゲー
   トを第１の所定期間オン状態に保持し、そのオン状態保
   持期間中、前記ビット線の電位をそのままハイレベル （またはローレベル）に保持し続け、前記オン状態保持
   期間中もしくはそれ以前から書き込み禁止すべきデータ
   蓄積部のゲート電極のみに正（または負）の高電圧を印
   加し、第２の所定期間高電圧を印加し続けてゲート下空
   乏状態を維持し、前記書き込み禁止すべきデータ蓄積部
   へのデータ書き込みを禁止する書き込み禁止手段を備え
   ていることを特徴とする請求項９記載の半導体不揮発性
   メモリデバイス。 １４、制御手段が、 データの書き込み禁止前にビット線の電位をハイレベル
   （またはローレベル）に保持して選択ゲートをオン状態
   にし、複数のデータ蓄積部のゲート電位を順次変化させ
   、データ蓄積部のゲート下の電荷を順次転送し、ビット
   線に掃き出し、データ蓄積部のゲート直下を空乏化する
   電荷転送手段を備えていることを特徴とする請求項９記
   載の半導体不揮発性メモリデバイス。 １５、電荷転送手段が、 第１のタイミングにおいてドレイン領域に書き込み用の
   第１の電圧（＋ＨＶ）を印加する手段、と、 第２のタイミングにおいて複数のデータ蓄積部のゲート
   電極に、 Ｖ＿１≧｜Ｖ＿Ｔ＿Ｗ−Ｖ＿Ｔ＿Ｅ｜ Ｖ＿Ｔ＿Ｗ：前記データ蓄積部が書き込み状態にあると
   きの閾値電圧、 Ｖ＿Ｔ＿Ｅ：前記データ蓄積部が消去状態にあるときの
   閾値電圧、 の条件を満足する第２の電圧（Ｖ＿１）を印加する手段
   と、 第３〜第ｎ（ｎは前記データ蓄積部の数に等しい）のタ
   イミングにおいて、前記複数のデータ蓄積部のゲート電
   極を順次ＯＶに変化させる手段と、 その後のタイミングにおいて、前記ドレイン領域にＯＶ
   または前記第１の電圧（＋ＨＶ）を印加し、かつ前記複
   数のデータ蓄積部のうち所定のデータ蓄積部のゲート電
   極に前記第１の電圧（＋ＨＶ）を印加し、その他のデー
   タ蓄積部のゲート電極に前記第２の電圧 （Ｖ＿２）を印加する手段と、 からなることを特徴とする請求項１４記載の半導体不揮
   発性メモリデバイス。