JPS613458A - Ｍｉｓトランジスタ - Google Patents
ＭｉｓトランジスタInfo
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- JPS613458A JPS613458A JP12323084A JP12323084A JPS613458A JP S613458 A JPS613458 A JP S613458A JP 12323084 A JP12323084 A JP 12323084A JP 12323084 A JP12323084 A JP 12323084A JP S613458 A JPS613458 A JP S613458A
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- gate
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- 230000008878 coupling Effects 0.000 abstract description 7
- 238000010168 coupling process Methods 0.000 abstract description 7
- 238000005859 coupling reaction Methods 0.000 abstract description 7
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- 239000000758 substrate Substances 0.000 description 4
- 238000013459 approach Methods 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明はゲート酸化膜厚が薄いＫもかかわらずドレイン
側でのゲート酸化膜のブレークダウンを有効に抑制した
高耐圧ＭＩＳ ） ｔンリスタに関するものである。
側でのゲート酸化膜のブレークダウンを有効に抑制した
高耐圧ＭＩＳ ） ｔンリスタに関するものである。
高耐圧用ＭＩＳ ）ランリスタはドレイン耐圧を上げ、
かつオン抵抗を下げるために構造上の種々の工夫を必要
とする。例えばドレイン領域をチ・ヤネル領域に向って
延長し、この領域の不純物濃度を低めにセットし、（一
般にこの部分を延長ドレイン領域という）ゲート電極は
ソース側にのみ配した構造がある。この構造では、延長
ドレイン領域でドレイン電圧が徐々に吸収されるため、
入力ゲート電極が存在する部分のドレイン側に於けるチ
ャネルポテンシャルはトランジスタがオフ時に於ても低
く設定できる。しかし一般ＦＣ延長ドレイン領域の上は
解放され友状態にあるので、延長ドレイン中の電位分布
は真のドレイン端近くで急上昇し、従って電界も高くな
シ、耐圧をそれ程高くすることはできない。
かつオン抵抗を下げるために構造上の種々の工夫を必要
とする。例えばドレイン領域をチ・ヤネル領域に向って
延長し、この領域の不純物濃度を低めにセットし、（一
般にこの部分を延長ドレイン領域という）ゲート電極は
ソース側にのみ配した構造がある。この構造では、延長
ドレイン領域でドレイン電圧が徐々に吸収されるため、
入力ゲート電極が存在する部分のドレイン側に於けるチ
ャネルポテンシャルはトランジスタがオフ時に於ても低
く設定できる。しかし一般ＦＣ延長ドレイン領域の上は
解放され友状態にあるので、延長ドレイン中の電位分布
は真のドレイン端近くで急上昇し、従って電界も高くな
シ、耐圧をそれ程高くすることはできない。
そこで一般には第１図に示す様に、いわゆるフィールド
プレー）１１をドレインｓ側に付ける。フィールドプレ
ー）１１の電位はつねにドレイン電圧に等しいので、ゲ
ート直下に於て延長ドレインｌＯ中特に真のドレインに
近い部分の横方向電界を緩和し、耐圧を高めることが可
能である。図中、ｌは基板、２はソース、４は入力ゲー
トである。
プレー）１１をドレインｓ側に付ける。フィールドプレ
ー）１１の電位はつねにドレイン電圧に等しいので、ゲ
ート直下に於て延長ドレインｌＯ中特に真のドレインに
近い部分の横方向電界を緩和し、耐圧を高めることが可
能である。図中、ｌは基板、２はソース、４は入力ゲー
トである。
しかし今度はフィールドプレー）１１のソース２側のエ
ツジではチャネルの電位が低いにもかかわらず、フィー
ルドプレート１１の電位はドレイン電圧に等しいので、
ゲート酸化膜が薄いと酸化膜耐圧の問題が生じることに
なる。
ツジではチャネルの電位が低いにもかかわらず、フィー
ルドプレート１１の電位はドレイン電圧に等しいので、
ゲート酸化膜が薄いと酸化膜耐圧の問題が生じることに
なる。
そこで第２図に示す様にフィールドプレート１２を抵抗
性の物質例えば高抵抗ポリシリコンで形成し、ソース２
に近い側を一定電位例えばグラウンドに接地させること
により、フィールドプレート１２中に電位勾配を設け、
延長ドレインｌＯ中の横方向の電界を緩和すると同時に
ゲート酸化膜中の縦方向の電界も緩和する方法がある。
性の物質例えば高抵抗ポリシリコンで形成し、ソース２
に近い側を一定電位例えばグラウンドに接地させること
により、フィールドプレート１２中に電位勾配を設け、
延長ドレインｌＯ中の横方向の電界を緩和すると同時に
ゲート酸化膜中の縦方向の電界も緩和する方法がある。
この方法は、高耐圧化には非常に有効であるが、抵抗性
のゲート４中の電位分布が線形であるため必らずしもチ
ャネルの電位と一致せず、電界緩和効果を最大限には発
揮できないこと、又抵抗性ゲートを流れる用方法が限定
されるなどの問題があった。
のゲート４中の電位分布が線形であるため必らずしもチ
ャネルの電位と一致せず、電界緩和効果を最大限には発
揮できないこと、又抵抗性ゲートを流れる用方法が限定
されるなどの問題があった。
本発明の目的は充分低いオン抵抗を得るだめにゲート酸
化膜を薄くした場合に於ても、ドレイン耐圧を最大にせ
しめかつドレインのリーク電流は事実上無視し得る高耐
圧ＭＩＳ ）ランリスタを提供することにある。
化膜を薄くした場合に於ても、ドレイン耐圧を最大にせ
しめかつドレインのリーク電流は事実上無視し得る高耐
圧ＭＩＳ ）ランリスタを提供することにある。
本発明によるＭＩＳ トランジスタは、チャネル方向に
沿って２つ以上に分割されたゲート電極を備え、最もソ
ースに近いゲート電極より１つだけドレイン方向に寄っ
た所に存在するゲート電極が、一定電位に固定あるいは
容量結合され、最もドレイ／に近いゲート電極がドレイ
ンとコンタクトしているかあるいは容量結合され、これ
ら２つのゲート電極にはさまれた場所に他のゲート電極
がある場合は、互に両隣シのゲート電極と強く容量結合
しており、最もソースに近いゲート電極を入力端子とし
たことを特徴としている。
沿って２つ以上に分割されたゲート電極を備え、最もソ
ースに近いゲート電極より１つだけドレイン方向に寄っ
た所に存在するゲート電極が、一定電位に固定あるいは
容量結合され、最もドレイ／に近いゲート電極がドレイ
ンとコンタクトしているかあるいは容量結合され、これ
ら２つのゲート電極にはさまれた場所に他のゲート電極
がある場合は、互に両隣シのゲート電極と強く容量結合
しており、最もソースに近いゲート電極を入力端子とし
たことを特徴としている。
次に本発明の詳細な説明する。本発明の構成は第８図に
示す通りである。
示す通りである。
すなわち延長ドレイン耐圧上には、いくうかに分断され
たゲート電極５．６及び７．７・・・が形成され、・各
、々は互に隣同志と強く容量結合している。８は結合容
量を示す。この図では・一端のゲート電極５はドレイン
３に、又他端のゲート電極６はある定められた一定電位
の電源９にコンタクトしているが、これは各々容量結合
していてもかまわない。
たゲート電極５．６及び７．７・・・が形成され、・各
、々は互に隣同志と強く容量結合している。８は結合容
量を示す。この図では・一端のゲート電極５はドレイン
３に、又他端のゲート電極６はある定められた一定電位
の電源９にコンタクトしているが、これは各々容量結合
していてもかまわない。
ここでより一般性を持た”せるためにゲート電極６を１
番目とし、ゲート電極５をＮ番目になる様に各ゲートに
順に番号を割り当てる。ｉ番目とｉ＋１番目のゲート電
極との間に存在する結合容量をＣｉとする。
番目とし、ゲート電極５をＮ番目になる様に各ゲートに
順に番号を割り当てる。ｉ番目とｉ＋１番目のゲート電
極との間に存在する結合容量をＣｉとする。
第８ｆｇ！Ｊの等価回路を示す第４図から容易にゎかる
様にｉ番目のゲート電極の電位Ｖｉは一般に次の様に与
えられる。第４図中１８はゲート電極６に対するノード
、１４はゲート電極５に対するノードであ・る。
様にｉ番目のゲート電極の電位Ｖｉは一般に次の様に与
えられる。第４図中１８はゲート電極６に対するノード
、１４はゲート電極５に対するノードであ・る。
ここで）はドレイン電圧、ｖｏは電源９の電圧である。
ｖＯは■の最大値に比べて充分小さく設定する。量が大
きくなると分母の第１項は小さくなシ訂２項及び分子は
大きくなるのでｖｌは■に近づく。
きくなると分母の第１項は小さくなシ訂２項及び分子は
大きくなるのでｖｌは■に近づく。
ｌが′小さい場合はこの逆になるのでＶｉは■に近づく
。従って延長ドレイン１０上の各ゲート電極の電位をソ
ース２に近い方かもドレイノミ極に向って徐々に増加さ
せることが可能である。もし各結合容゛量を適切に選べ
ばその増加のさせ方をコントロールすることも可能であ
る。従ってチャネル電位の空間分布に対応した電位を各
ゲート電極にセットすることができ、フィールドプレー
トの役割をはたしながらかつゲート酸化膜中の電界を、
低く゛設定することが゛可能になる。
。従って延長ドレイン１０上の各ゲート電極の電位をソ
ース２に近い方かもドレイノミ極に向って徐々に増加さ
せることが可能である。もし各結合容゛量を適切に選べ
ばその増加のさせ方をコントロールすることも可能であ
る。従ってチャネル電位の空間分布に対応した電位を各
ゲート電極にセットすることができ、フィールドプレー
トの役割をはたしながらかつゲート酸化膜中の電界を、
低く゛設定することが゛可能になる。
しかも各ゲート電極は単に容量結合しているだけな゛の
で、ドレイ／に於けるリーク電流は本来のトランジスタ
に寄因するもの（たとえば基板へ流れるリーク電流）だ
けでありごく小さく抑えることができる。
で、ドレイ／に於けるリーク電流は本来のトランジスタ
に寄因するもの（たとえば基板へ流れるリーク電流）だ
けでありごく小さく抑えることができる。
第５図（ａ） 、 （ｂ）に本発明の実施例を示す。（
ａ）は平面図、（ｂ）はそれに対応する断面図である。
ａ）は平面図、（ｂ）はそれに対応する断面図である。
本トランジスタでは延長ドレイン８０上の各ゲート（ポ
リシリコンで形成） ２６，２７．２７・・・はすべて
コンタクトが取られ、金属配線３１図５で外に取り出さ
れる。
リシリコンで形成） ２６，２７．２７・・・はすべて
コンタクトが取られ、金属配線３１図５で外に取り出さ
れる。
２５は最もドレイン２３側に近いゲート電極、２６は延
長ドレイン３０上の最もソース２２側に近いゲート電極
を示している。２４は入力ゲートである。各ゲート間隔
はできるだけ狭い方が良いが、一応の目安としてゲート
酸化膜厚程度例えば２０００ Ｋで良い。
長ドレイン３０上の最もソース２２側に近いゲート電極
を示している。２４は入力ゲートである。各ゲート間隔
はできるだけ狭い方が良いが、一応の目安としてゲート
酸化膜厚程度例えば２０００ Ｋで良い。
これは電子ビーム露光及びドライエツチング等で実現で
きる。ここで金属配線８１と３２．３２と８８８８と８
４．３４と３５の間にゲート容量に比べて充分大きな容
量４１〜４４を外付けする。このとき容量比を、順に１
：２：４：４にする。外付は容量は例えばセラミックコ
ンデンサーを使えば良い。又金属配線３５には入力ゲー
ト２４に加わるハイレベルの電圧と等しい電圧例えばＩ
ＯＶ程度を与えておく。
きる。ここで金属配線８１と３２．３２と８８８８と８
４．３４と３５の間にゲート容量に比べて充分大きな容
量４１〜４４を外付けする。このとき容量比を、順に１
：２：４：４にする。外付は容量は例えばセラミックコ
ンデンサーを使えば良い。又金属配線３５には入力ゲー
ト２４に加わるハイレベルの電圧と等しい電圧例えばＩ
ＯＶ程度を与えておく。
以上罠より、本発明の構成が実現で、きる。
前述した実施例についてみれば、延長ドレイン上のゲー
ト２７の電位はドレインに近い方から、それぞれ０．５
（ＶＤ−ＶＯ） ＋Ｖ０ 、０．２５ （ＶＤ−ＶＯ
）４− Ｖｏ 。
ト２７の電位はドレインに近い方から、それぞれ０．５
（ＶＤ−ＶＯ） ＋Ｖ０ 、０．２５ （ＶＤ−ＶＯ
）４− Ｖｏ 。
０、１２５ （ＶＤ −Ｖｏ ） ＋ Ｖｏとなる。一
方トランジスタがオフしているときの延長ドレイン中の
電位分布は、はぼ距離の２乗で上昇する。従ってＶＤ
＞＞ ＶＯの場合、ゲート２７の各電位はその直下のチ
ャネル電位にほぼ等しくなる。このため本発明によれば
、フィールドプレート効果が充分発揮できると共にゲー
ト酸化膜中の電界も低く、トランジスタのドレイン耐圧
としては最大の値が容易に得られることになる。しかも
各ゲートは全て容量結合しているだけなのでリーク電流
は本質的になく、応用が限定されることもない。
方トランジスタがオフしているときの延長ドレイン中の
電位分布は、はぼ距離の２乗で上昇する。従ってＶＤ
＞＞ ＶＯの場合、ゲート２７の各電位はその直下のチ
ャネル電位にほぼ等しくなる。このため本発明によれば
、フィールドプレート効果が充分発揮できると共にゲー
ト酸化膜中の電界も低く、トランジスタのドレイン耐圧
としては最大の値が容易に得られることになる。しかも
各ゲートは全て容量結合しているだけなのでリーク電流
は本質的になく、応用が限定されることもない。
以上の説明では説明の便宜上典型的でしかも簡便な１つ
の実施例についてのみ述べて来たが、本発明はこの様な
実施例についてのみ限定されるものではない。例えば最
もドレイン電極に近いゲート電極は、ドレインとコンタ
クトせずに容量結合していても良く、この様な変形も当
然本発明に含まれる。
の実施例についてのみ述べて来たが、本発明はこの様な
実施例についてのみ限定されるものではない。例えば最
もドレイン電極に近いゲート電極は、ドレインとコンタ
クトせずに容量結合していても良く、この様な変形も当
然本発明に含まれる。
第１図は従来のフィールドプレート付トランジスタの断
面図、第２図は従来の抵抗性フィールドプレート付トラ
ンジスタの断面図、第８図は本発明の構造のトランジス
タの断面図、第４図はその動作原理を説明するだめの等
価回路、第５図（ａ）は本発明の典型的実施例の平面図
、（ｂ）は（ａ）の一部所面図である。 ｌ・・・基板、２・・・ソース、３・・・ドレイン、４
・・・入力ゲート、５・・・最もドレイン側忙近いゲー
ト電極、６・・・延長ドレイン上の最もソースに近いゲ
ート電極、７・・・分割されたゲート電極、８・・・結
合容量、９・・・バイアス電源、ｌＯ・・・延長ドレイ
ン、１８・・・ゲート電極６に対応するノード、１４・
・・ゲート電極５に対応するノード、２１・・・基板、
２２・・・ソース、２３・・・ドレイン、２４・・・入
力ゲート、２５・・・最もドレイン側に近いゲート電極
、２６・・・延長ドレイン上の最もソースに近いゲート
電極１．２７・・・分割されたゲート電極、８０・・・
延長ドレイン、８１．８２．３３．３４・・・２７にコ
ンタクトされた金属配線、８５・・・２６にコンタクト
された金属配線、４１．４２．４３．４４・・・結合容
量。
面図、第２図は従来の抵抗性フィールドプレート付トラ
ンジスタの断面図、第８図は本発明の構造のトランジス
タの断面図、第４図はその動作原理を説明するだめの等
価回路、第５図（ａ）は本発明の典型的実施例の平面図
、（ｂ）は（ａ）の一部所面図である。 ｌ・・・基板、２・・・ソース、３・・・ドレイン、４
・・・入力ゲート、５・・・最もドレイン側忙近いゲー
ト電極、６・・・延長ドレイン上の最もソースに近いゲ
ート電極、７・・・分割されたゲート電極、８・・・結
合容量、９・・・バイアス電源、ｌＯ・・・延長ドレイ
ン、１８・・・ゲート電極６に対応するノード、１４・
・・ゲート電極５に対応するノード、２１・・・基板、
２２・・・ソース、２３・・・ドレイン、２４・・・入
力ゲート、２５・・・最もドレイン側に近いゲート電極
、２６・・・延長ドレイン上の最もソースに近いゲート
電極１．２７・・・分割されたゲート電極、８０・・・
延長ドレイン、８１．８２．３３．３４・・・２７にコ
ンタクトされた金属配線、８５・・・２６にコンタクト
された金属配線、４１．４２．４３．４４・・・結合容
量。
Claims (1)
- （１）チャネル方向に沿つて２つ以上に分割されたゲー
ト電極を備え、最もソースに近いゲート電極より１つだ
けドレイン方向に寄つた所に存在するゲート電極が一定
電位に固定あるいは容量結合され、最もドレインに近い
ゲート電極がドレインとコンタクトされているかあるい
は容量結合され、これら２つのゲート電極にはさまれた
ゲート電極が存在する場合は互に両隣りのゲート電極と
強く容量結合しており、最もソースに近いゲート電極を
入力端子としたことを特徴とするＭＩＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12323084A JPS613458A (ja) | 1984-06-15 | 1984-06-15 | Ｍｉｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12323084A JPS613458A (ja) | 1984-06-15 | 1984-06-15 | Ｍｉｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613458A true JPS613458A (ja) | 1986-01-09 |
| JPH0564470B2 JPH0564470B2 (ja) | 1993-09-14 |
Family
ID=14855418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12323084A Granted JPS613458A (ja) | 1984-06-15 | 1984-06-15 | Ｍｉｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613458A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040045A (en) * | 1990-05-17 | 1991-08-13 | U.S. Philips Corporation | High voltage MOS transistor having shielded crossover path for a high voltage connection bus |
| EP0461877A2 (en) * | 1990-06-12 | 1991-12-18 | Mitsubishi Denki Kabushiki Kaisha | Structure for preventing electric field concentration in semiconductor device |
| US5157471A (en) * | 1988-05-16 | 1992-10-20 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
| US5198996A (en) * | 1988-05-16 | 1993-03-30 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
| EP1336989A3 (de) * | 2002-02-18 | 2004-06-02 | Infineon Technologies AG | Transistorbauelement |
| JP2005277377A (ja) * | 2004-02-24 | 2005-10-06 | Seiko Instruments Inc | 高電圧動作電界効果トランジスタとそのバイアス回路およびその高電圧回路 |
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| EP1589585A1 (en) * | 2003-01-28 | 2005-10-26 | Rohm Co., Ltd. | Semiconductor device and its manufacturing method |
| JP2012004581A (ja) * | 2004-02-24 | 2012-01-05 | Seiko Instruments Inc | 電界効果トランジスタの高電圧動作方法とそのバイアス回路 |
-
1984
- 1984-06-15 JP JP12323084A patent/JPS613458A/ja active Granted
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