JP2005277377A - 高電圧動作電界効果トランジスタとそのバイアス回路およびその高電圧回路 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 230
- 239000000758 substrate Substances 0.000 claims description 73
- 230000015572 biosynthetic process Effects 0.000 claims description 53
- 238000005513 bias potential Methods 0.000 claims description 42
- 239000010408 film Substances 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 33
- 230000007423 decrease Effects 0.000 claims description 21
- 230000000694 effects Effects 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 9
- 230000005684 electric field Effects 0.000 claims description 8
- 230000003247 decreasing effect Effects 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000005685 electric field effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 7
- 230000008569 process Effects 0.000 abstract description 5
- 238000009826 distribution Methods 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 21
- 230000004048 modification Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 230000008859 change Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 230000001052 transient effect Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- -1 SOI Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Images
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- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
- A47B3/00—Folding or stowable tables
- A47B3/06—Folding or stowable tables with separable parts
- A47B3/063—Folding or stowable tables with separable parts combined with seats
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
- A47B41/00—School desks or tables
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- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
- A47B91/00—Feet for furniture in general
- A47B91/02—Adjustable feet
- A47B91/022—Adjustable feet using screw means
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- A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
- A47B91/00—Feet for furniture in general
- A47B91/06—Gliders or the like
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- A47C—CHAIRS; SOFAS; BEDS
- A47C7/00—Parts, details, or accessories of chairs or stools
- A47C7/02—Seat parts
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。
【選択図】 図6
Description
基板と、
該基板の表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域を挟んで離間して設けられたソース領域と、ドレイン領域と、
該チャネル形成領域上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上に設けられた抵抗性のゲートと、
該抵抗性ゲートのソース領域端部側に設けられたソース側電極と、該抵抗性ゲートのドレイン領域端部側に設けられたドレイン側電極と、
から少なくとも構成され、
該ソース側電極へ信号電位を供給し、ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
ただし、現実には上記Ec*Lの最大値より小さいドレイン−基板間接合耐圧で制限を受ける場合が多い。
同様の構造が特許文献2で実効チャネル長可変の目的で特許文献2に開示されているが、高電圧動作を実現する構成としては利用されていない。また本発明のバイアス電位条件は開示されていない。
この高耐圧効果はVd1からVgを差し引いた値Vd2が丁度Vdそのものの値で無くともVsよりもVdに近い値でVdの増減にしたがって増減する電位であればVd以上の値でもVd以下の値でも発現する。
このように上記理想的な場合から現実問題に立ちかえると、トランジスタそのものの2次効果、バイアス電位供給回路の特性により、必ずしも厳密にVd2=Vdとするのが得策でない場合が多い。Vd2はドレイン電位の絶対値が大きい時にドレイン電位にしたがって増減すれば、チャネルのドレイン端部での電界も、ゲート絶縁膜電界もともに緩和されて、高電圧動作電界効果トランジスタを実現することができる。
またVd1がVgを含まないVd1=Vd2という形をとる場合でも、Vd1に内包されるVgがIC、LSI内の電源電位以下の第1定電位Vs1で置きかえられても、高耐圧化効果は発現される。ドレイン側電極とドレイン間の電位差はIC、LSI内の電源電圧にさらにその設計マージンを加えた程度はゲート絶縁膜耐圧だけから考えても充分許容されるからである。なお、標準トランジスタは、通常、内部logic用と外部interface用と2種類用意されている場合が多いので、電流容量より高電圧化優先の場合は、外部interface用のゲート絶縁膜厚および電圧を適用することができる。
本発明では、VgないしはVs1を「規定の電位」、Vd2を「ドレイン電位にしたがって増減する電位」、Vd1を「絶対値が規定の電位以上でドレイン電位にしたがって増減するバイアス電位」とよぶ。
基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向の2つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した1本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース側電極へ信号電位、該ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソースドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の抵抗性分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
ソース領域に隣る該分割ゲート以外の該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向の2つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した1本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース領域に隣る分割ゲートへ信号電位を供給し、
該ソース側電極へ規定電位、該ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
前記複数の分割ゲート間下方のチャネル形成領域部分へチャネルキャリアと同一導電形の中間領域を設ける。
ただし、チャネル形成領域にこれをデプレッションチャネルとする不純物が添加されている場合はこの中間領域は省略できる場合もある。
基板と、
該基板の表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域を挟んで離間して設けられたソース領域と、ドレイン領域と、
該チャネル形成領域上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上に設けられた抵抗性のゲートと、
該抵抗性ゲートのソース領域端部側に設けられたソース側電極と、該抵抗性ゲートのドレイン領域端部側に設けられたドレイン側電極と、
から少なくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ソース側電極へ第1定電位を供給し、ドレイン側電極へ絶対値が第1定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向の2つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した1本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース側電極へ第1定電位、該ドレイン側電極へ絶対値が第1定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第2抵抗素子と、
から少なくとも構成され、
該第1抵抗素子の他端へ第1の電位を供給し、該第2抵抗素子の他端を第2の電位を供給し、
該第2電界効果トランジスタは本発明の第1解決手段および第2解決手段のうちの一つの高電圧動作電界効果トランジスタであり、
該第2電界効果トランジスタのソースを該第1絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第2電界効果トランジスタのドレイン側電極へ該第2電位を供給し、該第2電界効果トランジスタのソース側電極は該第1絶縁ゲート電界効果トランジスタのソースへ接続し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された1つの点を出力とすることを特徴とする高電圧動作回路要素。
第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第2抵抗素子と、
から少なくとも構成され、
該第1抵抗素子の他端へ第1の電位を供給し、該第2抵抗素子の他端を第2の電位を供給し、
該第2電界効果トランジスタは本発明の第2解決手段の変形例の高電圧動作電界効果トランジスタであり、
該第2電界効果トランジスタのソースを該第1絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第2電界効果トランジスタのドレイン側電極へ該第2電位を供給し、該第2電界効果トランジスタのソース領域に隣る分割ゲートおよび該第2電界効果トランジスタのソース側電極は該第1絶縁ゲート電界効果トランジスタのソースへ接続し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された1つの点を出力とすることを特徴とする高電圧動作回路要素。
なお、従来の高耐圧断面構造と組み合わせることができれば更に高電圧動作化が可能。
2.チャネル長を長くして耐圧を改善したトランジスタに較べて、高電圧動作、駆動電流共に改善できる。
3.バイアス回路を必要とするが、標準電圧IC用に用意された製造工程で実現することができる。変更があってもわずかな変更で高電圧動作が実現可能。
4.ゲート絶縁膜は標準電圧IC用、またはそのICの出力トランジスタ(通常内部電圧より高電圧)があればそのために既に用意された絶縁膜を流用することができる。
5.したがって、高電圧出力のICを通常のIC製造ラインで製造することができる。
6.従来、電流容量を確保した高電圧動作が困難であった、SOI基板、ガラス基板、有機基板上のTFTに代表される半導体薄膜に作成された電界効果トランジスタの高電圧動作が可能となる。
7.本発明の第1解決手段の変形例1、第2解決手段の変形例2を導入することにより、IC、LSIチップ内で標準電圧信号領域と高電圧動作領域とを分けることができ、高電圧配線を低電圧動作領域内に配置する危険を避け、かつ高電圧動作領域まで標準電圧信号を低振幅で送信することによる信号の遅延の抑制が可能となる。
基板(100)と、
基板の表面に離間して設けられたソース領域200と、ドレイン領域300と、
該ソース領域200とドレイン領域300に挟まれて該基板表面に設けられた半導体のチャネル形成領域(130)(図5では中間領域230が設けられているために130−1、130−2、130−3とに分割されている)と、
該チャネル形成領域上方にゲート絶縁膜を介して設けられたゲートを設ける。そのゲートをソース・ドレイン方向で分割し、抵抗性のゲートとし、図5の平面図に示すようにソース・ドレイン方向と交叉する方向(チャネル幅W方向)の2つの端部で隣る前記分割ゲートを交互に接続して一本のゲート(502)とし、ソース側の端部にソース側電極(522)、ドレイン側にドレイン側電極(532)を設け、前記実施様態例1と同様に、信号電位をソース側電極へ、絶対値が規定電位以上で絶対値がドレイン電位にしたがって増減するバイアス電位をドレイン側電極に供給することによって高電圧動作電界効果トランジスタを実現することができる。
この場合は、ドレイン側電極とソース側電極の距離が長く取れるので、抵抗性ゲート部分のシート抵抗は図3の実施様態の第1例よりけた違いに小さくて良く、抵抗性ゲート部分はアナログMOSICの多結晶シリコン抵抗と同じ不純物濃度で形成することができるため好都合である。
基板(100)と、
基板の表面に離間して設けられたソース領域200と、ドレイン領域300と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域(130)と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の抵抗性分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
ソース領域に隣る該分割ゲート(500−1)以外の該分割ゲート502は抵抗性であり、ソース・ドレイン方向と交叉する方向の2つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した1本のゲート(502)を構成し、ソース側端部にソース側電極(522)、ドレイン側端部にドレイン側電極(532)を設け、
該ソース領域に隣る分割ゲート(500−1)へ信号電位を供給し、
該ソース側電極(522)へ規定電位、該ドレイン側電極(532)へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することで、高電圧動作電界効果トランジスタを得ることができる。
この場合、抵抗性ゲートのソース側電極522、ドレイン側電極532は分割ゲート502のソース領域に近い端部、ドレイン領域に近い端部にそれぞれ設けられる。
ゲートのソース側電極522へは規定電位(Vs1およびVgのうちの一方)が供給され、ゲートのドレイン側電極532へはVd1が供給される。
高周波の入力インピーダンスを高くするために、前記ソース側電極522へ供給する電位はVs1に固定することができる。この場合も耐圧の改善効果は見られる。
高周波特性をさらに改善するために前記ソース側電極522と交流接地点との間にキャパシタンス成分を有する素子(例えばpn接合、MISキャパシタ)を接続することができる。
基板と、
該基板の表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域を挟んで離間して設けられたソース領域と、ドレイン領域と、
該チャネル形成領域上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上に設けられた抵抗性のゲートと、
該抵抗性ゲートのソース領域端部側に設けられたソース側電極と、該抵抗性ゲートのドレイン領域端部側に設けられたドレイン側電極と、
から少なくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ソース側電極へ第1定電位を供給し、ドレイン側電極へ絶対値が第1定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向の2つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した1本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース側電極へ第1定電位、該ドレイン側電極へ絶対値が第1定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
2つの入力と1つの出力を少なくとも有する加算回路から少なくともなり、
該2つの入力の内の一方にドレイン電位にしたがって増減する電位を供給し、該2つの入力の内の他方に規定電位を供給し、
該加算回路の出力の電位を前記ドレイン側電極へバイアス電位として供給する。
直列に接続された2つの抵抗素子(50−0、50−1)から少なくともなり、
該2つの抵抗素子の直列接続端部の一方(60−1)は高電圧電源の電位が供給され、他方(60−0)はドレインへ接続され、
該2つの抵抗素子間の接続点(60−3)から前記ドレイン側電極へバイアス電位を供給する。
直列接続された整流素子(43)と抵抗素子(50−2)とからすくなくともなり、
該整流素子側の直列接続端(60−0)をドレインに接続し、
該抵抗素子側の直列接続端(60−2)へ規定電位を供給し、
該整流素子(43)と該抵抗素子(50−2)との間の接続点(60−3)から前記ドレイン側電極へバイアス電位を供給する。
第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第2抵抗素子と、
から少なくとも構成され、
該第1抵抗素子の他端へ第1の電位を供給し、該第2抵抗素子の他端を第2の電位を供給し、
該第2電界効果トランジスタは本発明の第1解決手段および第2解決手段のうちの一つの高電圧動作電界効果トランジスタであり、
該第2電界効果トランジスタのソースを該第1絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第2電界効果トランジスタのドレイン側電極へ該第2電位を供給し、該第2電界効果トランジスタのソース側電極は該第1絶縁ゲート電界効果トランジスタのソースへ接続し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された1つの点を出力とすることを特徴とする高電圧動作回路要素。
第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第2抵抗素子と、
から少なくとも構成され、
該第1抵抗素子の他端へ第1の電位を供給し、該第2抵抗素子の他端を第2の電位を供給し、
該第2電界効果トランジスタは本発明の第2解決手段の変形例の高電圧動作電界効果トランジスタであり、
該第2電界効果トランジスタのソースを該第1絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第2電界効果トランジスタのドレイン側電極へ該第2電位を供給し、該第2電界効果トランジスタのソース領域に隣る分割ゲートおよび前記ソース側電極は該第1絶縁ゲート電界効果トランジスタのソースへ接続し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された1つの点を出力とすることを特徴とする高電圧動作回路要素。
50−1、50−2はそれぞれ前記第1抵抗素子、前記第2抵抗素子、45は前記第1絶縁ゲート電界効果トランジスタ、45−200、45−300、45−500はそれぞれ前記第1絶縁ゲート電界効果トランジスタのソース、ドレイン、ゲートを示す。46は前記第2電界効果トランジスタ、46−200、46−300、46−501、46−522、46−532はそれぞれ前記第2電界効果トランジスタ(高電圧動作電界効果トランジスタ)46のソース、ドレイン、前記ソース領域に隣る分割ゲート、ゲートのソース側電極、ドレイン側電極を示す。60−1は第1抵抗素子50−1の他端であり第1電位V1が供給され、60−2は第2抵抗素子50−2の他端であり第2電位V2が供給されている。第2電界効果トランジスタのドレイン側電極46−532へは第2電位V2が供給されている。
前記第2抵抗素子の代わりに前期ソース側電極・ドレイン側電極間の抵抗ゲートを使用して前記第2の抵抗素子を削除した高電圧動作回路要素、
前記第1抵抗素子および第2抵抗素子のうちすくなくとも1つを直列接続複数抵抗素子としその接続点を出力とした高電圧動作回路要素、
また前記第1抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第2電界効果トランジスタのソースを接続した高電圧動作回路要素、
前記第2抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第2電界効果トランジスタのドレイン、前記ソース側電極、ドレイン側電極のうちの少なくとも1つを接続した高電圧動作回路要素、
前記第2電界効果トランジスタのドレインを第2電位に接続した高電圧動作回路要素、
前記第2電界効果トランジスタのドレインを第3抵抗素子を介して第2電位に接続した高電圧動作回路要素、
前記第2電界効果トランジスタのドレインを第3電位に接続した高電圧動作回路要素、
前記第1抵抗素子、第2抵抗素子の内一方を定電流素子とした高電圧動作回路要素、
この他等業者が通常の技術範囲で素子を追加・変更した回路要素は本発明の権利範囲に含まれる。
上記高電圧動作回路要素において、前記第1の電位を高電圧電源電位VHとし、前記第2の電位を接地電位とし、前記第2電界効果トランジスタ(46)のドレインに第3の抵抗素子(50−3)を介して接地電位を供給し、
前記第1絶縁ゲート電界効果トランジスタ(45)のゲート(45−500)を本発明の高電圧動作電界効果トランジスタのドレインへ接続し、
前記第1絶縁ゲート電界効果トランジスタのドレイン(45−300)と前記第1抵抗素子(50−1)との接続点(60−3)からバイアス電位を、前記本発明の高電圧動作電界効果トランジスタの前記ドレイン側電極へ供給する。
前記第1の電位と前記第2の電位の内一方を高電圧電源の電位とし、他方を接地電位および規定電位の内の1つとし、
前記第1絶縁ゲート電界効果トランジスタのゲートを本発明の高電圧動作電界効果トランジスタのドレインへ接続し、
前記出力からバイアス電位を前記ドレイン側電極へ供給する
ことによっても本発明の高電圧動作電界効果トランジスタのためのバイアス回路を構成することができる。
本発明は、公知の技術範囲で構造ないしバイアスが変更されたトランジスタも含み、更に本発明の構成が組み込まれた合成トランジスタも本発明の範囲に含まれる。また本発明のバイアス回路において記述した素子以外に抵抗素子、容量素子、トランジスタ等の素子が通常の技術力の範囲で追加されたものも本発明の範囲に含まれる。
43 整流素子
45 バイアス回路用第1絶縁ゲート電界効果トランジスタ
45−200 第1絶縁ゲート電界効果トランジスタ45のソース領域
45−300 第1絶縁ゲート電界効果トランジスタ45のドレイン領域
45−500 第1絶縁ゲート電界効果トランジスタ45のゲート
46 バイアス回路用第2電界効果トランジスタ
46−200 第2電界効果トランジスタ46のソース領域
46−300 第2電界効果トランジスタ46のドレイン領域
46−501 第2電界効果トランジスタ46のソース領域へ隣る分割ゲート
46−522 第2電界効果トランジスタ46のソース側電極
46−532 第2電界効果トランジスタ46のドレイン側電極
50−0 抵抗素子
50−1 抵抗素子
50−2 抵抗素子
50−3 抵抗素子
60−0 端子
60−1 端子
60−2 端子
60−3 出力端子
68−4 出力端子
100 基板
130 チャネル形成領域
130−1 第1の分割チャネル形成領域
130−2 第2の分割チャネル形成領域
130−3 第3の分割チャネル形成領域
130−4 第4の分割チャネル形成領域
200 ソース領域
230 中間領域
230−1 第1の中間領域
230−2 第2の中間領域
230−3 第3の中間領域
280 ソースエクステンション
205 ソース引出し配線
300 ドレイン領域
340 ドレインエクステンション
380 高耐圧ドレイン構造
305 ドレイン引出し配線
400 ゲート絶縁膜
480 高耐圧ゲート絶縁膜
500 ゲート
520 ゲートのソース側電極
522 ゲートのソース側電極
525 ソース側ゲート配線
530 ゲートのドレイン側電極
532 ゲートのドレイン側電極
535 ドレイン側ゲート配線
580 フィールドプレート
500−1 ソース領域へ隣る分割ゲート
501 ソース領域へ隣る分割ゲート
Claims (32)
- 基板と、
該基板の表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域を挟んで離間して設けられたソース領域と、ドレイン領域と、
該チャネル形成領域上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上に設けられた抵抗性のゲートと、
該抵抗性ゲートのソース領域端部側に設けられたソース側電極と、該抵抗性ゲートのドレイン領域端部側に設けられたドレイン側電極と、
から少なくとも構成され、
該ソース側電極へ信号電位を供給し、ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。 - 基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向の2つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した1本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース側電極へ信号電位、該ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。 - 基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の抵抗性分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
ソース領域に隣る該分割ゲート以外の該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向の2つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した1本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース領域に隣る分割ゲートへ信号電位を供給し、
該ソース側電極へ規定電位、該ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。 - 前記複数の分割ゲート間下方のチャネル形成領域部分へチャネルキャリアと同一導電形の中間領域を設けたことを特徴とする請求項2、3のうちの1つに記載された高電圧動作電界効果トランジスタ。
- 基板と、
該基板の表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域を挟んで離間して設けられたソース領域と、ドレイン領域と、
該チャネル形成領域上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上に設けられた抵抗性のゲートと、
該抵抗性ゲートのソース領域端部側に設けられたソース側電極と、該抵抗性ゲートのドレイン領域端部側に設けられたドレイン側電極と、
から少なくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ソース側電極へ第1定電位を供給し、ドレイン側電極へ絶対値が第1定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。 - 基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向の2つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した1本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース側電極へ第1定電位、該ドレイン側電極へ絶対値が第1定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。 - 前記複数の分割ゲート間下方のチャネル形成領域部分へチャネルキャリアと同一導電形の中間領域を設けたことを特徴とする請求項6に記載された高電圧動作電界効果トランジスタ。
- 前記ドレイン領域と前記ドレイン側電極との間へ容量性素子を接続したことを特徴とする請求項1、2、3、4のうち1つに記載された高電圧動作電界効果トランジスタ。
- 前記ドレイン領域と前記ドレイン側電極との間へ容量性素子を接続したことを特徴とする請求項5、6、7のうち1つに記載された高電圧動作電界効果トランジスタ。
- 前記ドレイン側電極へ整流素子の一端を接続し、該整流素子の他端に第2定電位を供給したことを特徴とする請求項1、2、3、4、8のうち1つに記載された高電圧動作電界効果トランジスタ。
- 前記ドレイン側電極へ整流素子の一端を接続し、該整流素子の他端に第2定電位を供給したことを特徴とする請求項5、6、7、9のうち1つに記載された高電圧動作電界効果トランジスタ。
- 前記基板は半導体基板であることを特徴とする請求項1、2、3、4、5、6、7、8、9、10、11のうち1つに記載された高電圧動作電界効果トランジスタ。
- 前記基板は支持基板表面に支持基板から絶縁された半導体薄膜を設けた基板であることを特徴とする請求項1、2、3、4、5、6、7、8、9、10、11のうち1つに記載された高電圧動作電界効果トランジスタ。
- 2つの入力と1つの出力を少なくとも有する加算回路から少なくともなり、
該2つの入力の内の一方にドレイン電位にしたがって増減する電位を供給し、該2つの入力の内の他方に規定の電位を供給し、
該加算回路の出力の電位を前記ドレイン側電極へバイアス電位として供給することを特徴とする請求項1、2、3、4、8、10のうち1つに記載された高電圧動作電界効果トランジスタのバイアス回路。 - 2つの入力と1つの出力を少なくとも有する加算回路から少なくともなり、
該2つの入力の内の一方にドレイン電位にしたがって増減する電位を供給し、該2つの入力の内の他方に第1定電位を供給し、
該加算回路の出力の電位を前記ドレイン側電極へバイアス電位として供給することを特徴とする請求項5、6、7、9、11のうち1つに記載された高電圧動作電界効果トランジスタのバイアス回路。 - 直列に接続された2つの抵抗素子から少なくともなり、
該2つの抵抗素子の直列接続端部の一方は高電圧電源の電位が供給され、他方はドレインへ接続され、
該2つの抵抗素子間の接続点から前記ドレイン側電極へバイアス電位を供給することを特徴とする請求項1、2、3、4、5、6、7、8、9、10、11のうち1つに記載された高電圧動作電界効果トランジスタのためのバイアス回路。 - 直列接続された整流素子と抵抗素子とからすくなくともなり、
該整流素子側の直列接続端をドレインに接続し、
該抵抗素子側の直列接続端へ規定の電位を供給し、
該整流素子と該抵抗素子との間の接続点から前記ドレイン側電極へバイアス電位を供給することを特徴とする請求項1、2、3、4、8、10のうち1つに記載された高電圧動作電界効果トランジスタのためのバイアス回路。 - 直列接続された整流素子と抵抗素子とからすくなくともなり、
該整流素子側の直列接続端をドレインに接続し、
該抵抗素子側の直列接続端へ第1定電位を供給し、
該整流素子と該抵抗素子との間の接続点から前記ドレイン側電極へバイアス電位を供給することを特徴とする請求項5、6、7、9、11のうち1つに記載された高電圧動作電界効果トランジスタのためのバイアス回路。 - 第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第2抵抗素子と、
から少なくとも構成され、
該第1抵抗素子の他端へ第1の電位を供給し、該第2抵抗素子の他端を第2の電位を供給し、
該第2電界効果トランジスタは請求項1、2、4、8、10のうちの一項の高電圧動作電界効果トランジスタであり、
該第2電界効果トランジスタのソースを該第1絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第2電界効果トランジスタのドレイン側電極へ該第2電位を供給し、該第2電界効果トランジスタのソース側電極は該第1絶縁ゲート電界効果トランジスタのソースへ接続し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された1つの点を出力とすることを特徴とする高電圧動作回路要素。 - 第1絶縁ゲート電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタと相補形の第2電界効果トランジスタと、
該第1絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第1抵抗素子と、
該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第2抵抗素子と、
から少なくとも構成され、
該第1抵抗素子の他端へ第1の電位を供給し、該第2抵抗素子の他端を第2の電位を供給し、
該第2電界効果トランジスタは請求項3、4、、8、10のうちの一項の高電圧動作電界効果トランジスタであり、
該第2電界効果トランジスタのソースを該第1絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第2電界効果トランジスタのドレイン側電極へ該第2電位を供給し、該第2電界効果トランジスタのソース領域に隣る分割ゲートおよび該第2電界効果トランジスタのソース側電極は該第1絶縁ゲート電界効果トランジスタのソースへ接続し、
該第1絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第1絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された1つの点を出力とすることを特徴とする高電圧動作回路要素。 - 前記第1絶縁ゲート電界効果トランジスタはデプレッション形であることを特徴とする請求項19および20のうち一項記載の高電圧動作回路要素。
- 前記第2抵抗素子の代わりに前期ソース側電極・ドレイン側電極間の抵抗ゲートを使用して前記第2の抵抗素子を削除した請求項19および20のうち一項記載の高電圧動作回路要素。
- 前記第1抵抗素子および第2抵抗素子のうちすくなくとも1つを直列接続複数抵抗素子としその接続点を出力とした請求項19および20のうち一項記載の高電圧動作回路要素。
- 前記第1抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第2電界効果トランジスタのソースを接続した請求項19および20のうち一項記載の高電圧動作回路要素。
- 前記第2抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第2電界効果トランジスタのドレイン、前記ソース側電極、ドレイン側電極のうちの少なくとも1つを接続した請求項19および20のうち一項記載の高電圧動作回路要素。
- 前記第2電界効果トランジスタのドレインを第2電位に接続した請求項19および20のうち一項記載の高電圧動作回路要素。
- 前記第2電界効果トランジスタのドレインを第3抵抗素子を介して第2電位に接続した請求項19および20のうち一項記載の高電圧動作回路要素。
- 前記第1抵抗素子、第2抵抗素子の内一方を定電流素子とした請求項19および20のうち一項記載の高電圧動作回路要素。
- 前記入力と前記絶縁ゲート電界効果トランジスタのソースおよび前記出力のうちの少なくとも1つに容量性素子を接続したことを特徴とする請求項19、20、24のうち一項記載の高電圧回路要素
- 請求項19、20、24、29のうち一項記載の高電圧動作回路要素において、前記第1の電位を高電圧電源電位VHとし、前記第2の電位を接地電位とし、前記第2電界効果トランジスタのドレインに第3の抵抗素子を介して接地電位を供給し、
前記第1絶縁ゲート電界効果トランジスタのゲートを請求項1、2、3、4、5、6、7、8、9、10、11のうちの一項に記載の高電圧動作電界効果トランジスタのドレインへ接続し、
前記第1絶縁ゲート電界効果トランジスタのドレインと前記第1抵抗素子との接続点からバイアス電位を、前記請求項1、2、3、4、5、6のうち一項に記載の高電圧動作電界効果トランジスタの前記ドレイン側電極へ供給することを特徴とする前記請求項1、2、3、4、5、6、7、8、9、10、11のうち1項に記載された高電圧動作電界効果トランジスタのバイアス回路。 - 請求項19、20、24、29のうち一項記載の高電圧動作回路要素において、前記第2電界効果トランジスタのドレインに第2の電位を供給し、
前記第1の電位と前記第2の電位の内一方を高電圧電源の電位とし、他方を接地電位および規定電位の内の1つとし、
前記第1絶縁ゲート電界効果トランジスタのゲートを請求項1、2、3、4、8、10のうち1つに記載された高電圧動作電界効果トランジスタのドレインへ接続し、
前記出力からバイアス電位を前記ドレイン側電極へ供給することを特徴とする請求項1、2、3、4、8、10のうち1つに記載された高電圧動作電界効果トランジスタのためのバイアス回路。 - 請求項19、20、24、29のうち一項記載の高電圧動作回路要素において、前記第2電界効果トランジスタのドレインに第2の電位を供給し、
前記第1の電位と前記第2の電位の内一方を高電圧電源の電位とし、他方を接地電位および第1定電位の内の1つとし、
前記第1絶縁ゲート電界効果トランジスタのゲートを請求項5、6、7、9、11のうち1つに記載された高電圧動作電界効果トランジスタのドレインへ接続し、
前記出力からバイアス電位を前記ドレイン側電極へ供給することを特徴とする請求項5、6、7、9、11のうち1つに記載された高電圧動作電界効果トランジスタのためのバイアス回路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004318750A JP4855668B2 (ja) | 2004-02-24 | 2004-11-02 | 電界効果トランジスタの高電圧動作方法とそのバイアス回路およびその高電圧動作回路要素 |
US11/063,468 US7432568B2 (en) | 2004-02-24 | 2005-02-22 | High voltage operating field effect transistor, and bias circuit therefor and high voltage circuit thereof |
TW094105441A TWI344697B (en) | 2004-02-24 | 2005-02-23 | High voltage operating field effect transistor, and bias circuit therefor and high voltage circuit thereof |
KR1020050015539A KR101162771B1 (ko) | 2004-02-24 | 2005-02-24 | 고전압 작동 전계 효과 트랜지스터, 및 그것을 위한 바이어스 회로 및 고전압 회로 |
CN2005100656505A CN1758443B (zh) | 2004-02-24 | 2005-02-24 | 高压工作场效应晶体管、其偏置电路以及高压电路 |
US12/283,638 US7816212B2 (en) | 2004-02-24 | 2008-09-12 | Method of high voltage operation of a field effect transistor |
KR1020120021262A KR101232589B1 (ko) | 2004-02-24 | 2012-02-29 | 고전압 작동 전계 효과 트랜지스터, 및 그것을 위한 바이어스 회로 및 고전압 회로 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004048668 | 2004-02-24 | ||
JP2004048668 | 2004-02-24 | ||
JP2004318750A JP4855668B2 (ja) | 2004-02-24 | 2004-11-02 | 電界効果トランジスタの高電圧動作方法とそのバイアス回路およびその高電圧動作回路要素 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011197434A Division JP5395137B2 (ja) | 2004-02-24 | 2011-09-09 | 高電圧動作電界効果トランジスタとそのバイアス回路およびその高電圧動作回路要素 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005277377A true JP2005277377A (ja) | 2005-10-06 |
JP4855668B2 JP4855668B2 (ja) | 2012-01-18 |
Family
ID=34863524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004318750A Expired - Fee Related JP4855668B2 (ja) | 2004-02-24 | 2004-11-02 | 電界効果トランジスタの高電圧動作方法とそのバイアス回路およびその高電圧動作回路要素 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7432568B2 (ja) |
JP (1) | JP4855668B2 (ja) |
KR (2) | KR101162771B1 (ja) |
CN (1) | CN1758443B (ja) |
TW (1) | TWI344697B (ja) |
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- 2004-11-02 JP JP2004318750A patent/JP4855668B2/ja not_active Expired - Fee Related
-
2005
- 2005-02-22 US US11/063,468 patent/US7432568B2/en not_active Expired - Fee Related
- 2005-02-23 TW TW094105441A patent/TWI344697B/zh not_active IP Right Cessation
- 2005-02-24 CN CN2005100656505A patent/CN1758443B/zh not_active Expired - Fee Related
- 2005-02-24 KR KR1020050015539A patent/KR101162771B1/ko active IP Right Grant
-
2008
- 2008-09-12 US US12/283,638 patent/US7816212B2/en not_active Expired - Fee Related
-
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- 2012-02-29 KR KR1020120021262A patent/KR101232589B1/ko active IP Right Grant
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---|---|
KR101232589B1 (ko) | 2013-02-12 |
KR20120026590A (ko) | 2012-03-19 |
KR101162771B1 (ko) | 2012-07-04 |
TWI344697B (en) | 2011-07-01 |
US7432568B2 (en) | 2008-10-07 |
KR20060042173A (ko) | 2006-05-12 |
JP4855668B2 (ja) | 2012-01-18 |
US7816212B2 (en) | 2010-10-19 |
TW200539444A (en) | 2005-12-01 |
CN1758443B (zh) | 2010-06-16 |
CN1758443A (zh) | 2006-04-12 |
US20050184350A1 (en) | 2005-08-25 |
US20090014816A1 (en) | 2009-01-15 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
RD01 | Notification of change of attorney |
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|
A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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