CN117116915B - 半导体结构及其制备方法、方块电阻的测量方法 - Google Patents
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Abstract
本申请涉及一种半导体结构及其制备方法、方块电阻的测量方法，半导体结构包括衬底以及电阻结构，衬底内包括沿第一方向间隔排布的隔离结构，及由隔离结构定义的有源区；电阻结构位于衬底的顶面，电阻结构包括蛇形电阻块及与蛇形电阻块的首尾分别连接的两个条形电阻块；其中，蛇形电阻结构在衬底的顶面的正投影与有源区无重叠且半包围邻接的有源区，且沿第一方向相邻的有源区中，一有源区的裸露面与另一有源区的裸露面位于有源区沿第二方向的相对两侧；条形电阻块位于蛇形电阻块的沿第二方向的相对两侧，第一方向与第二方向相交。至少能够增大方块电阻个数，平均化方块电阻，减少接触电阻的影响。
Description
技术领域
本申请涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法、方块电阻的测量方法。
背景技术
方块电阻又称薄层电阻，简称方阻，其定义为正方向的半导体薄膜在电流方向所呈现的电阻，单位为欧姆每方。简单来说，方块电阻就是指导电材料单位厚度单位面积上的电阻值，理想情况下它等于该材料的电阻率除以厚度。
方块电阻是薄层材料的重要电性能之一，其精确测量是评估和监测半导体材料的重要手段。同时薄层材料在电子器件制作中得到广泛应用，其方块电阻性能直接影响器件的质量。薄层金属、合金、半导体材料和基片上的导电涂层材料应用于半导体器件制造和电子线路连接，还有物体表面改性和防护。因此，方块电阻的性能不稳定对于器件的应用是非常不利的。
发明内容
基于此，本公开提供一种半导体结构及其制备方法、方块电阻的测量方法，至少能够增大方块电阻个数，平均化方块电阻，减少接触电阻的影响。
为了解决上述技术问题及其他问题，根据一些实施例，本公开的一方面提供一种半导体结构，半导体结构包括衬底以及电阻结构，衬底内包括沿第一方向间隔排布的隔离结构，及由隔离结构定义的有源区；电阻结构位于衬底的顶面，电阻结构包括蛇形电阻块及与蛇形电阻块的首尾分别连接的两个条形电阻块；其中，蛇形电阻结构在衬底的顶面的正投影与有源区无重叠且半包围邻接的有源区，且沿第一方向相邻的有源区中，一有源区的裸露面与另一有源区的裸露面位于有源区沿第二方向的相对两侧；条形电阻块位于蛇形电阻块的沿第二方向的相对两侧，第一方向与第二方向相交。
在上述实施例的半导体结构中，通过在衬底的顶面的正投影与有源区无重叠且半包围邻接的有源区，且沿第一方向相邻的有源区中，一有源区的裸露面与另一有源区的裸露面位于有源区沿第二方向的相对两侧，形成蛇形电阻，增大方块电阻个数，平均化方块电阻，有效地减少接触电阻对测量过程的影响，使得方块电阻的测量更加准确，从而得到更稳定的电阻结构；并且在制造电阻结构的过程中，无需增加光罩制程，降低制造成本。
在一些实施例中，蛇形电阻结构在衬底的顶面的正投影包括多个首尾相接的目标部，目标部包括位于其半包围的有源区的沿第一方向的相对表面、沿第二方向的一表面；沿第一方向相邻的两个目标部具有共用段，共用段位于沿第一方向相邻的两个有源区之间。
在一些实施例中，电阻结构包括位于隔离结构上的半导体层。
在一些实施例中，半导体层为P型掺杂结构，或N型掺杂结构。
在一些实施例中，半导体层为P型掺杂结构；形成半导体层过程中，注入的P型杂质离子的注入能量为18KeV-20KeV，P型杂质离子的注入剂量为1.9E15每平方厘米-3.4E15每平方厘米。
在上述实施例的半导体结构中，由于P型掺杂结构在注入的P型杂质离子的注入能量为18KeV-20KeV的前提下，P型杂质离子的注入剂量为3.4E15每平方厘米时，半导体层具有正的温漂系数，P型杂质离子的注入剂量为1.9E15每平方厘米时，半导体层具有负的温漂系数，因此，在P型杂质离子的注入剂量为1.9E15每平方厘米-3.4E15每平方厘米之间时，半导体层的温漂系数较低，有利于得到温漂系数接近零的电阻结构，从而得到温漂系数较低的方块电阻结构，提升方块电阻结构的性能；并且，通过调整P型杂质离子的注入剂量也能够调整电阻结构的电阻值。
在一些实施例中，P型杂质离子选自硼离子、镓离子、氟化硼离子、铟离子及其组合。
在一些实施例中，半导体结构还包括阱区，阱区位于隔离结构的底面，且阱区的掺杂类型与电阻结构的掺杂类型相反。
在一些实施例中，电阻结构还包括导电层以及若干个接触电极，导电层覆盖条形电阻块的顶面；若干个接触电极位于导电层的顶面，其中至少两个接触电极分别与蛇形电阻块的首尾连接。
根据一些实施例，本公开的另一方面提供一种半导体结构的制备方法，包括：提供衬底，其内包括沿第一方向间隔排布的隔离结构，及由隔离结构定义的有源区；于衬底的顶面形成电阻结构，电阻结构包括蛇形电阻块及与蛇形电阻块的首尾分别连接的两个条形电阻块；其中，蛇形电阻结构在衬底的顶面的正投影与有源区无重叠且半包围邻接的有源区，且沿第一方向相邻的有源区中，一有源区的裸露面与另一有源区的裸露面位于有源区沿第二方向的相对两侧，第一方向与第二方向相交。
在上述实施例的半导体结构的制备方法，通过在衬底的顶面的正投影与有源区无重叠且半包围邻接的有源区，且沿第一方向相邻的有源区中，一有源区的裸露面与另一有源区的裸露面位于有源区沿第二方向的相对两侧，形成蛇形电阻，增大方块电阻个数，平均化方块电阻，有效地减少接触电阻对测量过程的影响，使得方块电阻的测量更加准确，从而得到更稳定的电阻结构；并且在制造电阻结构的过程中，无需增加光罩制程，降低制造成本。
根据一些实施例，本公开的又一方面提供一种方块电阻的测量方法，方块电阻包括上述实施例中的半导体结构；方法包括：在与蛇形电阻块电连接的一个接触电极上施加高电平，在其余若干个接触电极中的任意一个接触电极上施加低电平，获取两个接触电极之间的电流I，方块电阻的电阻值Rs为：Rs=(1/I)/(L/W)；式中，W为目标部的宽度，L为所有目标部的长度之和。
在上述实施例的方块电阻的测量方法中，通过在与蛇形电阻块电连接的一个接触电极上施加高电平，在其余若干个接触电极中的任意一个接触电极上施加低电平，获取两个接触电极之间的电流I，计算得出方块电阻的电阻值；由于方块电阻采用上述实施例中的半导体结构，方块电阻得到平均化，有效地减少接触电阻对测量过程的影响，使得方块电阻的测量更加准确；并且温漂系数较低的方块电阻结构，提升方块电阻结构的性能，进一步提升测量的准确性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例中提供的一种半导体结构的截面示意图；
图2为本申请另一实施例中提供的一种半导体结构的截面示意图；
图3为图2中提供的一种半导体结构沿AA’方向的截面示意图；
图4为本申请一实施例中半导体结构的制备方法的流程示意图；
图5为本申请一实施例中半导体结构的制备方法中步骤S211所得结构的截面示意图；
图6为本申请一实施例中半导体结构的制备方法中步骤S212所得结构的截面示意图；
图7为本申请一实施例中方块电阻的测量方法的流程示意图。
附图标记说明：
10、衬底；11、隔离结构；12、有源区；13、阱区；20、电阻结构；21、蛇形电阻块；210、目标部；220、共用段；22、条形电阻块；23、半导体层；230、初始半导体层；24、掺杂材料层；30、导电层；40、接触电极。
实施方式
为了便于理解本申请，下面将参阅相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参考图1，电阻器材料的电阻会随着温度的变化而变化，基于温度的电阻变化率称为电阻温度系数，以ppm/℃为单位表示，由参考温度的电阻变化和温度的变化确定。温度系数越小说明电阻随温度变化而发生变化的比例越小，电阻的性能也就越稳定。例如一个电阻的温度系数是+100ppm/℃，则代表温度每升高1度，该电阻的阻值随之增大0.01%。可以理解，负温度系数表示电阻的阻值随温度的升高而降低。在集成电路中，目前的方块电阻结构20和离子注入条件会产生如下问题：目前的方块电阻结构20中温漂系数的数值偏大且难以调整；以及由于与器件制程配合导致方块电阻的离子注入异常，离子注入损伤导致在退火过程中可能没有被激活，达不到预期离子注入效果，最后测量电阻的温漂系数过大。
基于此，本公开提供一种半导体结构及其制备方法、方块电阻的测量方法，至少能够增大方块电阻个数，平均化方块电阻，减少接触电阻的影响。
请参考图2及图3，根据一些实施例，提供了一种半导体结构，半导体结构包括衬底10以及电阻结构20，衬底10内包括沿第一方向间隔排布的隔离结构11，及由隔离结构11定义的有源区12；电阻结构20位于衬底10的顶面，电阻结构20包括蛇形电阻块21及与蛇形电阻块21的首尾分别连接的两个条形电阻块22；其中，蛇形电阻结构20在衬底10的顶面的正投影与有源区12无重叠且半包围邻接的有源区12，且沿第一方向相邻的有源区12中，一有源区12的裸露面与另一有源区12的裸露面位于有源区12沿第二方向的相对两侧；条形电阻块22位于蛇形电阻块21的沿第二方向的相对两侧，第一方向与第二方向相交。
请继续参考图2及图3，在上述实施例的半导体结构中，通过在衬底10的顶面的正投影与有源区12无重叠且半包围邻接的有源区12，且沿第一方向相邻的有源区12中，一有源区12的裸露面与另一有源区12的裸露面位于有源区12沿第二方向的相对两侧，形成蛇形电阻，增大方块电阻个数，平均化方块电阻，有效地减少接触电阻对测量过程的影响，使得方块电阻的测量更加准确，从而得到更稳定的电阻结构20；并且在制造电阻结构20的过程中，无需增加光罩制程，降低制造成本。
请继续参考图2及图3，在一些实施例中，第一方向可以为平行于衬底10的方向，即图3中所示的OX方向，第二方向可以为与第一方向垂直的OY方向，衬底10可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10是为制作半导体器件提供机械支撑和电性能的半导体结构，衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅（Si）衬底10、硅锗（SiGe）衬底10、硅锗碳（SiGeC）衬底10、碳化硅（SiC）衬底10、砷化镓（GaAs）衬底10、砷化铟（InAs）衬底10、磷化铟（InP）衬底10或其它的III/V半导体衬底10或II/VI半导体衬底10。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅（SOI）或绝缘体上硅锗的层状衬底10。本领域的技术人员可以根据衬底10上形成的晶体管类型选择衬底10的类型，因此衬底10的类型不应限制本公开的保护范围。
请继续参考图2及图3，在一些实施例中，隔离结构11可以采用浅沟槽隔离（Shallow Trench Isolation，简称STI），以隔离相邻的两个器件，防止相邻的器件之间因流通电流导致失效，浅沟槽隔离可以减少占用晶圆表面的面积、增加器件的集成度、保持晶圆表面平坦度以及降低通道宽度侵蚀风险。
请继续参考图2及图3，在一些实施例中，蛇形电阻结构20在衬底10的顶面的正投影包括多个首尾相接的目标部210，目标部210包括位于其半包围的有源区12的沿第一方向的相对表面、沿第二方向的一表面；沿第一方向相邻的两个目标部210具有共用段220，共用段220位于沿第一方向相邻的两个有源区12之间。
请继续参考图2及图3，在一些实施例中，电阻结构20包括位于隔离结构11上的半导体层23。
请继续参考图2及图3，在一些实施例中，半导体层23为P型掺杂结构，或N型掺杂结构。
请继续参考图2及图3，在一些实施例中，半导体层23为P型掺杂结构，申请人经过实验得出，具有P型掺杂结构的半导体层23所形成的电阻结构20具有更稳定的电阻值，更有利于电阻值的测量；形成半导体层23过程中，注入的P型杂质离子的注入能量为18KeV-20KeV，例如P型杂质离子的注入能量为18KeV、18.5KeV、19KeV、19.5KeV或20KeV等，P型杂质离子的注入剂量为1.9E15每平方厘米-3.4E15每平方厘米，例如，P型杂质离子的注入剂量为1.9E15每平方厘米、2.2E15每平方厘米、2.6E15每平方厘米、3.0E15每平方厘米或3.4E15每平方厘米等。
请继续参考图2及图3，在上述实施例的半导体结构中，由于P型掺杂结构在注入的P型杂质离子的注入能量为18KeV-20KeV的前提下，P型杂质离子的注入剂量为3.4E15每平方厘米时，半导体层23具有正的温漂系数，P型杂质离子的注入剂量为1.9E15每平方厘米时，半导体层23具有负的温漂系数，因此，在P型杂质离子的注入剂量为1.9E15每平方厘米-3.4E15每平方厘米之间时，半导体层23的温漂系数较低，有利于得到温漂系数接近零的电阻结构20，从而得到温漂系数较低的方块电阻结构20，提升方块电阻结构20的性能；并且，通过调整P型杂质离子的注入剂量也能够调整电阻结构20的电阻值。
请参考表1、图2及图3，申请人经过实验得出，在温度为25℃时，能够达到实验范围内的最低温漂系数，使得电阻结构20的温漂系数近乎于零，从而极大地提升方块电阻结构20的性能。
请参考图2及图3，在一些实施例中，P型杂质离子选自硼（B）离子、镓（Ga）离子、氟化硼（BF2）离子、铟（In）离子及其组合。
表1
请继续参考图2及图3，在一些实施例中，半导体结构还包括阱区13，阱区13位于隔离结构11的底面，且阱区13的掺杂类型与电阻结构20的掺杂类型相反。阱区13能够隔离衬底10的噪音，使得电阻结构20的测量更加准确，更有利于实现具有较低的温漂系数的电阻结构20。
请继续参考图2及图3，在一些实施例中，电阻结构20还包括导电层30以及若干个接触电极40，导电层30覆盖条形电阻块22的顶面；若干个接触电极40位于导电层30的顶面，其中至少两个接触电极40分别与蛇形电阻块21的首尾连接。
请继续参考图2及图3，示例地，导电层30的材料为硅化钴，由于硅化钴材料对温度较为敏感，能够进一步地降低电阻结构20的温漂系数。
请参考图2至图4，根据一些实施例，提供了一种半导体结构的制备方法，包括：
步骤S10：提供衬底10，衬底10内包括沿第一方向间隔排布的隔离结构11，及由隔离结构11定义的有源区12；
步骤S20：于衬底10的顶面形成电阻结构20，电阻结构20包括蛇形电阻块21及与蛇形电阻块21的首尾分别连接的两个条形电阻块22；其中，蛇形电阻结构20在衬底10的顶面的正投影与有源区12无重叠且半包围邻接的有源区12，且沿第一方向相邻的有源区12中，一有源区12的裸露面与另一有源区12的裸露面位于有源区12沿第二方向的相对两侧，第一方向与第二方向相交。
请继续参考图2至图4，在上述实施例的半导体结构的制备方法，步骤S10及步骤S20中，通过在衬底10的顶面的正投影与有源区12无重叠且半包围邻接的有源区12，且沿第一方向相邻的有源区12中，一有源区12的裸露面与另一有源区12的裸露面位于有源区12沿第二方向的相对两侧，形成蛇形电阻，增大方块电阻个数，平均化方块电阻，有效地减少接触电阻对测量过程的影响，使得方块电阻的测量更加准确，从而得到更稳定的电阻结构20；并且在制造电阻结构20的过程中，无需增加光罩制程，降低制造成本。
请继续参考图2及图3，示例地，第一方向可以为平行与衬底10的方向，即图3中所示的OX方向，衬底10可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10是为制作半导体器件提供机械支撑和电性能的半导体结构，衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅（Si）衬底10、硅锗（SiGe）衬底10、硅锗碳（SiGeC）衬底10、碳化硅（SiC）衬底10、砷化镓（GaAs）衬底10、砷化铟（InAs）衬底10、磷化铟（InP）衬底10或其它的III/V半导体衬底10或II/VI半导体衬底10。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅（SOI）或绝缘体上硅锗的层状衬底10。本领域的技术人员可以根据衬底10上形成的晶体管类型选择衬底10的类型，因此衬底10的类型不应限制本公开的保护范围。
应该理解的是，虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
请继续参考图2至图4，在一些实施例中，蛇形电阻结构20在衬底10的顶面的正投影包括多个首尾相接的目标部210，目标部210包括位于其半包围的有源区12的沿第一方向的相对表面、沿第二方向的一表面；沿第一方向相邻的两个目标部210具有共用段220，共用段220位于沿第一方向相邻的两个有源区12之间。
请参考图5至图6，在一些实施例中，于衬底10的顶面形成电阻结构20，即步骤S20包括：
步骤S21：于隔离结构11上形成半导体层23，从而形成电阻结构20。
请继续参考图5至图6，在一些实施例中，半导体层23为P型掺杂结构；于隔离结构11上形成半导体层23，即步骤S21包括：
步骤S211：如图5所示，于隔离结构11上形成初始半导体层230，并于初始半导体层230上形成掺杂材料层24；
步骤S212：如图6所示，基于掺杂材料层24采用离子注入工艺向初始半导体层230注入能量为18KeV-20KeV、注入剂量为1.9E15每平方厘米-3.4E15每平方厘米P型杂质离子，以形成具有P型掺杂结构的半导体层23。
示例地，在步骤S212中，P型杂质离子的注入能量为18KeV、18.5KeV、19KeV、19.5KeV或20KeV等；形成半导体层23过程中，P型杂质离子的注入剂量为1.9E15每平方厘米、2.2E15每平方厘米、2.6E15每平方厘米、3.0E15每平方厘米或3.4E15每平方厘米等。由于P型掺杂结构在注入的P型杂质离子的注入能量为18KeV-20KeV的前提下，P型杂质离子的注入剂量为3.4E15每平方厘米时，半导体层23具有正的温漂系数，P型杂质离子的注入剂量为1.9E15每平方厘米时，半导体层23具有负的温漂系数，因此，在P型杂质离子的注入剂量为1.9E15每平方厘米-3.4E15每平方厘米之间时，半导体层23的温漂系数较低，有利于得到温漂系数接近零的电阻结构20，从而得到温漂系数较低的方块电阻结构20，提升方块电阻结构20的性能；并且，通过调整P型杂质离子的注入剂量也能够调整电阻结构20的电阻值。
在步骤S21的一些实施例中，P型杂质离子选自硼（B）离子、镓（Ga）离子、氟化硼（BF2）离子、铟（In）离子及其组合。离子注入工艺是指在真空中、低温下，将杂质离子加速，使获得很大动能的杂质离子可以直接进入半导体中；离子注入的深度与离子能量和质量及基体原子质量相关，能量越高，离子注入的深度越深。
在步骤S21的一些实施例中，所采用的沉积工艺可以包括但不限于化学气相沉积工艺（Chemical Vapor Deposition，CVD）、原子层沉积工艺（Atomic Layer Deposition，ALD）、高密度等离子沉积（High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层70（Spin-on Dielectric，SOD）等工艺中的一种或多种。
可以理解，由于离子注入工艺会在半导体中产生一些晶格缺陷，因此在步骤S212或步骤S214之后，可以采用快速热退火工艺来消除这些缺陷，修复晶格；另外，注入的离子能够通过退火步骤被活化，使大量的注入离子于晶态半导体晶格中具可替换性，从而避免通过电阻结构的掺杂位置中的掺杂物的热诱导扩散而导致经掺杂的接面劣化。
请参考图2至图4，在一些实施例中，半导体结构还包括阱区13，阱区13位于隔离结构11的底面，且阱区13的掺杂类型与电阻结构20的掺杂类型相反。阱区13能够隔离衬底10的噪音，使得电阻结构20的测量更加准确，更有利于实现具有较低的温漂系数的电阻结构20。
请继续参考图2至图4，在一些实施例中，方法还包括：
步骤S30：形成导电层30以及若干个接触电极40；导电层30覆盖条形电阻块22的顶面；若干个接触电极40位于导电层30的顶面，其中至少两个接触电极40分别与蛇形电阻块21的首尾连接。
请继续参考图2至图4，在步骤S30中，示例地，导电层30的材料为硅化钴，由于硅化钴材料对温度较为敏感，能够进一步地降低电阻结构20的温漂系数。
请参考图7，根据一些实施例，提供了一种方块电阻的测量方法，方块电阻包括上述实施例中的半导体结构；方块电阻的测量方法包括：
步骤S40：在与蛇形电阻块电连接的一个接触电极上施加高电平，在其余若干个接触电极中的任意一个接触电极上施加低电平，获取两个接触电极之间的电流I，方块电阻的电阻值Rs为：Rs=(1/I)/(L/W)；式中，W为目标部的宽度，L为所有目标部的长度之和。
在上述实施例的方块电阻的测量方法中，通过在与蛇形电阻块电连接的一个接触电极上施加高电平，在其余若干个接触电极中的任意一个接触电极上施加低电平，获取两个接触电极之间的电流I，计算得出方块电阻的电阻值；由于方块电阻采用上述实施例中的半导体结构，方块电阻得到平均化，有效地减少接触电阻对测量过程的影响，使得方块电阻的测量更加准确；并且温漂系数较低的方块电阻结构，提升方块电阻结构的性能，进一步提升测量的准确性。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。
Claims (10)
1.一种半导体结构，其特征在于，包括：
衬底，其内包括沿第一方向间隔排布的隔离结构，及由所述隔离结构定义的有源区；
电阻结构，位于所述衬底的顶面，所述电阻结构包括蛇形电阻块及与所述蛇形电阻块的首尾分别连接的两个条形电阻块；
其中，所述蛇形电阻结构在所述衬底的顶面的正投影与所述有源区无重叠且半包围邻接的所述有源区，且沿所述第一方向相邻的所述有源区中，一所述有源区的裸露面与另一所述有源区的裸露面位于所述有源区沿第二方向的相对两侧；
所述条形电阻块位于所述蛇形电阻块的沿所述第二方向的相对两侧，所述第一方向与所述第二方向相交。
2.如权利要求1所述的半导体结构，其特征在于，所述蛇形电阻结构在所述衬底的顶面的正投影包括多个首尾相接的目标部，所述目标部包括位于其半包围的所述有源区的沿所述第一方向的相对表面、沿所述第二方向的一表面；
沿所述第一方向相邻的两个所述目标部具有共用段，所述共用段位于沿所述第一方向相邻的两个所述有源区之间。
3.如权利要求2所述的半导体结构，其特征在于，所述电阻结构包括位于所述隔离结构上的半导体层。
4.如权利要求3所述的半导体结构，其特征在于，所述半导体层为P型掺杂结构，或N型掺杂结构。
5.如权利要求3所述的半导体结构，其特征在于，所述半导体层为P型掺杂结构；形成所述半导体层过程中，注入的P型杂质离子的注入能量为18KeV-20KeV；
所述P型杂质离子的注入剂量为1.9E15每平方厘米-3.4E15每平方厘米。
6.如权利要求5所述的半导体结构，其特征在于，所述P型杂质离子选自硼离子、镓离子、氟化硼离子、铟离子及其组合。
7.如权利要求1-3任一项所述的半导体结构，其特征在于，所述半导体结构还包括阱区，所述阱区位于所述隔离结构的底面，且所述阱区的掺杂类型与所述电阻结构的掺杂类型相反。
8.如权利要求2-5任一项所述的半导体结构，其特征在于，所述电阻结构还包括：
导电层，所述导电层覆盖所述条形电阻块的顶面；
若干个接触电极，位于所述导电层的顶面，其中至少两个所述接触电极分别与所述蛇形电阻块的首尾连接。
9.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，其内包括沿第一方向间隔排布的隔离结构，及由所述隔离结构定义的有源区；
于所述衬底的顶面形成电阻结构，所述电阻结构包括蛇形电阻块及与所述蛇形电阻块的首尾分别连接的两个条形电阻块；
其中，所述蛇形电阻结构在所述衬底的顶面的正投影与所述有源区无重叠且半包围邻接的所述有源区，且沿所述第一方向相邻的所述有源区中，一所述有源区的裸露面与另一所述有源区的裸露面位于所述有源区沿第二方向的相对两侧，所述第一方向与所述第二方向相交。
10.一种方块电阻的测量方法，其特征在于，所述方块电阻包括权利要求8所述的半导体结构；所述方法包括：
在与蛇形电阻块电连接的一个接触电极上施加高电平，在其余所述若干个接触电极中的任意一个所述接触电极上施加低电平，获取两个所述接触电极之间的电流I，所述方块电阻的电阻值Rs为：
Rs=(1/I)/(L/W)；
式中，W为所述目标部的宽度，L为所有所述目标部的长度之和。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023209A (en) * | 1996-07-05 | 2000-02-08 | Endgate Corporation | Coplanar microwave circuit having suppression of undesired modes |
| CN1758443A (zh) * | 2004-02-24 | 2006-04-12 | 精工电子有限公司 | 高压工作场效应晶体管、其偏置电路以及高压电路 |
| CN101459046A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | 轻掺杂漏极掺杂区方块电阻的测试结构及其制造方法 |
| JP2015005639A (ja) * | 2013-06-21 | 2015-01-08 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| CN113571514A (zh) * | 2020-04-28 | 2021-10-29 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
| CN114664796A (zh) * | 2022-03-18 | 2022-06-24 | 长鑫存储技术有限公司 | 接触电阻的测试版图及测试方法 |
| CN115312502A (zh) * | 2022-08-08 | 2022-11-08 | 清华大学 | 阻变存储器测试结构、操作方法及制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4024990B2 (ja) * | 2000-04-28 | 2007-12-19 | 株式会社ルネサステクノロジ | 半導体装置 |
| CN100505237C (zh) * | 2004-09-23 | 2009-06-24 | Nxp股份有限公司 | 半导体器件多层之间对准的模拟测量 |
| US10162931B2 (en) * | 2017-03-28 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of forming serpentine resistor |
-
2023
- 2023-10-25 CN CN202311388569.5A patent/CN117116915B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023209A (en) * | 1996-07-05 | 2000-02-08 | Endgate Corporation | Coplanar microwave circuit having suppression of undesired modes |
| CN1758443A (zh) * | 2004-02-24 | 2006-04-12 | 精工电子有限公司 | 高压工作场效应晶体管、其偏置电路以及高压电路 |
| CN101459046A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | 轻掺杂漏极掺杂区方块电阻的测试结构及其制造方法 |
| JP2015005639A (ja) * | 2013-06-21 | 2015-01-08 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| CN113571514A (zh) * | 2020-04-28 | 2021-10-29 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
| CN114664796A (zh) * | 2022-03-18 | 2022-06-24 | 长鑫存储技术有限公司 | 接触电阻的测试版图及测试方法 |
| CN115312502A (zh) * | 2022-08-08 | 2022-11-08 | 清华大学 | 阻变存储器测试结构、操作方法及制备方法 |
Also Published As
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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