JP4024990B2

JP4024990B2 - 半導体装置

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Publication number: JP4024990B2
Application number: JP2000130705A
Authority: JP
Inventors: 俊一山内; 芳人中沢; 雄司谷ッ田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2000-04-28
Filing date: 2000-04-28
Publication date: 2007-12-19
Anticipated expiration: 2020-04-28
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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係わり、特に、直流安定化電源であるスイッチングレギュレータのＩＣ（Integrated Circuit）化技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
パーソナルコンピュータ，携帯電話等の電子機器（電子回路）を高精度にかつ仕様通りに駆動するために直流安定化電源が使用されている。この直流安定化電源の一つとして、スイッチング方式直流安定化電源（スイッチングレギュレータ）が知られている。スイッチングレギュレータは、交流入力電圧を一度整流した後、トランジスタのオン・オフ回路を用いて、交流に変換し、その後、再び整流回路により直流に変換して出力電圧とする。スイッチングレギュレータの制御方式には、一定時間で発振するパルスの幅を制御するパルス幅制御方式、負荷に応じて発振するパルス数を変化させる周波数制御方式等がある。
【０００３】
スイッチングレギュレータについては、例えば、電子情報通信学会発行「電子情報通信ハンドブック」、昭和63年３月30日発行、P246に記載されている。
また、IEEE Transactions on Electron Devices,vol.,44,No.11,November 1997,pp2002-2010 には、スイッチングレギュレータの一部を集積回路化した技術について記載されている。この文献には、スイッチングレギュレータの集積回路化に際して、スパイラル状に抵抗素子を形成し、その中心部分を高電位に接続し、外周部分を接地電位に接続する構造（ＳＪＴ：Spiral Junction Termination ）が開示されている。このスパイラル状の抵抗素子はアクティブ領域に形成されている。
【０００４】
一方、特開平９−１８６３１５号公報には、耐圧の低下を抑制するインバータ用絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が開示されている。この文献には、半導体チップの周辺（周辺領域）の半導体基板（ドリフト層）の表層部にＦＬＲ（Field Limitting Ring）を設け、このドリフト層上に酸化膜を介して過電圧抑制ダイオードを形成した例が示されている。この例では、ＦＬＲの素子寸法を過電圧抑制ダイオードの素子の寸法の４／５とすることにより、電位分布を最適化し、耐圧の低下を抑制している。
【０００５】
【発明が解決しようとする課題】
現在、商用電源の交流電圧は国ごとに異なっており、例えば日本では１００Ｖまたは２００Ｖであるが、米国では１１５Ｖ、欧州では２２０Ｖ〜２４０Ｖとなっている。
【０００６】
スイッチングレギュレータは、メインスイッチと、このメインスイッチを起動させる起動回路を有している。起動回路はスタータースイッチと起動抵抗（抵抗素子）で構成されている。
２４０Ｖの交流を整流した直流電源と接続するスイッチングレギュレータでは、使用されるトランジスタの最大耐圧は７００Ｖ程度が必要となり、製品値としてこの数字を保証するために、メインスイッチとスタータースイッチは最大耐圧７５０Ｖ程度の設計値が必要となる。
【０００７】
メインスイッチ及びスタータースイッチを構成するトランジスタの高電圧印加時の降伏は、面積が大きい素子にてその表面部分以外にて行なわれるのが望ましい。具体的には、面積が小さく表面で降伏しやすい起動抵抗素子での降伏を回避し、面積が大きく表面で降伏し難いパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）やＭＯＳＦＥＴ（Metal Oxide Semiconductor FET)にて降伏させるのが望ましい。このため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜８００Ｖとすれば、起動抵抗の耐圧は８００Ｖ以上とすることが望ましい。
しかし、このような８００Ｖ以上の高耐圧の起動抵抗は、これまでＩＣ化されておらず他に例がないため、新たに開発を進める必要がある。
【０００８】
本出願人においては、前記文献に示されているように抵抗素子を渦巻き状に形成することを検討した。しかし、この抵抗素子は印加電圧が高くなると抵抗値が下がり大きな電流が流れてしまうということを実験によって知見した。
また、この抵抗素子は、ＩＣが形成される半導体基板の活性領域に形成されるため、ＩＣチップのサイズの拡大を招き、製造コストが高くなる。また、抵抗素子のレイアウトによっては、隣接する他の素子等との間で寄生動作を起こすことが考えられる。
【０００９】
そこで、本出願人においては、半導体チップの周辺領域に設けられるフィールド絶縁膜上に半導体チップの中心から外周に向かう方向に蛇行した抵抗層を有する抵抗素子を設ける構成とし、高電圧印加時に前記フィールド絶縁膜が破壊するのを防止する技術を提案（特願平１１−４７６０７号公報）している。前記蛇行部分は、半導体チップのアクティブ領域を多重に囲む複数のＦＬＲの各リング部分を横切るように延在している。
【００１０】
しかし、このような蛇行構造抵抗素子では、以下のような問題があることが判明した。図２６（ａ）〜（ｃ）は既に提案（特願平１１−４７６０７号公報）した技術を分析検討した結果を示す図表である。図２６（ａ）は起動抵抗（抵抗素子）ＳＲを構成する抵抗層の蛇行パターンを示す模式図、図２６（ｂ）は駆動パワーＩＣのＦＬＲや抵抗層等を含む部分の断面図、図２６（ｃ）はＦＬＲを含む半導体基板表面のポテンシャルと、抵抗層のポテンシャルを示すグラフである。なお、この分析検討では、ＦＬＲをＰ１〜Ｐ５で示すように５本として記載してあるが、これに限定されるものではない。
【００１１】
図２６（ｂ）には、駆動パワーＩＣが形成された半導体チップの周辺部分の断面を示す。同図には主面にｎ^-型のエピタキシャル層２が設けられたｎ⁺型シリコンからなる半導体基板１が示されている。
【００１２】
半導体チップは、トランジスタ等の素子が形成される半導体基板のアクティブ領域の周辺に周辺領域が位置し、この周辺領域のエピタキシャル層２の主面にはＬＯＣＯＳ（Local Oxidation of Silicon）からなるフィールド絶縁膜３が形成されている。そして、周辺領域の半導体基板の主面、即ちエピタキシャル層２の主面には、ｐ型拡散層からなるＰ１〜Ｐ５で示されるフィールド・リミッティング・リング（ＦＬＲ）１３が図示しないアクティブ領域を囲むように形成されている。なお、Ｐ１の内側にはグランド（ＧＮＤ）電位にされるｐ型拡散層（Ｐ０）が形成されている。
【００１３】
また、半導体チップの周縁にはガードリング１４が設けられている。このガードリング１４はフィールド絶縁膜３から外れたフィールド絶縁膜３よりも薄い絶縁膜２４の下のエピタキシャル層２表面に設けられている。このガードリング１４はエピタキシャル層２の主面に高濃度に不純物を拡散したｎ⁺型のリング状の拡散領域で形成されている。
【００１４】
前記フィールド絶縁膜３上にはポリシリコン層で形成される抵抗層２０が設けられている。この抵抗層２０はその表面を層間絶縁膜９で被われている。また、前記Ｐ０上の層間絶縁膜９及びフィールド絶縁膜３の外周部分には、それぞれコンタクト孔２１，２２，２３が設けられている。コンタクト孔２３はフィールド絶縁膜３から外れた薄い絶縁膜２４をも貫通するように形成されている。
【００１５】
また、層間絶縁膜９上には半導体チップの周辺に沿って延在するリング状の導体膜２５〜２８が形成されている。導体膜２５は周辺領域の内側、即ち、アクティブ領域側に設けられるとともに、コンタクト孔２１にも充填されて抵抗層２０に電気的に接続されている。導体膜２６は導体膜２５に近接して設けられ、基準電位（ＧＮＤ）になるｐ型拡散層（Ｐ０）に電気的に接続されている。導体膜２７は最外周のＦＬＲ１３上に形成され、最外周のＦＬＲ１３に電気的に接続されている。導体膜２８はコンタクト孔２２及びコンタクト孔２３内にも充填され、抵抗層２０とガードリング１４を電気的に接続している。
【００１６】
前記ＦＬＲ１３群では、印加電圧の増加につれて、アバランシェ降伏が起きる前に内周のＦＬＲ１３から外周のＦＬＲ１３に空乏層が延びてパンチスルーする構成になっており、最終的には最外周のＦＬＲ１３のｐｎ接合部分で降伏するようになっている。ＦＬＲ１３を設けることによって、パンチスルー耐圧とＦＬＲ１３の数との積の分耐圧が向上することになる。従って、起動抵抗ＳＲの耐圧は前記ＦＬＲ１３部分の耐圧と、フィールド絶縁膜３厚さ等に起因する耐圧との和となり、総合的な耐圧は８００Ｖ以上とさせるものである。
【００１７】
コンタクト孔２１に対応する抵抗層部分が抵抗素子（起動抵抗）ＳＲの始端３１となり、コンタクト孔２２に対応する抵抗層部分が起動抵抗ＳＲの終端３２となる。始端３１から終端３２に至る起動抵抗ＳＲとしての抵抗層２０のパターンは、図２６（ａ）に示すように、一定ピッチで一定振幅の蛇行パターンとなっている。図２６（ｂ）では特に蛇行状態は明記せず簡略化してある。
【００１８】
このように抵抗層２０を蛇行させるパターンとすることによって、抵抗層２０を長くして放熱面積の増大と電界強度の緩和を図っている。従って、抵抗素子の発熱による破壊及び過電界による破壊を防止することができる。
また、抵抗層２０は、蛇行パターンとすることにより、始端３１と終端３２を直線的に結ぶ線分に置き換えた抵抗素子の単位長さ当たりの抵抗値を大きくして所定の抵抗値を得る構造になっている。
【００１９】
このようにＦＬＲ１３が配置される領域を含むフィールド絶縁膜３上に起動抵抗ＳＲを設けることによって、起動抵抗ＳＲに高電位が加わった際、起動抵抗ＳＲに発生する電界とＦＬＲ１３に発生する電界との差が小さくなり、フィールド絶縁膜３に加わる電界が緩和され、フィールド絶縁膜３の破壊が防止される。
【００２０】
しかし、本発明者等による分析によれば、起動抵抗ＳＲのポテンシャルと、ＦＬＲ１３が設けられる半導体基板表面のポテンシャルは、図２６（ｃ）に示すように、相互に近似するものではなく、最外周のＦＬＲ１３部分で最も大きくなることが判明した。これは、抵抗層２０が始端３１から終端３２に至る同じ太さとなる抵抗層２０を同一蛇行幅で等ピッチで形成してあることから、起動抵抗ＳＲの始端３１から終端３２に至る直線に置き換えた状態での抵抗のポテンシャルは、図２６（ｃ）に示すように直線になる。しかし、半導体基板の表面、即ちフィールド絶縁膜３と半導体基板１との界面でのポテンシャルは、図２６（ｃ）に示すように、ＦＬＲ１３部分では段階的に変化し、最外周のＦＬＲ１３を外れた領域では曲線を描くようにポテンシャルが変化することが判明した。
【００２１】
最外周のＦＬＲ１３部分では高電界が発生する。この電界により、バルクで発生した電子・正孔対のうちの電子が強く抵抗層２０であるポリシリコン層側に引き付けられ、その下のフィールド絶縁膜３中に多量にトラップされる。この電荷により半導体基板の表面のＦＬＲ１３間のｎ^-型のエピタキシャル層２の表面がｐ型に反転してチャネルリークが発生して耐圧低下が起きる。
【００２２】
本発明者等は、駆動パワーＩＣの測定試験を行った。図２８は駆動パワーＩＣ（ＰＷＭＯＳチップ）の測定回路である。駆動パワーＩＣは、特に限定はされないが、メインスイッチＭＳ，スタータースイッチＳＳ及び起動抵抗ＳＲがシリコン半導体基板にモノリシックに組み込まれた構造となっている。メインスイッチＭＳは、セル数が２２７０となるメインＭＯＳ（ＭＡＩＮ−ＭＯＳ）と、セル数が２セルとなる電流検出（Current Sence ）を行うＣＳ−ＭＯＳで構成されている。また、メインスイッチＭＳの４つの電極はそれぞれドレイン端子（DRAIN），ソース端子（SOURCE），ゲート端子（GATE），電流検出端子（CS）にそれぞれ接続されている。
【００２３】
スタータースイッチＳＳは、特に限定はされないが、セル数が６０となるＭＯＳ（Start-ＭＯＳ）からなり、３つの電極はそれぞれドレイン端子，起動回路用制御端子（Start-ＭＯＳ Gate ），起動回路用ソース端子（Start-ＭＯＳ Source）にそれぞれ接続されている。スタータースイッチＳＳのゲートとドレイン端子間には起動抵抗ＳＲ（例えば、２ＭΩ）が直列に接続されている。
【００２４】
このような駆動パワーＩＣのドレイン端子と他の端子間にＶdsを印加し、電流計でＩdsを測定して得た特性が図２７のグラフである。
図２７は駆動パワーＩＣを室温１５０℃，Ｖds＝７５０Ｖなる環境下で試験した初期（０時間）と試験後（４８時間）の耐圧劣化波形の比較を示すものである。同グラフは、横軸が電圧（Ｖds）で、縦軸が電流（Ｉds）である。
初期特性では、印加電圧が８００Ｖ程度でアバランシェ降伏が発生しているのに対し、試験後の特性では印加電圧が６００Ｖ程度を越すとチャネル性のリーク電流が発生して電流の増大が起き、印加電圧が８００Ｖ程度でアバランシェ降伏に至ることが判明した。
そして、このような不良現象を防止する構造検討に先立って、抵抗素子のポテンシャルと、半導体基板の表面のポテンシャルをシュミレーションによって得たのが、図２６（ｃ）ポテンシャル図である。
【００２５】
そこで、本発明者は、起動抵抗（抵抗素子）ＳＲのポテンシャルと、これに対応する半導体基板の表面のポテンシャルを一致または近似させることを考え本発明をなした。
【００２６】
本発明の目的は、高耐圧高抵抗の抵抗素子を内蔵した半導体装置及びその製造方法を提供することにある。
本発明の他の目的は、スイッチングレギュレータ用の高耐圧高抵抗の起動抵抗を内蔵した半導体装置（駆動パワーＩＣ）及びその製造方法を提供することにある。
本発明の他の目的は、高耐圧高抵抗の抵抗素子を半導体装置を大きくすることなく製造できる技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００２７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２８】
（１）トランジスタが形成されるアクティブ領域及び前記アクティブ領域を囲み表面がフィールド絶縁膜で被われる周辺領域を有する半導体基板と、
前記周辺領域の半導体基板表面に設けられ前記アクティブ領域を多重に囲む複数のフィールド・リミッティング・リング（ＦＬＲ）と、
前記フィールド絶縁膜上に形成され前記ＦＬＲ群の内側から外側に向かって延在し、前記ＦＬＲ群の内側の始端が前記トランジスタの低電位となる電極に接続され、前記ＦＬＲ群の外側の終端が前記トランジスタの高電位となる電極に接続される抵抗素子と、
前記抵抗素子を被う層間絶縁膜と、
前記最外周のＦＬＲに対応して前記層間絶縁膜上に形成され、最外周のＦＬＲに電気的に接続されるフィールドプレートとを有する半導体装置であって、
前記抵抗素子の始端と終端を直線的に結ぶ線分に置き換えた抵抗素子の抵抗値は、前記線分の一部の単位長さ当たりの抵抗値が他の部分の単位長さ当たりの抵抗値と異なっている。
【００２９】
例えば、前記抵抗素子の始端と終端を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに一致または近似するようになっている。抵抗素子のシート抵抗は１０ｋΩ／□以下である。
【００３０】
半導体装置は、例えば、
信号が供給される第１端子と、
基準電位が供給される第２端子と、
制御端子と、
電流検出端子と、
起動回路用制御端子と、
起動回路用の基準電位が供給される起動回路用第２端子とを有し、
前記第１端子に接続される第１電極と、前記第２端子に接続される第２電極と、前記制御端子に接続される制御電極と、前記電流検出端子に接続され前記第１電極の出力電流を検出する電流検出電極を有するメインスイッチ用トランジスタと、
前記第１端子に接続される起動用第１電極と、前記起動回路用第２端子に接続される起動用第２電極と、前記起動回路用制御端子に接続される起動用制御電極とを有するスタータースイッチ用トランジスタと、
前記第１端子と前記起動用制御電極との間に直列に接続される起動抵抗とを有する半導体装置であって、前記起動抵抗が前記構成になっている。
【００３１】
具体的には、前記抵抗素子は、抵抗素子の始端と終端との間に蛇行部分を有するとともに、前記蛇行部分の１乃至複数箇所では蛇行ピッチが異なっている。また、最外周の前記フィールド・リミッティング・リング部分を隔ててその内側と外側の前記線分における単位長さ当たりの抵抗値は相互に異なっている。
【００３２】
抵抗素子の他の構成としては、
（ａ）抵抗素子は、蛇行部分を有するとともに、蛇行する幅が広い広蛇行部分と、蛇行する幅が狭い狭蛇行部分とを有する。
（ｂ）抵抗素子は、抵抗素子の始端と終端との間に蛇行する蛇行部分と、前記線分に沿う直線部分とを有する。
（ｃ）抵抗素子は、１乃至複数箇所で抵抗線幅が異なっている。
（ｄ）抵抗素子は、前記線分に沿う直線形状の抵抗素子となるとともに、線幅が一部で異なっている。
（ｅ）抵抗素子は不純物が添加されたポリシリコン層で形成されている。
（ｆ）抵抗素子は、金属部分と、この金属部分に電気的に接続される不純物が添加されたポリシリコン層で形成されている。
（ｇ）抵抗素子は、１乃至複数箇所でシート抵抗が異なっている。
（ｈ）抵抗素子各部と前記半導体基板表面各部の電界が小さくなるように、前記フィールド絶縁膜の厚さは３〜５μｍ程度になっている。
【００３３】
このような半導体装置は以下の方法で製造される。
半導体基板の主面のアクティブ領域にトランジスタが設けられるとともに、前記アクティブ領域を囲む周辺領域に前記アクティブ領域を多重に囲むように複数のフィールド・リミッティング・リングが設けられた半導体装置の製造方法であって、
前記半導体基板の主面の周辺領域に前記アクティブ領域を多重に囲むようにフィールド・リミッティング・リングを複数形成する工程と、
前記半導体基板の周辺領域上及び所定箇所にフィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜上に前記トランジスタに接続される抵抗素子を構成するための抵抗層を、前記フィールド・リミッティング・リング群の内側の始端から外側の終端に向かって延在するように形成する工程とを有する。
【００３４】
前記抵抗素子の始端と終端を直線的に結ぶ線分に置き換えた抵抗素子の抵抗値が、前記線分の一部の単位長さ当たりの抵抗値が他の部分の単位長さ当たりの抵抗値と異なるようなパターンに前記抵抗層を形成する。
前記抵抗素子の始端と終端を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに一致または近似するようなパターンに前記抵抗層を形成する。
【００３５】
前記抵抗層を導体層形成とパターニングにより、またはマスクを使用した蒸着法により形成し、その抵抗層パターンを、蛇行パターン，一部で蛇行ピッチが異なる蛇行パターン，一部で蛇行幅が異なる蛇行パターン，前記各蛇行パターンと直線部分との組み合わせパターン，前記各パターンで１乃至複数箇所で抵抗線幅が異なるパターン，直線でかつ１乃至複数箇所で抵抗線幅が異なるパターンに形成する。
【００３６】
前記トランジスタを電界効果トランジスタで形成するとともに、トランジスタのゲート電極をポリシリコン層で形成する際、前記抵抗層を同時にポリシリコン層で形成し、必要に応じて不純物を添加してシート抵抗を調整する。
【００３７】
（２）上記（１）の構成において、前記抵抗素子の始端と終端を直線的に結ぶ線分に置き換えた抵抗素子の抵抗値が、前記線分における単位長さ当たりの抵抗値は段階的に変化し、前記抵抗素子の各部のポテンシャルと前記半導体基板表面各部のポテンシャルは一致または近似するようになっている。
【００３８】
（３）上記（１）または（２）の構成において、前記各フィールド・リミッティング・リングと、各フィールド・リミッティング・リングに重なる前記抵抗素子部分はそれぞれ電気的に接続されている。
【００３９】
このような半導体装置の製造においては、前記フィールド・リミッティング・リングを形成し、前記フィールド絶縁膜を形成し、前記抵抗層を形成し、前記抵抗層を被う層間絶縁膜を形成した後、前記層間絶縁膜にコンタクト孔を開けるとともに、導体を選択的に前記層間絶縁膜上に形成して前記各フィールド・リミッティング・リングと、各フィールド・リミッティング・リングに重なる前記抵抗素子部分を電気的に接続する。
【００４０】
前記（１）の手段によれば、（ａ）抵抗素子の始端と終端を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに一致または近似するようになっている。従って、抵抗素子（起動抵抗）に高電圧が印加された状態でも、バルクで発生した電子・正孔対も電界によってどこか特定の箇所に引きつけられることもない。この結果、発生した電子・正孔対は再結合して電気的に中性化することになり、フィールド・リミッティング・リング間にチャネルができることもなく、耐圧は安定し耐圧劣化を抑止することができる。
【００４１】
（ｂ）起動抵抗を形成する抵抗層のシート抵抗は１０ｋΩ／□以下とすることにより、温度上昇によるシート抵抗の低下を防止できるため、ある印加電圧における発熱量の一定化ができる。また、抵抗層を蛇行させて長くすることから放熱面積も増大して熱放散効率が増大する。これらのことから、高電圧が起動抵抗に印加されても、発熱に起因する抵抗層であるポリシリコン層の溶融による破壊事故が防止できる。
【００４２】
（ｃ）上記（ａ），（ｂ）により、信頼性の高い半導体装置、即ちスイッチングレギュレータ用の駆動パワーＩＣを提供することができる。
【００４３】
（ｄ）起動抵抗はアクティブ領域ではなく周辺領域のフィールド絶縁膜上に形成されることから、起動抵抗をアクティブ領域に形成する構造に比較して半導体チップの小型化が可能になり、半導体装置の製造コストの低減が達成できる。
【００４４】
前記（２）の手段によれば、前記（１）の手段の場合と同様に耐圧劣化を抑止できるとともに、抵抗層であるポリシリコン層の発熱に起因する破壊事故を防止できる。
【００４５】
前記（３）の手段によれば、各フィールド・リミッティング・リングと、各フィールド・リミッティング・リングに重なる前記抵抗素子部分はそれぞれ電気的に接続されていて、それぞれの部位において等電位になることから、前記（１）の手段の場合と同様に、抵抗素子のポテンシャルと半導体基板の表面のポテンシャルは各部で一致または近似するため、耐圧劣化を抑止できるとともに、抵抗層であるポリシリコン層の発熱に起因する破壊事故を防止できる。
【００４６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００４７】
（実施形態１）
図１乃至図１６は本発明の一実施形態（実施形態１）である半導体装置及びその製造方法に係わる図である。
本実施形態１の半導体装置は、スイッチングレギュレータの駆動パワーＩＣを構成するものである。駆動パワーＩＣはメインスイッチＭＳと、このメインスイッチＭＳを起動させる起動回路からなり、起動回路はスタータースイッチＳＳと起動抵抗（抵抗素子）ＳＲからなる。メインスイッチＭＳ及びスタータースイッチＳＳはＭＩＳＦＥＴ（ＭＯＳＦＥＴ）で構成されている。起動抵抗ＳＲはシート抵抗を１０ｋΩ／□として発熱量の増加を抑え、かつ蛇行させるなどして長くし放熱面積の増大を図り、抵抗層を構成するポリシリコン層の熱に起因する破壊を防止するようになっている。
【００４８】
図２はスイッチングレギュレータの回路図である。この回路は必要箇所だけ簡単に説明すると、商用電源（例えば交流２４０Ｖ）が供給される入力端子（ＡＣＩＮＰＵＴ）とトランス４０の１次側コイル４１との間には、ダイオードブリッジ整流回路４２と平滑コンデンサ４３等によって全波整流回路が形成されている。トランス４０の２次側コイル４４にはダイオード４５と平滑コンデンサ４６等によって構成される半波整流回路が接続され出力端子（ＯＵＴＰＵＴ）から直流電圧を出力する。
【００４９】
１次側コイル４１はパルス幅制御回路（コントロールＩＣ）５０のドレイン（Ｄｒａｉｎ）端子に接続されている。パルス幅制御回路５０は、他に電源（ＶDD）端子，ソース（Ｓｏｕｒｃｅ）端子，コンパレータ（ＣＯＭＰ）端子，キャパシタオブタイミング（ＣＴ）端子，フィードバック（ＦＢ）端子を有する。Ｄｒａｉｎ端子とＳｏｕｒｃｅ端子との間には、メインスイッチＭＳが接続される。Ｄｒａｉｎ端子とＶDD端子との間にはスタータースイッチＳＳが接続されるとともに、スタータースイッチＳＳのゲート電極とＤｒａｉｎ端子との間には起動抵抗ＳＲが接続され、起動回路を構成している。ドレイン電圧がある程度上昇すると起動回路が動作を開始する。
【００５０】
また、スタータースイッチＳＳの出力電極にはＵＶＬ（Under Voltage Lockout ）回路が接続されている。このＵＶＬ回路は前記スタータースイッチＳＳのゲート電極に接続されたＵＶＬスイッチに接続され、ＵＶＬ回路が動作するとＵＶＬスイッチが動作してスタータースイッチがオフ状態となる。
【００５１】
ＣＴ端子には発振器（Ｏｓｃ．）が接続されている。また、ＦＢ端子とＣＯＭＰ端子との間にはエラーアンプ（Ｅ−ＡＭＰ）が接続されている。このＥ−ＡＭＰの出力信号と、メインスイッチＭＳの検出信号ＣＳは比較増幅器（Ｃ−ＡＭＰ）に入力される。検出信号ＣＳは抵抗ＲCSに電流として入力され、電圧に変換される。バックアップ出力電圧（≒ＶDD端子電圧）をエラーアンプのＦＢ端子で帰還をかける構成になっている。
【００５２】
発振器（Ｏｓｃ．）とＣ−ＡＭＰの出力信号はフリップフロップ回路（ＦＦ）に入力される。フリップフロップ回路の出力信号はメインスイッチＭＳのゲート電極に印加されてメインスイッチＭＳをオン・オフ制御する。
【００５３】
パルス幅制御回路５０のＶＤＤ端子は、バックアップ電源回路に接続されている。このバックアップ電源回路は、トランス４０の３次側コイル（バックアップコイル）４７に直列に接続されるダイオードＤc ，抵抗Ｒc とコンデンサＣc で構成されている。この電位チャージ回路は、１次側コイル４１に直流電圧が印加されることにより、パルス幅制御回路５０の起動回路（Starter Circuit ）が動作しコンデンサＣc を充電する。コンデンサＣc の充電が続き、解除電圧に達すると、ＵＶＬ回路が動作し、ＵＶＬスイッチをオンさせてスタータースイッチＳＳをオフにするとともにメインスイッチＭＳのオン・オフが開始する。それと同時にバックアップコイル４７に電圧が誘起され、これが電源となってパルス幅制御回路５０の動作が継続する。
【００５４】
このフライバック方式のバックアップ出力電圧帰還型の特徴は、バックアップ出力電圧と２次側出力電圧がトランス４０の１次側コイルとそれぞれのコイルの巻数比に比例しているという特性を利用したものである。
【００５５】
パルス幅制御回路５０がカレントモードの場合、エラーアンプの出力端子電圧に応じてパワーＭＯＳＦＥＴの電流検出レベルを調整してパルスデューティを制御する。
【００５６】
図３は全波整流回路によって得られる電圧Ｖｂ⁺を始めとするＤｒａｉｎ，Ｉstart,ＶDD,ＣＴ,ＣＯＭＰ，ＤＣＯＵＴＰＵＴ部分の電圧変化を示す起動タイミング図である。
このようなスイッチングレギュレータでは、商用電源２４０Ｖの交流を整流して得られたＶｂ⁺により、パルス幅制御回路５０を、図３の起動タイミング図で示すように動作させて所定の直流電圧を出力する。図２にはＤｒａｉｎ端子部分でのドレイン電圧波形の１例を示してある。
【００５７】
図４は本実施形態１による半導体装置、即ち、スイッチングレギュレータの高電圧部を構成するメインスイッチＭＳ，スタータースイッチＳＳ及び起動抵抗ＳＲをシリコン半導体基板１にモノリシックに形成した駆動パワーＩＣ（半導体装置）の模式的平面図である。
駆動パワーＩＣが形成された半導体チップにおいて、周辺領域の内側がアクティブ領域になり、このアクティブ領域にメインスイッチＭＳ及びスタータースイッチＳＳが形成されている。周辺領域と、メインスイッチＭＳとスタータースイッチＳＳとの間にはＬＯＣＯＳ膜によるフィールド絶縁膜３が設けられている。また、フィールド絶縁膜３の下の半導体基板１の主面にはアクティブ領域を多重に囲む複数のＦＬＲ１３が設けられている。そして、起動抵抗（抵抗素子）ＳＲは多重に設けられたＦＬＲ１３群の内側の始端から外側の終端に向けて延在するように設けられている。
【００５８】
図６は駆動パワーＩＣの等価回路図である。駆動パワーＩＣは▲１▼〜▲６▼で示されるように６個の端子を有している。即ち、信号が出力される第１端子（ドレイン端子：DRAIN ）▲１▼と、制御端子（ゲート端子：GATE）▲２▼と、基準電位（ＧＮＤ）が供給される第２端子（ソース端子：SOURCE）▲３▼と、電流検出端子（CS端子：Current Sence ）▲４▼と、制御回路の起動を行う起動回路用第２端子（Start-ＭＯＳ Source 端子）▲５▼と、起動回路用制御端子（Start-ＭＯＳ Gate 端子）▲６▼とを有している。
【００５９】
メインスイッチＭＳ及びスタータースイッチＳＳは、図５，図７，図８に示すように、多数のセルを配置した縦型ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）で構成されている。そして、例えば、セル構造はメッシュゲート構造となっている。
【００６０】
メインスイッチＭＳは、特に限定はされないが、セル数が２２７０となるメインＭＯＳ（ＭＡＩＮ−ＭＯＳ）と、セル数が２セルとなる電流検出（Current Sence ）を行うＣＳ−ＭＯＳで構成されている。ドレイン電極（第１電極）はドレイン端子に接続され、ＭＡＩＮ−ＭＯＳのソース電極（第２電極）はソース端子に接続され、ＣＳ−ＭＯＳのソース電極は電流検出端子（CS端子）に接続され、ゲート電極はゲート端子に接続されている。
【００６１】
スタータースイッチＳＳは、特に限定はされないが、セル数が６０となるＭＯＳ（Start-ＭＯＳ）からなり、ドレイン電極（起動用第１電極）はドレイン端子に接続され、ソース電極（起動用第２電極）はStart-ＭＯＳ Source 端子に接続され、ゲート電極（起動用制御電極）はStart-ＭＯＳ Gate 端子に接続されている。
起動抵抗ＳＲ（例えば、２ＭΩ）はドレイン端子とスタータースイッチＳＳのゲート電極に接続されている。
【００６２】
つぎに、図５，図７及び図８を参照しながら駆動パワーＩＣの構造について説明する。図５は駆動パワーＩＣ全体の断面図であり、図７はメインスイッチＭＳが設けられる図５の左半分の断面図、図８はスタータースイッチＳＳと起動抵抗（抵抗素子）ＳＲが設けられる図５の右半分の断面図である。なお、図５では符号は一部にのみ示す。
【００６３】
これらの図に示すように、ｎ⁺型のシリコンからなる半導体基板１はその主面にｎ^-型のエピタキシャル層２を有している。そして、前記エピタキシャル層２に所定の不純物を選択的に順次形成すること等によってメインスイッチＭＳ，スタータースイッチＳＳが形成される。即ち、アクティブ領域にはプレーナ構造のセルを規則的に複数配置し、半導体基板１の主面にゲート絶縁膜４を介して設けた隣接するセルの各ゲート５が互いに接続され、各セルを並列接続したメッシュゲート構造で構成される。外周のセルの各ゲート５はセル領域の外周部にて、例えば多結晶珪素（ポリシリコン）を用いたゲート配線６と接続され、このゲート配線６がゲート５の接続領域であるゲートパッドと接続されている。
【００６４】
各セルでは、エピタキシャル層２がドレイン領域となり、半導体基板主面に形成されたｐ型層７がチャネルの形成されるベース領域となり、ｐ型層７内に形成されたｎ⁺型層８がソース領域となり、ＭＯＳＦＥＴは縦型ＦＥＴ構造となっている。半導体基板１はドレインとなることから、図示しないが半導体基板１の裏面全体にドレイン電極が形成される。このドレイン電極は、例えばニッケル，チタン，ニッケル，銀を積層した積層膜で形成される。
【００６５】
ゲート配線６は、層間絶縁膜９を介して上層に形成され、例えばシリコンを含有させたアルミニウムを用いたゲートガードリング１０と電気的に接続されている。ソースとなるｎ⁺型層８は、例えばシリコンを含有させたアルミニウムを用いたソース配線１１と電気的に接続されており、ソース配線１１は半導体基板主面上に層間絶縁膜９を介して形成されている。このソース配線１１は、ソースとなるｎ⁺型層８の他に、ベース電位を一定とするために、ｐ型層７に設けられたｐ⁺型のコンタクト層１２にも電気的に接続されている。
【００６６】
フィールド絶縁膜３の下部には、半導体基板の外周に沿って角部を円弧状とした矩形環状に設けられた、ｐ型拡散層からなるフィールド・リミッティング・リング（ＦＬＲ）１３が同心環状に複数配置されている。このＦＬＲは、印加電圧の増加に連れて、アバランシェ降伏が起きる前に内周のＦＬＲ１３から外周のＦＬＲ１３に空乏層が延びてパンチスルーする構成となっており、最終的には最外周のＦＬＲ１３の接合部分にて降伏する。
【００６７】
また、前述の如く、高電圧印加時の降伏は、面積が大きい素子にてその表面部分以外にて行なわれるのが望ましい。このため、面積が小さく表面で降伏しやすいＦＬＲでの降伏を回避し、面積が大きく表面で降伏し難いパワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）にて降伏させるため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜８００Ｖとすれば、ＦＬＲの耐圧は８００Ｖ以上とする。
【００６８】
このＦＬＲの降伏電圧は、理論上各ＦＬＲ１３間のパンチスルー耐圧及び最外周リングの降伏電圧の和となるため、ＦＬＲ１３の本数を増やすことによって高耐圧化することができるが、ターミネーション長を考慮して本数を決定する。ＦＬＲ１３は図１では５本、他の図では４本としてあるがこれに限定されない。
【００６９】
ＦＬＲ１３が形成されたフィールド絶縁膜３上の一部分には起動抵抗ＳＲが形成されている。図１（ａ）に示すように、起動抵抗ＳＲを構成する抵抗層２０は、ＦＬＲ１３群の内側の始端３１から外側の終端３２に向けて延在するように設けられ、かつ放熱面積を大きくして熱放散性を高めるべく蛇行させて長くなるようになっている。ＦＬＲ１３はＰ１〜Ｐ５で示すように５本としてあるが、これに限定されるものではない。
【００７０】
図１（ａ）は起動抵抗（抵抗素子）ＳＲを構成する抵抗層の蛇行パターンを示す模式図、図１（ｂ）は駆動パワーＩＣのＦＬＲや抵抗層等を含む部分の断面図、図１（ｃ）はＦＬＲを含む半導体基板表面のポテンシャルと、抵抗層のポテンシャルを示すグラフである。
【００７１】
ここで、図１（ｂ）を参照しながら駆動パワーＩＣが形成された半導体チップの周辺部分の断面部分について簡単に説明する。周辺領域のエピタキシャル層２の表面には、アクティブ領域側から周辺領域に向かってｐ型拡散層からなるＰ１〜Ｐ５で示されるフィールド・リミッティング・リング（ＦＬＲ）１３が図示しないアクティブ領域を囲むように形成されている。なお、Ｐ１の内側にはグランド（ＧＮＤ）電位にされるｐ型拡散層（Ｐ０）が形成されている。
【００７２】
また、半導体チップの周縁にはガードリング１４が設けられている。このガードリング１４はフィールド絶縁膜３から外れたフィールド絶縁膜３よりも薄い絶縁膜２４の下のエピタキシャル層２表面に設けられている。このガードリング１４はエピタキシャル層２の主面に高濃度に不純物を拡散したｎ⁺型のリング状の拡散領域で形成されている。
【００７３】
前記フィールド絶縁膜３上にはポリシリコン層で形成される抵抗層２０が設けられている。この抵抗層２０はその表面を層間絶縁膜９で被われている。また、前記Ｐ０上の層間絶縁膜９及びフィールド絶縁膜３の外周部分には、それぞれコンタクト孔２１，２２，２３が設けられている。コンタクト孔２３はフィールド絶縁膜３から外れた薄い絶縁膜２４をも貫通するように形成されている。
【００７４】
また、層間絶縁膜９上には半導体チップの周辺に沿って延在するリング状の導体膜２５〜２８が形成されている。導体膜２５は周辺領域の内側、即ち、アクティブ領域側に設けられるとともに、コンタクト孔２１にも充填されて抵抗層２０に電気的に接続されている。導体膜２６は導体膜２５に近接して設けられ、メインスイッチＭＳのソース端子に接続されている。導体膜２７は最外周のＦＬＲ１３上に形成され、最外周のＦＬＲ１３に電気的に接続されている。導体膜２８はコンタクト孔２２及びコンタクト孔２３内にも充填され、抵抗層２０とガードリング１４を電気的に接続している。
【００７５】
前記ＦＬＲ１３群では、印加電圧の増加につれて、アバランシェ降伏が起きる前に内周のＦＬＲ１３から外周のＦＬＲ１３に空乏層が延びてパンチスルーする構成になっており、最終的には最外周のＦＬＲ１３のｐｎ接合部分で降伏するようになっている。ＦＬＲ１３を設けることによって、パンチスルー耐圧とＦＬＲ１３の数との積の分耐圧が向上することになる。従って、起動抵抗ＳＲの耐圧は前記ＦＬＲ１３部分の耐圧と、フィールド絶縁膜３の厚さ等に起因する耐圧との和となり、総合的な耐圧は８００Ｖ以上とさせるものである。
【００７６】
コンタクト孔２１に対応する抵抗層部分が抵抗素子（起動抵抗）ＳＲの始端３１となり、コンタクト孔２２に対応する抵抗層部分が起動抵抗ＳＲの終端３２となる。始端３１から終端３２に至る起動抵抗ＳＲとしての抵抗層２０のパターンは、図１（ａ）に示すように、蛇行パターンとなっている。図１（ｂ）では特に蛇行状態は明記せず簡略化してある。
【００７７】
このように抵抗層２０を蛇行させるパターンとすることによって、抵抗層２０を長くして放熱面積の増大を図っている。また、抵抗層２０のシート抵抗を１０ｋΩ／□とすることによって、ある電圧における発熱量の一定化を図り、抵抗層２０を形成するポリシリコン層の溶けによる破壊を防止するようにもなっている。抵抗層２０は放熱を考慮して断面面積に対して表面積を増加させるために扁平形状となっている。抵抗層２０は、例えば、ポリシリコン層からなり、抵抗値（シート抵抗）を調整するため、ｐ導電型用の不純物であるボロンやｎ導電型用の不純物であるリン等を含有させる。
【００７８】
本発明は、抵抗素子（起動抵抗）の始端と終端を直線的に結ぶ線分における抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに一致または近似するようにして耐圧劣化を抑止するものである。
【００７９】
従って、最も望ましい形態は、抵抗素子を形成する抵抗層においては、材質（シート抵抗），パターン，幅，厚さを変え、フィールド絶縁膜では厚さを変える等を行い、抵抗素子の始端と終端を直線的に結ぶ線分における抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに一致するようにすることである。
【００８０】
本実施形態１では抵抗層２０の蛇行ピッチを一部で変えた構造になっている。即ち、図１（ａ）に示すように、始端３１から最外周のＦＬＲ１３に至る領域Ａの抵抗層２０の蛇行ピッチを、最外周のＦＬＲ１３から終端３２に至る領域Ｂの蛇行のピッチよりも広く形成した構造になっている。
【００８１】
このような構造にすると、図１（ｃ）に示すように、抵抗素子の始端と終端を直線的に結ぶ線分における抵抗素子各部のポテンシャル曲線が、始端３１から最外周のＦＬＲ１３に至る間の緩い勾配の直線ｅと、最外周のＦＬＲ１３から終端３２に至る前記緩い勾配の直線ｅよりも勾配が急になる急な勾配の直線ｆとなり、半導体基板の表面のポテンシャル曲線ｄに一部で一致し、一部で近接するようになる。また、抵抗素子に高電圧が印加された場合でも、不一致の箇所においても電位差が、例えば、５０Ｖ程度以下と低くなる。この結果、フィールド絶縁膜の高電界に起因する破壊が防止できる。
【００８２】
この点について、さらに説明を加える。抵抗素子の始端と終端を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに一致または近似するようになっている。従って、抵抗素子（起動抵抗）に高電圧が印加された状態でも、バルクで発生した電子・正孔対も電界によってどこか特定の箇所に引きつけられることもない。この結果、発生した電子・正孔対は再結合して電気的に中性化することになり、フィールド・リミッティング・リング間にチャネルができることもなく、耐圧は安定し耐圧劣化を抑止することができる。
【００８３】
本実施形態１では、先に提案した技術に係わる図２６（ｃ）に示すように、高電界の発生箇所は、最外周のＦＬＲ１３（Ｐ５）部分であることから、この最外周のＦＬＲ１３（Ｐ５）部分で、抵抗素子ポテンシャルと半導体基板の表面のポテンシャルが一致するようにして、抵抗素子ポテンシャルと半導体基板の表面のポテンシャルの一致及び近似を図っている。即ち、最外周のＦＬＲ１３部分を隔ててその内側と外側の前記線分における単位長さ当たりの抵抗値を相互に異なるようにしている。
【００８４】
また、本実施形態１では、抵抗層２０のシート抵抗を小さくして、熱による溶断を防止するようになっている。即ち、抵抗層２０のシート抵抗を小さくして発熱量の増加を防止するとともに、抵抗層２０を蛇行させて全長を長くして放熱面積の増大を図り、熱による溶断を防止している。
【００８５】
図９は、シート抵抗を変えて本発明の抵抗素子を形成し、電圧−電流特性を測定した結果を示すグラフである。シート抵抗が高い場合には、印加電圧が高くなるに連れて、抵抗素子の発熱によって抵抗値が下降する。従って、電圧−電流特性をリニアにするためには、シート抵抗を１０ｋΩ／□以下にする必要がある。
【００８６】
図１０は、不純物濃度を変えて本発明の抵抗素子を形成し、温度−シート抵抗特性を測定した結果を示すグラフである。このグラフからシート抵抗が大きな抵抗素子が負の温度特性をもち、シート抵抗が高いほど温度による抵抗変化が大きくなることが分かる。
【００８７】
また、本実施形態では、スイッチングレギュレータの高電圧部を集積回路化し、制御回路については別チップとする半導体装置について説明を行なった。この構成によって、高電圧部と制御回路のそれぞれに適した半導体基板を用いることが可能となる。しかし、より集積回路化を進める場合には、図１１に示すように、制御回路を一体化したスイッチングレギュレータの半導体装置として、本発明を適用することも可能である。
【００８８】
つぎに、駆動パワーＩＣ（半導体装置）の製造方法を図１２乃至図１６を用いて説明する。各図において、左側にはＭＯＳＦＥＴ部分を示し、右側には同一工程での抵抗素子（起動抵抗）部分を示す。
【００８９】
先ず、例えばヒ素（Ａｓ）が導入された単結晶珪素（シリコン）からなるｎ⁺型半導体基板１上に、エピタキシャル成長によってｎ^-型からなるエピタキシャル層２を形成する。そして、このエピタキシャル層２の周辺領域にアクティブ領域を囲むようにｐ型ウエルを多重に形成してＦＬＲ１３を形成し、この半導体基板の主面に酸化珪素膜を、例えば熱酸化法で形成し、この酸化珪素膜上に窒化珪素（ＳｉＮ）膜のマスクを形成し、この窒化珪素膜をマスクとした選択的熱酸化によりフィールド絶縁膜３を形成する。この状態を図１２に示す。
【００９０】
つぎに、半導体基板主面に、熱酸化膜或いは熱酸化膜にＣＶＤ（Chemical VaporDiposition）による酸化珪素膜を積層したゲート絶縁膜４を形成し、半導体基板主面全面にゲート５或いは抵抗素子ＳＲの導電膜となる多結晶珪素膜（ポリシリコン膜）５’をＣＶＤにより形成し、この多結晶珪素膜５’に、ゲート５となる領域には例えばリンを、抵抗素子ＳＲの導電膜となる領域には例えばボロンを導入する。この状態を図１３に示す。
【００９１】
つぎに、多結晶珪素膜５’を、選択的にエッチング除去してパターニングし、ゲート５及び抵抗素子ＳＲの抵抗層２０を形成し、ＭＩＳＦＥＴのｐ型層７、ｎ⁺型層８，コンタクト層１２をホトリソグラフィによるマスクを用いたイオン注入によって形成する。この際に抵抗素子ＳＲの導電膜の両端に接続抵抗を低減するためのｐ⁺型層（導電膜がｎ型の場合には、ｎ⁺型層）を形成する。この状態を図１４に示す。
前記多結晶珪素膜５’の選択エッチング時、所定のマスクを使用して、図１（ａ）に示すような蛇行ピッチが最外周のＦＬＲ１３で変わる抵抗層２０を形成する。
【００９２】
つぎに、半導体基板主面上の全面に例えばＰＳＧ（Phosphorus Silicate Glass）膜を堆積させ、ＳＯＧ（Spin On Glass ）膜を塗布形成して層間絶縁膜９を形成し、この層間絶縁膜９に、ソース領域となるｎ⁺型層８，ゲート配線６，抵抗素子ＳＲの接続領域を露出させる開口を設ける。この状態を図１５に示す。
【００９３】
つぎに、前記開口内を含む半導体基板主面上の全面に例えばシリコンを含むアルミニウムからなる導電膜（金属膜）を形成し、この金属膜をパターニングして、ゲートガードリング１０，ソース配線１１，ガードリング１４を形成し、例えばソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、半導体基板主面の全面を覆う保護絶縁膜１５を形成し、ｎ⁺型半導体基板１の裏面に研削処理を施し、この裏面に例えば蒸着によりニッケル，チタン，ニッケル，銀を順次積層したドレイン電極１６を形成する。この状態を図１６に示す。
その後、説明は省略するが、常用の工程を経て駆動パワーＩＣを形成する。
【００９４】
このように、本実施形態１では、起動抵抗（抵抗素子）ＳＲは、その製造においてはメインスイッチＭＳやスタータースイッチＳＳの形成工程を利用して形成することができるので、工程数を増加させることがない。また、起動抵抗ＳＲはアクティブ領域に設けることなく既存のフィールド絶縁膜上に形成することから、駆動パワーＩＣのチップサイズの小型化が図れる。
【００９５】
本発明における抵抗素子の製造においては、抵抗素子の始端と終端を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに一致するように製造することが望ましいが、便宜的方法として、一部で一致させ一部が近似するようにする便法が考えられる。そこで、変形例について図１７乃至図２３を参照しながら説明する。
【００９６】
図１７は変形例１であり、蛇行パターンの蛇行幅は始端３１から終端３２に至るまで一定であるが、始端３１から最外周のＦＬＲ１３（Ｐ５）に至る部分の蛇行ピッチ及び抵抗層幅（抵抗線幅）が、最外周のＦＬＲ１３（Ｐ５）から終端３２に至る部分の蛇行ピッチ及び抵抗層幅に比較して広くかつ太くした例である。この例においても高電界に対する耐圧劣化を防止することができる。
【００９７】
図１８は変形例２であり、蛇行パターンの蛇行幅及び蛇行ピッチは始端３１から終端３２に至るまで一定であるが、シート抵抗をＰ５のＦＬＲ１３の内外で変えた例である。始端３１からＰ５のＦＬＲ１３に至る部分のシート抵抗を低くし、Ｐ５のＦＬＲ１３から終端３２に至る部分のシート抵抗を高くした例である。この例においても高電界に対する耐圧劣化を防止することができる。
【００９８】
図１９は変形例３であり、蛇行ピッチは始端３１から終端３２に至るまで一定であるが、蛇行幅をＰ５のＦＬＲ１３の内外で変えた例である。始端３１からＰ５のＦＬＲ１３に至る部分の蛇行幅を狭くし、Ｐ５のＦＬＲ１３から終端３２に至る部分の蛇行幅を高くした例である。この例においても高電界に対する耐圧劣化を防止することができる。
【００９９】
図２０は変形例４であり、Ｐ５のＦＬＲ１３の内外で蛇行ピッチを変えるとともに、始端３１からＰ５に至る部分では抵抗素子のポテンシャルが階段状に変化するようにし、Ｐ５から終端３２に至る部分では蛇行幅が順次狭くなるようにして、図１（ｃ）の半導体基板の表面のポテンシャル曲線ｄに一致させるようにしたものである。この例においては高電界に対する耐圧劣化は防止できる。
【０１００】
図２１は変形例５であり、始端３１からＰ５に至る部分は直線とさせて、図１（ｃ）の始端３１から最外周のＦＬＲ１３に至る間の緩い勾配の直線ｅのようにし、Ｐ５から終端３２に至る部分では蛇行パターンとした例である。この例においても高電界に対する耐圧劣化を防止することができる。
【０１０１】
図２２は変形例６であり、始端３１から終端３２までを直線パターンとするが、始端３１からＰ５に至る部分の抵抗層幅は太く、Ｐ５から終端３２に至る部分の抵抗層幅は細くした例である。抵抗層幅を適宜選択することにより、高電界に対する耐圧劣化を防止することができる。
【０１０２】
図２３は変形例７であり、始端３１から終端３２までを抵抗層幅が一定の直線パターンとするが、始端３１からＰ５に至る部分のシート抵抗を低くし、Ｐ５から終端３２に至る部分のシート抵抗を高くした例である。シート抵抗を適宜選択することにより、高電界に対する耐圧劣化を防止することができる。
また、以上の各変形例同士の組み合わせも可能である。
【０１０３】
これら抵抗層２０は、その製造において、▲１▼導体層を形成した後、エッチングによってパターニングして形成するか、▲２▼マスクを使用した選択的な蒸着法等によって形成する。
また、ＭＯＳＦＥＴの製造におけるポリシリコンによるゲート電極形成時に抵抗層２０を形成することができる。
【０１０４】
シート抵抗は不純物の添加量によって制御可能である。また、抵抗層２０を長さ域を分けて異なる材料で形成してもよい。例えば、金属線とポリシリコン層を途中で接続する構造でもよい。
【０１０５】
また、抵抗素子の始端と終端を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに近似するようにフィールド絶縁膜の厚さを従来の〜１．５μｍに比較して、３〜５μｍと厚くするようにしてもよい。
【０１０６】
本実施形態１によれば以下の効果を有する。
（１）抵抗素子（起動抵抗）ＳＲの始端３１と終端３２を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに一致または近似するようになっている。従って、抵抗素子に高電圧が印加された状態でも、バルクで発生した電子・正孔対も電界によってどこか特定の箇所に引きつけられることもない。この結果、発生した電子・正孔対は再結合して電気的に中性化することになり、フィールド・リミッティング・リング間にチャネルができることもなく、耐圧は安定し耐圧劣化を抑止することができる。
【０１０７】
（２）起動抵抗を形成する抵抗層のシート抵抗は１０ｋΩ／□以下と低いことから発熱量の一定化ができる。また、抵抗層を蛇行させて長くすることから放熱面積も増大して熱放散効率が増大する。これらのことから、高電圧が起動抵抗に印加されても、発熱に起因する抵抗層であるポリシリコン層の溶融による破壊事故が防止できる。
【０１０８】
（３）上記（１），（２）により、信頼性の高い半導体装置、即ちスイッチングレギュレータ用の駆動パワーＩＣを提供することができる。
【０１０９】
（４）起動抵抗はアクティブ領域ではなく周辺領域のフィールド絶縁膜上に形成されることから、起動抵抗をアクティブ領域に形成する構造に比較して半導体チップの小型化が可能になり、半導体装置の製造コストの低減が達成できる。
【０１１０】
（実施形態２）
図２４及び図２５は本発明の他の実施形態（実施形態２）に係わる図であり、図２４はスタータースイッチと起動抵抗部分を示す模式的断面図、図２５は抵抗素子の模式的平面図と一部の断面図である。
【０１１１】
本実施形態１の駆動パワーＩＣは、前記実施形態１の駆動パワーＩＣにおいて、図２４に示すように、各ＦＬＲ１３をその上の抵抗層２０部分に電気的に接続させた構成になっている。図２４は概念的な図であり、抵抗層２０の下のフィールド絶縁膜３に直接コンタクト孔を設け、抵抗層２０をこのコンタクト孔に埋め込んでＦＬＲ１３と電気的に接続させた図としてあるが、フィールド絶縁膜３が厚く微細加工が難しいことから、実際には図２５に示すように、層間絶縁膜９とＦＬＲ１３が延在する箇所で薄い絶縁膜が存在する部分にそれぞれコンタクト孔を設け、このコンタクト孔部分を含め両者のコンタクト孔間に配線１７を設けてＦＬＲ１３と対応する抵抗層２０を電気的に接続するようになる。
図２５は起動抵抗ＳＲ部分を示す平面図であり、この図のＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’に沿う部分の断面を右側にそれぞれ示してある。
【０１１２】
本実施形態２によれば、各ＦＬＲ１３と、各ＦＬＲ１３に重なる前記抵抗層２０はそれぞれ電気的に接続されていて、それぞれの部位において等電位になることから、前記実施形態１の場合と同様に、抵抗素子のポテンシャルと半導体基板の表面のポテンシャルは各部で一致または近似するため、耐圧劣化を抑止することができる。
【０１１３】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）抵抗素子の始端と終端を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終端を直線的に結ぶ線分に対応する前記半導体基板表面各部のポテンシャルに一致または近似するようになっていることから抵抗素子（起動抵抗）に高電圧が印加された状態でも、耐圧劣化を抑止することができる。
（２）起動抵抗を構成する抵抗層のシート抵抗は１０ｋΩ／□以下と低く発熱量の変動が小さいとともに、抵抗層を蛇行して長くなっていることから放熱面積も増大するため、効率的な熱放散が可能になることから、発熱に起因する抵抗層であるポリシリコン層の溶融による破壊事故が防止できる。
（３）上記（１），（２）により、信頼性の高い半導体装置、即ちスイッチングレギュレータ用の駆動パワーＩＣを提供することができる。
（４）起動抵抗はアクティブ領域ではなく周辺領域のフィールド絶縁膜上に形成されることから、起動抵抗をアクティブ領域に形成する構造に比較して半導体チップの小型化が可能になり、半導体装置の製造コストの低減が達成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）による半導体装置（駆動パワーＩＣ）の起動抵抗及び起動抵抗部分のポテンシャルを示す図表である。
【図２】実施形態１の駆動パワーＩＣが組み込まれたスイッチングレギュレータを示す回路図である。
【図３】実施形態１のスイッチングレギュレータの起動タイミングを示すタイムチャートである。
【図４】実施形態１の駆動パワーＩＣの模式的平面図である。
【図５】前記駆動パワーＩＣの模式的断面図である。
【図６】前記駆動パワーＩＣの等価回路図である。
【図７】前記駆動パワーＩＣのメインスイッチ用トランジスタを含む一部の断面図である。
【図８】前記駆動パワーＩＣのスタータースイッチ及び起動抵抗を含む一部の断面図である。
【図９】実施形態１の抵抗素子の特性を示すグラフである。
【図１０】実施形態１の抵抗素子の温度特性を示すグラフである。
【図１１】実施形態１の駆動パワーＩＣをスイッチングレギュレータのコントロールＩＣにモノリシックに組み込んだ例を示す模式図である。
【図１２】実施形態１の駆動パワーＩＣの製造において、半導体基板表面にＦＬＲ等やフィールド絶縁膜を形成した状態を示す要部の模式的断面図である。
【図１３】実施形態１の駆動パワーＩＣの製造において、トランジスタのゲート電極や抵抗素子の抵抗層となるポリシリコン層を形成した状態を示す要部の模式的断面図である。
【図１４】実施形態１の駆動パワーＩＣの製造において、トランジスタのゲート電極やソース領域及び抵抗層を形成した状態を示す要部の模式的断面図である。
【図１５】実施形態１の駆動パワーＩＣの製造において、層間絶縁膜及びコンタクト孔を形成した状態を示す要部の模式的断面図である。
【図１６】実施形態１の駆動パワーＩＣの製造において、保護絶縁膜を形成した状態を示す要部の模式的断面図である。
【図１７】実施形態１の駆動パワーＩＣにおける抵抗層の変形例１の模式図である。
【図１８】実施形態１の駆動パワーＩＣにおける抵抗層の変形例２の模式図である。
【図１９】実施形態１の駆動パワーＩＣにおける抵抗層の変形例３の模式図である。
【図２０】実施形態１の駆動パワーＩＣにおける抵抗層の変形例４の模式図である。
【図２１】実施形態１の駆動パワーＩＣにおける抵抗層の変形例５の模式図である。
【図２２】実施形態１の駆動パワーＩＣにおける抵抗層の変形例６の模式図である。
【図２３】実施形態１の駆動パワーＩＣにおける抵抗層の変形例７の模式図である。
【図２４】本発明の他の実施形態（実施形態２）によるスタータースイッチと起動抵抗部分を示す模式的断面図である。
【図２５】実施形態２による抵抗素子の模式的平面図と一部の断面図である。
【図２６】本出願人の提案による半導体装置（駆動パワーＩＣ）の起動抵抗及び起動抵抗部分のポテンシャルを示す図表である。
【図２７】前記提案による駆動パワーＩＣの耐圧劣化波形比較を示すグラフである。
【図２８】耐圧測定回路図である。
【符号の説明】
１…半導体基板、２…エピタキシャル層、３…フィールド絶縁膜、４…ゲート絶縁膜、５…ゲート、６…ゲート配線、７…ｐ型層、８…ｎ⁺型層、９…層間絶縁膜、１０…ゲートガードリング、１１…ソース配線、１２…ｐ⁺型のコンタクト層、１３…フィールド・リミッティング・リング（ＦＬＲ）、１４…ガードリング、１５…保護絶縁膜、１６…ドレイン電極、１７…配線、２０…抵抗層、２１，２２，２３…コンタクト孔、２４…絶縁膜、２５〜２８…導体膜、３１…始端、３２…終端、４０…トランス、４１…１次側コイル、４２…ダイオードブリッジ整流回路、４３…平滑コンデンサ、４４…２次側コイル、４６…平滑コンデンサ、４７…３次側コイル、５０…パルス幅制御回路（コントロールＩＣ）。

Claims

スイッチングレギュレータの高電圧部を含む半導体装置であって、
（ａ）エピタキシャル層を主面に有する半導体基板と、
（ｂ）前記半導体基板の主面上に形成され、前記高電圧部を構成し、前記エピタキシャル層をドレインとするメインスイッチ用ＭＯＳＦＥＴと、
（ｃ）前記半導体基板の主面上に前記エピタキシャル層をドレインとして形成された、前記メインスイッチ用ＭＯＳＦＥＴのスタータースイッチ用ＭＯＳＦＥＴと、
（ｄ）前記半導体基板の主面上に形成され、前記メインスイッチ用ＭＯＳＦＥＴおよびスタータースイッチ用ＭＯＳＦＥＴの周辺を多重に囲む複数のフィールド・リミッティング・リングと、
（ｅ）前記フィールド・リミッティング・リング上に形成された、フィールド絶縁膜と、
（ｆ）前記フィールド絶縁膜上に形成され、一方端が前記スタータースイッチ用ＭＯＳＦＥＴのゲートと電気的に接続され、他方端が前記スタータースイッチ用ＭＯＳＦＥＴのドレインと電気的に接続された抵抗素子と、
（ｇ）前記抵抗素子を被う層間絶縁膜と、
（ｈ）前記層間絶縁膜上に形成され、前記メインスイッチ用ＭＯＳＦＥＴのゲートおよびソース、前記スタータースイッチ用ＭＯＳＦＥＴのゲートおよびソースとそれぞれ電気的に接続される複数の配線と、
（ｉ）前記半導体基板の裏面に形成され、前記メインスイッチ用ＭＯＳＦＥＴおよびスタータースイッチ用ＭＯＳＦＥＴのドレインと電気的に接続される裏面電極と、
（ｊ）前記半導体基板の主面周縁に形成され、前記エピタキシャル層と電気的に接続される導電性のガードリングと、
を含み、
前記抵抗素子の一方端と他方端を結ぶ仮想線の方向において、前記仮想線の単位長さに相当する前記抵抗素子の抵抗が、前記抵抗素子の位置により異なり、前記仮想線に沿う前記抵抗素子各部のポテンシャルが、前記仮想線に沿う前記半導体基板表面各部のポテンシャルに近似するようになっていることを特徴とする半導体装置。
前記仮想線の単位長さ当たりの前記抵抗素子の抵抗値は最外周の前記フィールド・リミッティング・リングの内側と外側で相互に異なる請求項１に記載の半導体装置。
前記仮想線の単位長さ当たりの前記抵抗素子の抵抗値は段階的に変化している請求項１に記載の半導体装置。
前記抵抗素子は、抵抗素子の一方端と他方端との間に蛇行部分を有する請求項１に記載の半導体装置。
前記抵抗素子は、抵抗素子の一方端と他方端との間に蛇行部分を有するとともに、前記蛇行部分の蛇行ピッチが異なっている請求項１に記載の半導体装置。
前記抵抗素子は、蛇行部分を有するとともに、蛇行する幅が広い部分と、蛇行する幅が狭い部分とを有する請求項１に記載の半導体装置。
前記抵抗素子は、抵抗素子の一方端と他方端との間に蛇行する蛇行部分と、前記仮想線に沿う直線部分とを有する請求項１に記載の半導体装置。
前記抵抗素子は、線幅が異なっている請求項１に記載の半導体装置。
前記抵抗素子は、前記仮想線に沿う直線形状の抵抗素子となるとともに、線幅が一部で異なっている請求項１に記載の半導体装置。
前記抵抗素子は不純物が添加されたポリシリコン層で形成されている請求項１に記載の半導体装置。
前記抵抗素子は、金属部分と、この金属部分に電気的に接続される不純物が添加されたポリシリコン層で形成されている請求項１に記載の半導体装置。
前記抵抗素子は、その位置によりシート抵抗が異なっている請求項１に記載の半導体装置。
前記抵抗素子のシート抵抗は１０ｋΩ／□以下である請求項１に記載の半導体装置。
前記抵抗素子の下に位置する前記フィールド絶縁膜の厚さは３〜５μｍ程度になっている請求項１に記載の半導体装置。
前記各フィールド・リミッティング・リングと、各フィールド・リミッティング・リングに重なる前記抵抗素子部分はそれぞれ電気的に接続されている請求項１に記載の半導体装置。