JP6079456B2 - 半導体装置の検査方法 - Google Patents

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Description

本発明は、例えば大電流のスイッチングに用いられる半導体装置の検査方法に関する。
特許文献１には、終端構造に複数のＦＬＲ（Field Limiting Ring）が形成された半導体装置が開示されている。複数のＦＬＲは半導体装置の耐圧低下を抑制するために設けられている。複数のＦＬＲが形成された基板の主面にはＬＯＣＯＳ（Local Oxidation of Silicon）からなるフィールド絶縁膜が形成されている。
特開２００１−３１３３６７号公報
終端構造における絶縁膜が分極等により帯電すると、半導体装置の耐圧検査でリーク電流が増加したり、検査時の耐圧が不安定になったりする問題があった。終端構造における半絶縁膜が帯電しても同様の問題があった。従って、終端構造における絶縁膜又は半絶縁膜の電荷を除去する必要があった。
本発明は、上述のような課題を解決するためになされたもので、終端構造における絶縁膜又は半絶縁膜の電荷を除去する電荷除去工程を有する半導体装置の検査方法を提供することを目的とする。
本願の発明に係る半導体装置の検査方法は、主電流が流れるセル構造と、該セル構造を囲む終端構造とが基板に形成された半導体装置に電圧を印加する第１検査工程と、該第１検査工程の後に、該終端構造の該基板の上に絶縁膜及び／又は半絶縁膜で形成された表面層の電荷を除去する電荷除去工程と、該電荷除去工程の後に、該半導体装置の耐圧を検査する第２検査工程と、を備え、該第１検査工程により、該表面層が分極し、該終端構造における該基板の表面側のうち該セル構造と反対の部分にはチャネルストッパが形成され、該セル構造に、該表面層の該セル構造側の部分に接するように表面電極が形成され、該終端構造に、該チャネルストッパと、該表面層の該チャネルストッパ側の部分とに接するように外周電極が形成され、該電荷除去工程では、抵抗装置の一端に形成された第１導電体を該表面電極に当て、該抵抗装置の他端に形成された第２導電体を該外周電極に当てることを特徴とする。
本願の発明に係る他の半導体装置の検査方法は、主電流が流れるセル構造と、該セル構造を囲み、かつ表面に絶縁膜及び／又は半絶縁膜で形成された表面層を有する終端構造と、該表面層の上に形成された封止材とが基板に形成された半導体装置の該封止材を除去して、該表面層を露出させる封止材除去工程と、該封止材除去工程の後に、該表面層の電荷を除去する電荷除去工程と、を備え、該電荷除去工程では、電圧印加装置の一端に形成された第１導電体を該表面層に当て、該電圧印加装置の他端に形成された第２導電体を該半導体装置の裏面に当てて、該第１導電体と該第２導電体に該表面層の電荷を消滅させるように電位差を生じさせることを特徴とする。
本発明によれば、終端構造における絶縁膜又は半絶縁膜の電荷を除去することができる。
チップ状態の半導体装置の断面図である。 第１検査工程を説明する断面図である。 電荷除去工程を説明する断面図である。 待機時間とリーク電流との関係を示すグラフである。 検査実施前の半導体装置の断面図である。 実施の形態２に係る電荷除去工程を示す断面図である。 接地装置の変形例を示す断面図である。 接地装置の他の変形例を示す断面図である。 検査実施前の半導体装置の断面図である。 実施の形態３に係る電荷除去工程を示す断面図である。 本発明の実施の形態３に係る半導体装置の検査方法の変形例を示す断面図である。
本発明の実施の形態に係る半導体装置の検査方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、チップ状態の半導体装置の断面図である。この半導体装置は、チップの中央部分に主電流が流れるセル構造１０を備えている。そして、セル構造１０を囲むように終端構造１２が形成されている。セル構造１０と終端構造１２は基板１４に形成されている。
セル構造１０について説明する。セル構造１０における基板１４の表面側にはアノード１６が形成されている。アノード１６の上には表面電極１８が形成されている。基板１４の裏面にはカソード２０が形成されている。
終端構造１２について説明する。終端構造１２における基板１４の表面側には、ウェル領域３０、ＦＬＲ構造３２、及びチャネルストッパ３４が形成されている。ウェル領域３０はアノード１６と接している。ＦＬＲ構造３２には複数のＦＬＲ（Field Limiting Ring）が形成されている。ＦＬＲ構造３２とは、フローティングの拡散層を形成することで半導体装置内の電界緩和を図るものである。チャネルストッパ３４は、終端構造１２における基板１４の表面側のうちセル構造１０と反対の部分に形成されている。
終端構造１２の基板１４の上には、ウェル領域３０及びＦＬＲ構造３２と接するように絶縁膜３６が形成されている。絶縁膜３６はＳｉＯ２で形成されている。絶縁膜３６の上には半絶縁膜３８が形成されている。絶縁膜３６と半絶縁膜３８をまとめて表面層３９と称することがある。表面層３９は、複数のＦＬＲの上に、複数のＦＬＲと接するように形成されている。チャネルストッパ３４の上には外周電極４０が形成されている。外周電極４０は表面層３９と接している。
上記の半導体装置の検査方法を説明する。まず、半導体装置の耐圧を検査する第１検査工程を実施する。図２は、第１検査工程を説明する断面図である。第１検査工程では、アノード１６に負電圧、カソード２０に正電圧を印加する。これによりアノード１６の電位はカソード２０の電位より低くなる。そして、表面電極１８側の表面層３９は正に分極する。また、外周電極４０側の表面層３９は負に分極する。
第１検査工程の後に、表面層３９の電荷を除去する電荷除去工程を実施する。図３は、電荷除去工程を説明する断面図である。電荷除去工程では抵抗装置５０を用いる。抵抗装置５０の一端には第１導電体５０ａが形成されている。抵抗装置５０の他端には第２導電体５０ｂが形成されている。第１導電体５０ａと第２導電体５０ｂは例えば針状の形状を有している。
電荷除去工程では、第１導電体５０ａを表面電極１８に当て、第２導電体５０ｂを外周電極４０に当てる。表面電極１８は表面層３９のセル構造１０側の部分に接し、外周電極４０は表面層３９のチャネルストッパ３４側の部分に接するので、抵抗装置５０により表面層３９の両端から表面層３９の電荷を引き抜くことができる。図３では、電荷の移動方向が矢印で示されている。こうして表面層３９の電荷を除去する。電荷除去工程の後に、半導体装置の耐圧を検査する第２検査工程を実施する。
ところで、第１検査工程実施後、表面層３９が帯電したままの状態で第２検査工程を実施すると、表面層３９の電荷によるリーク電流が生じる。このリーク電流を抑制するためには第１検査工程後一定のディレイタイム（待機時間）経過後に第２検査工程を実施することが考えられる。図４は、半導体装置に３０００Ｖ印加する第１検査工程実施後の待機時間と、第２検査工程で検出されるリーク電流との関係を示すグラフである。第２検査工程におけるリーク電流が例えば０．５μＡ以下に下がるまでには、少なくとも１．４秒程度の待機時間を要する。よって、検査時間が長くなる問題があった。
そこで、本発明の実施の形態１に係る半導体装置の検査方法では、第１検査工程実施後の電荷除去工程により表面層３９の電荷を除去する。よって、待機時間を設ける必要がなくなるので検査時間を短縮できる。
電荷除去工程では、抵抗装置５０以外の手段で表面層３９の電荷を除去してもよい。半導体装置は、終端構造を有するものであれば特に限定されず、ダイオード以外にも例えばＩＧＢＴ又はＭＯＳＦＥＴとしてもよい。表面層３９は絶縁膜３６と半絶縁膜３８で形成したが、絶縁膜３６又は半絶縁膜３８のいずれか一方で形成しても良い。検査対象はチップ状態の半導体装置に限らずウエハ状態の半導体装置でもよい。終端構造１２における基板１４の表面側には、ＦＬＲ構造３２に限らず、リサーフ構造、又はＶＬＤ（Variation of lateral Doping）構造を形成しても良い。なお、これらの変形は以下の実施の形態に係る半導体装置の検査方法にも応用できる。
実施の形態２．
図５は、検査実施前の半導体装置の断面図である。表面層３９には、プロセス中のイオン進入などの外界の影響により、電荷が生じている。本発明の実施の形態２に係る半導体装置の検査方法では、まず電荷除去工程を実施して表面層３９の電荷を除去する。
図６は、実施の形態２に係る電荷除去工程を示す断面図である。電荷除去工程では、一端に導電体６０を有し、他端がアースに接続された接地装置６２を用いる。導電体６０は針状の形状を有している。導電体６０を表面層３９に当てて、表面層３９の電荷を除去する。電荷除去工程の後に、半導体装置の耐圧を検査する検査工程を実施する。これにより安定した耐圧測定が可能となる。
ところで、外界からの影響で表面層３９が帯電した場合、半導体装置に熱をかけて除電することも考えられる。しかしながら、熱をかけることにより半導体装置に熱ダメージを与えたり、半導体装置が常温に戻るまでに時間を要したりする問題がある。本発明の実施の形態２では接地装置６２を用いて表面層３９の電荷を除去するので、半導体装置に熱ダメージを与えず、かつ検査時間を短縮できる。
図７は、接地装置の変形例を示す断面図である。接地装置７２の一端に形成された導電体７０は板状の形状を有している。導電体７０は板状導電板である。電荷除去工程では、導電体７０を表面層３９に面接触させて表面層３９の電荷を除去する。導電体７０と表面層３９を面接触させることで、図６の接地装置６２よりも除電効率を高めることができる。
図８は、接地装置の他の変形例を示す断面図である。接地装置８２の一端に形成された導電体８０は例えば金属箔などの導電リボンである。電荷除去工程では、導電体８０を表面層３９に面接触させて表面層３９の電荷を除去する。このように導電体８０と表面層３９を面接触させることで、図６の接地装置６２よりも除電効率を高め、かつ図７の接地装置７２と比べて表面層３９に与えるダメージを低減できる。
実施の形態３．
図９は、検査実施前の半導体装置の断面図である。半導体装置は封止材１００で封止されている。表面層３９の上に封止材１００が形成されている。封止材１００は例えばゲル封止材であるが特に限定されない。
封止材１００により、表面層３９上部の半絶縁膜３８が負に分極し、表面層３９下部の絶縁膜３６が正に分極することがある。この分極は、半導体装置の信頼性評価における耐圧を劣化させる。この分極は、封止材を変更し新たな封止材を用いた半導体装置で見られることが多い。
表面層３９が分極した半導体装置について不良解析を行う。まず封止材１００を除去して、表面層３９を露出させる。この工程を封止材除去工程と称する。封止材除去工程の後に、表面層３９の電荷を除去する。この工程を電荷除去工程と称する。図１０は、電荷除去工程を示す断面図である。電荷除去工程では、一端に第１導電体１１０を有し、他端に第２導電体１１２を有する電圧印加装置１１４を用いて、表面層３９の電荷を除去する。
具体的には、第１導電体１１０を表面層３９に当て、第２導電体１１２を半導体装置の裏面に当てて、第１導電体１１０と第２導電体１１２に表面層３９の電荷を消滅させるように電位差を生じさせる。ここでは、第１導電体１１０の電位を第２導電体１１２の電位よりも高くする。こうして、表面層３９の分極による劣化を回復させることができる。
図１１は、本発明の実施の形態３に係る半導体装置の検査方法の変形例を示す断面図である。封止材により半絶縁膜３８が負に分極し絶縁膜３６が正に分極したときは、第１導電体１１０を半導体装置の裏面に当てて、第２導電体１１２を表面層３９に当てて、第１導電体１１０の電位を第２導電体１１２の電位よりも高くする。
１０ セル構造、 １２ 終端構造、 １４ 基板、 １６ アノード、 １８ 表面電極、 ２０ カソード、 ３０ ウェル領域、 ３２ ＦＬＲ構造、 ３４ チャネルストッパ、 ３６ 絶縁膜、 ３８ 半絶縁膜、 ３９ 表面層、 ４０ 外周電極、 ５０ 抵抗装置、 ５０ａ 第１導電体、 ５０ｂ 第２導電体、 ６０,７０,８０ 導電体、 ６２,７２,８２ 接地装置、 １００ 封止材、 １１０ 第１導電体、 １１２ 第２導電体、 １１４ 電圧印加装置

Claims (5)

  1. 主電流が流れるセル構造と、前記セル構造を囲む終端構造とが基板に形成された半導体装置に電圧を印加する第１検査工程と、
    前記第１検査工程の後に、前記終端構造の前記基板の上に絶縁膜及び／又は半絶縁膜で形成された表面層の電荷を除去する電荷除去工程と、
    前記電荷除去工程の後に、前記半導体装置の耐圧を検査する第２検査工程と、を備え、
    前記第１検査工程により、前記表面層が分極し、
    前記終端構造における前記基板の表面側のうち前記セル構造と反対の部分にはチャネルストッパが形成され、
    前記セル構造に、前記表面層の前記セル構造側の部分に接するように表面電極が形成され、
    前記終端構造に、前記チャネルストッパと、前記表面層の前記チャネルストッパ側の部分とに接するように外周電極が形成され、
    前記電荷除去工程では、
    抵抗装置の一端に形成された第１導電体を前記表面電極に当て、前記抵抗装置の他端に形成された第２導電体を前記外周電極に当てることを特徴とする半導体装置の検査方法。
  2. 主電流が流れるセル構造と、前記セル構造を囲み、かつ表面に絶縁膜及び／又は半絶縁膜で形成された表面層を有する終端構造と、前記表面層の上に形成された封止材とが基板に形成された半導体装置の前記封止材を除去して、前記表面層を露出させる封止材除去工程と、
    前記封止材除去工程の後に、前記表面層の電荷を除去する電荷除去工程と、を備え、
    前記電荷除去工程では、
    電圧印加装置の一端に形成された第１導電体を前記表面層に当て、前記電圧印加装置の他端に形成された第２導電体を前記半導体装置の裏面に当てて、前記第１導電体と前記第２導電体に前記表面層の電荷を消滅させるように電位差を生じさせることを特徴とする半導体装置の検査方法。
  3. 前記終端構造における前記基板の表面側には、ＦＬＲ構造、リサーフ構造、又はＶＬＤ構造が形成されたことを特徴とする請求項１又は２に記載の半導体装置の検査方法。
  4. 前記終端構造における前記基板の表面側には複数のＦＬＲが形成され、
    前記表面層は、前記複数のＦＬＲの上に、前記複数のＦＬＲと接するように形成されたことを特徴とする請求項１又は２に記載の半導体装置の検査方法。
  5. 前記半導体装置はダイオード、ＩＧＢＴ、又はＭＯＳＦＥＴであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の検査方法。
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