JP5020271B2 - 半導体試験装置および半導体試験方法 - Google Patents

Description

この発明は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｉｎｇ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やダイオード（Ｄｉ）等の半導体素子の、外部電界による耐圧の変動を測定するための半導体試験装置および半導体試験方法に関する。

近年、モータやヒータ等の電子機器を効率よく制御する半導体装置として、パワーモジュールに対する需要が増大している。現在では、例えばＩＧＢＴが用いられた高耐圧型のパワーモジュールは、６．５ｋＶ程度の耐圧のものまで製品化されており、極めて高い電圧がコレクタ電極とエミッタ電極との間に印加される。
そのため、パワーモジュールは、高い耐圧保持構造を有するように設計される必要があるとともに、半導体素子の耐圧のばらつき等を見定めるために、半導体素子の耐圧が正確に測定される必要がある。

従来の耐圧検査方法は、アセンブリ前の半導体ウェハを絶縁溶液中に浸漬することで、半導体のゲート電極およびエミッタ電極に接続されたプローブと、コレクタ電極と、容器との間の絶縁耐性を向上させ、沿面距離に左右されることなく、高圧での耐圧検査を可能にしている（例えば、特許文献１参照）。

特開２００３−１００８１９号公報

しかしながら、従来技術には、次のような問題点があった。
図１０は、一般的なパワーモジュール２０の構成を示す断面図である。
図１０において、パワーモジュール２０の最下層には、例えば銅等の高熱伝導性の材料で形成され、半導体素子２４の発熱を放熱する放熱ベース板２１が設けられている。

放熱ベース板２１上には、半田層２２により絶縁基板２３が設けられている。絶縁基板２３は、例えば窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（アルミナ、Ａｌ_２Ｏ_３）、窒化ホウ素（ＢＮ）または炭化ケイ素（ＳｉＣ）等のセラミックを基材とした低熱抵抗性の絶縁層２３ｂを、下部電極２３ａおよび上部電極２３ｃで挟んだ構造を有している。

絶縁基板２３上には、半田層２２により複数の半導体素子２４が設けられている。複数の半導体素子２４は、例えばＩＧＢＴやダイオード等の電力用半導体素子からなっている。
半導体素子２４は、電気接続手段としてのボンディングワイヤ２５を介して、パワーモジュール２０の外部と電気的に接続される外部端子２６に接続されている。また、ボンディングワイヤ２５は、半導体素子２４と外部端子２６との間だけではなく、半導体素子２４どうしや、外部端子２６と上部電極２３ｃとの間も電気的に接続している。

なお、放熱ベース板２１、半田層２２、絶縁基板２３、半導体素子２４、ボンディングワイヤ２５、外部端子２６は、ケース２７内に収納されている。また、これらの部品は、ケース２７内に充填された例えばシリコーンゲルからなる絶縁性の封止樹脂２８によって封止されている。

ここで、このパワーモジュール２０において、半導体素子２４の耐圧は、高電圧が印加されたボンディングワイヤ２５および外部端子２６から生じる外部電界の影響を受けて変動する。また、半導体素子２４上の外縁部に形成された電界緩和領域上に外部電界がかかる場合には、半導体素子２４の耐圧は、特に大きな影響を受ける。

半導体素子２４がＩＧＢＴである場合について、外部電界によるＩＧＢＴの耐圧の変動を図１１に模式的に示す。
図１１より、ＩＧＢＴに外部電界がかかっている場合には、外部電界がかかっていない場合よりも耐圧が低下することが分かる。

続いて、図１０のパワーモジュール２０でモータの制御をする場合について考える。
このパワーモジュール２０を用いてモータの制御をする場合、半導体素子２４の耐圧が低下すると、モータへの起動信号が発生せず、モータが動作しない等の問題が生じ、信頼性が大きく低下する。このとき、高電圧が印加される箇所と半導体素子２４との空間距離が、半導体素子２４の耐圧に大きな影響を与えるので、例えばボンディングワイヤ２５と電界緩和領域との距離は、重要な要素となる。

しかしながら、パワーモジュール２０のさらなる集積化等によって絶縁距離は縮小され、製造時におけるボンディングワイヤ２５のわずかな高さずれにより、図１１に示したように、外部電界による耐圧の低下を引き起こす恐れがある。
また、個々の半導体素子２４は、それぞれ特性のばらつきを有しており、パワーモジュール２０に設けられた複数の半導体素子２４のうち、１つの素子でも耐圧が低下すれば、パワーモジュール２０は、正常に動作しなくなる。

そのため、個々の半導体素子２４について、外部電界による耐圧の変動を測定する必要がある。
しかしながら、従来の耐圧検査方法では、半導体素子２４の耐圧を測定することはできるものの、外部電界による半導体素子２４の耐圧の変動を測定することができないという問題点があった。

この発明は、上記のような課題を解決するためになされたものであって、その目的は、外部電界による半導体素子の耐圧の変動を測定することができる半導体試験装置および半導体試験方法を提供することにある。

この発明に係る半導体試験装置は、外縁部に電界緩和領域が形成された半導体素子の、外部電界による耐圧の変動を測定する半導体試験装置であって、半導体素子の所定の電極間に可変な電圧を印加する第１電圧印加手段と、所定の電極間に流れる電流を検出する電流検出手段と、半導体素子から所定の空間距離をもって配置され、電界緩和領域に外部電界をかけるガードプローブ電極と、ガードプローブ電極に可変な直流電圧を印加する第２電圧印加手段とを備え、電流検出手段で検出した電流値を受信する受信部と、第１電圧印加手段および第２電圧印加手段が印加する電圧を制御する制御部と、受信部で受信した電流値が急増したときに、第１電圧印加手段が印加する電圧を半導体素子の耐圧と判定する判定部と、第２電圧印加手段が印加する電圧が０である場合の半導体素子の耐圧を初期耐圧として記憶する記憶部と、第２電圧印加手段が電圧を印加している場合に判定部で判定された半導体素子の耐圧と、初期耐圧との差分をとり、外部電界による半導体素子の耐圧の変動を演算する演算部と、を有する耐圧測定手段をさらに備え、判定部は、外部電界の影響に抗して初期耐圧を維持できる限界電圧である外部電界影響電圧を判定し、演算部は、ガードプローブ電極に印加される電圧が外部電界影響電圧よりも大きくなった場合におけるガードプローブ電極に印加される電圧に対する半導体素子の耐圧の低下量を演算するものである。

この発明に係る半導体試験方法は、外縁部に電界緩和領域が形成された半導体素子の、外部電界による耐圧の変動を測定する半導体試験方法であって、外部電界がかかっていない状態で、半導体素子の所定の電極間に印加する電圧を所定範囲内で上昇させ、所定の電極間に流れる電流が急増したときの電圧を半導体素子の耐圧として測定する第１耐圧測定ステップと、半導体素子から所定の空間距離をもって配置されたガードプローブ電極に印加する直流電圧を変化させて、電界緩和領域にかかる外部電界を上昇させながら、半導体素子の耐圧を測定する第２耐圧測定ステップと、第１耐圧測定ステップで測定された半導体素子の耐圧と、第２耐圧測定ステップで測定された半導体素子の耐圧とに基づいて、外部電界による半導体素子の耐圧の変動を測定する変動測定ステップと、半導体素子の耐圧の変動から、外部電界の影響に抗して、ガードプローブ電極に印加される電圧が０である場合の半導体素子の初期耐圧を維持できる限界電圧である外部電界影響電圧を記録するステップと、ガードプローブ電極に外部電界影響電圧を超える電圧を印加して、ガードプローブ電極に印加される電圧に対する半導体素子の耐圧の低下量を記録するステップとを備えたものである。

この発明の半導体試験装置および半導体試験方法によれば、半導体素子から所定の空間距離をもって配置されたガードプローブ電極により、電界緩和領域に外部電界をかけている。
そのため、外部電界がかかっていない状態で測定された半導体素子の耐圧と、外部電界がかかっている状態で測定された半導体素子の耐圧とに基づいて、外部電界による半導体素子の耐圧の変動を測定することができる。

この発明の実施の形態１に係る半導体試験装置を、ＩＧＢＴの一部とともに示す構成図である。 図１に示したＩＧＢＴを模式的に示す平面図である。 この発明の実施の形態１に係る耐圧測定装置を示すブロック構成図である。 この発明の実施の形態１に係るコレクタ−エミッタ間電圧印加装置が、ＩＧＢＴのコレクタ電極とエミッタ電極との間に印加する電圧を示す説明図である。 この発明の実施の形態１に係る半導体試験装置を用いてＩＧＢＴの耐圧の変動を測定する処理を示すフローチャートである。 図５の処理によってＩＧＢＴの耐圧の変動を測定した実験結果を示す説明図である。 外部電界の極性の差異が半導体素子の耐圧に与える影響を示す説明図である。 半導体素子に電圧を印加する時間が半導体素子の耐圧に与える影響を示す説明図である。 通常状態と高温・高湿状態とにおける半導体素子の耐圧を示す説明図である。 一般的なパワーモジュールの構成を示す断面図である。 外部電界によるＩＧＢＴの耐圧の変動を模式的に示す説明図である。

以下、この発明の各実施の形態について図に基づいて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。
なお、以下の実施の形態では、半導体素子がＩＧＢＴである場合を例に挙げて説明する。

実施の形態１．
図１は、この発明の実施の形態１に係る半導体試験装置を、ＩＧＢＴ１０の一部とともに示す構成図である。
図１において、この半導体試験装置は、コレクタ−エミッタ間電圧印加装置（第１電圧印加手段）１と、コレクタ電流検出器（電流検出手段）２と、ガードプローブ電極３（以下、「ＧＰ電極３」と称する）と、ＧＰ電極用電圧印加装置（第２電圧印加手段）４とを備えている。なお、コレクタ−エミッタ間電圧印加装置１およびＧＰ電極用電圧印加装置４は、それぞれコレクタ−エミッタ間電圧検出器およびＧＰ電極電圧検出器を内蔵している。また、コレクタ−エミッタ間電圧印加装置１、コレクタ電流検出器２およびＧＰ電極用電圧印加装置４は、後述する耐圧測定装置（図示せず）に接続されている。

続いて、ＩＧＢＴ１０の構造について説明する。
ＩＧＢＴ１０の最下層には、ｎ^＋半導体基板１２の下面に形成されたコレクタ電極１１が設けられている。また、ｎ^＋半導体基板１２上には、ｎ⁻エピタキシャル層１３が形成されている。

また、ｎ⁻エピタキシャル層１３上の一部には、エミッタ電極１４が形成され、ｎ⁻エピタキシャル層１３の残りの部分には、ｐ型のガードリング１５が複数本配置されている。ガードリング１５が配置された領域は、エミッタ電極１４とコレクタ電極１１との間の電界を緩和するために設けられたものであり、電界緩和領域１６と呼ばれている。
なお、図１では、簡略化のために、フィールドプレートやチャネルストッパーは、図示を省略している。

図２は、図１に示したＩＧＢＴ１０を模式的に示す平面図である。なお、図１に示したＩＧＢＴ１０は、図２に示したＩＧＢＴ１０のＩ−Ｉ線に沿った断面図である。
図２において、コレクタ電極１１上には、ｎ^＋半導体基板１２およびｎ⁻エピタキシャル層１３を介して、エミッタ電極１４、電界緩和領域１６およびゲート電極１７が形成されている。
また、ＩＧＢＴ１０の外縁部に形成された電界緩和領域１６の内側は、ゲート電極１７を除いて全てエミッタ電極１４であり、エミッタ電極１４は、ゲート配線１８によって複数の領域に区切られている。

次に、図１および図２とともに、図３のブロック図を参照しながら、半導体試験装置の機能について説明する。
図３は、この発明の実施の形態１に係る耐圧測定装置３０（耐圧測定手段）を示すブロック構成図である。
図３において、耐圧測定装置３０は、受信部３１と、制御部３２と、判定部３３と、記憶部３４と、演算部３５とを有している。

コレクタ−エミッタ間電圧印加装置１は、コレクタ電極１１とエミッタ電極１４との間（所定の電極間）に、ＩＧＢＴ１０の耐圧を測定するための可変な電圧を印加する。印加される電圧は、例えば図４に示すように、交流を整流した整流半波電圧とする。また、コレクタ−エミッタ間電圧検出器は、コレクタ電極１１とエミッタ電極１４との間に印加される電圧を検出する。
コレクタ電流検出器２は、コレクタ電極１１におけるコレクタ電流を検出する。

ＧＰ電極３は、ＩＧＢＴ１０から所定の空間距離をもって配置されており、電界緩和領域１６に外部電界をかける。
ＧＰ電極用電圧印加装置４は、ＧＰ電極３に可変な直流電圧を印加する。また、ＧＰ電極電圧検出器は、ＧＰ電極３に印加される直流電圧を検出する。

受信部３１は、コレクタ電流検出器２で検出した電流値を受信する。
制御部３２は、コレクタ−エミッタ間電圧印加装置１およびＧＰ電極用電圧印加装置４が印加する電圧を制御する。
判定部３３は、受信部３１で受信した電流値が急増したときに、コレクタ−エミッタ間電圧印加装置１が印加する電圧を、ＩＧＢＴ１０の耐圧と判定する。

記憶部３４は、ＧＰ電極用電圧印加装置４が印加する電圧が０である場合のＩＧＢＴ１０の耐圧を初期耐圧として記憶する。
演算部３５は、ＧＰ電極用電圧印加装置４が電圧を印加している場合に判定部３３で判定されたＩＧＢＴ１０の耐圧と、初期耐圧との差分をとり、外部電界によるＩＧＢＴ１０の耐圧の変動を演算する。

また、判定部３３は、外部電界の影響に抗して初期耐圧を維持できる限界電圧である外部電界影響電圧を判定する。
また、演算部３５は、ＧＰ電極３に印加される電圧が外部電界影響電圧よりも大きくなった場合におけるＧＰ電極３に印加される電圧に対するＩＧＢＴ１０の耐圧の低下量を演算する。

この半導体試験装置では、コレクタ−エミッタ間電圧印加装置１により、コレクタ電極１１とエミッタ電極１４との間に電圧を印加しつつ、ＧＰ電極３から電界緩和領域１６に外部電界をかけ、ＧＰ電極３に印加される電圧をＧＰ電極用電圧印加装置４により変化させることで、外部電界によるＩＧＢＴ１０の耐圧の変動を測定している。
なお、外部電界の影響を受けやすい電界緩和領域１６上に外部電界をかけることにより、ＩＧＢＴ１０の耐圧の変動をより正確に測定できるようにしている。

続いて、図１〜図４とともに、図５のフローチャートを参照しながら、この半導体試験装置を用いてＩＧＢＴ１０の耐圧の変動を測定する処理について説明する。
まず、コレクタ電極１１とエミッタ電極１４との間に、図４に示した電圧を印加する（ステップＳ１）。
次に、この電圧を上昇させ、コレクタ電流が急増する電圧をＩＧＢＴ１０の耐圧（初期耐圧）とする（ステップＳ２）。

続いて、ＧＰ電極３に直流電圧を印加し、電界緩和領域１６に外部電界をかける（ステップＳ３）。
次に、ＩＧＢＴ１０の耐圧を測定し、ＩＧＢＴ１０の耐圧が変化したか否かを判定する（ステップＳ４）。

ステップＳ４において、ＩＧＢＴ１０の耐圧が変化していない（すなわち、Ｎｏ）と判定された場合には、ＧＰ電極３に印加する電圧を上昇させて（ステップＳ５）、再びステップＳ３に移行する。
一方、ステップＳ４において、ＩＧＢＴ１０の耐圧が変化した（すなわち、Ｙｅｓ）と判定された場合には、このときＧＰ電極３に印加されている電圧を、外部電界の影響に抗して初期耐圧を維持できる限界電圧である外部電界影響電圧Ｖｅとして記録する（ステップＳ６）。

続いて、この場合におけるＩＧＢＴ１０の耐圧の低下量を、素子耐圧低下量Ｖｄとして、ＧＰ電極３に印加されている電圧と対応させて記録する（ステップＳ７）
以下、ＧＰ電極３に印加する電圧を上昇させて、素子耐圧低下量Ｖｄを記録する処理を複数回繰り返した後に、図５の処理を終了する。

図５の処理によってＩＧＢＴ１０の耐圧の変動を測定した実験結果を図６に示す。
図６において、横軸は、ＧＰ電極３に印加される直流電圧を示し、縦軸は、外部電界によるＩＧＢＴ１０の耐圧の変化量を示している。
この実験に用いたＩＧＢＴ１０について、外部電界影響電圧Ｖｅは２０００Ｖとなり、素子耐圧低下量Ｖｄは、例えばＧＰ電極印加電圧が４０００Ｖの場合に−５０Ｖとなる。
このように、図５の処理によって、個々の半導体素子の外部電界による耐圧の変動を正確に測定することができる。

図６の実験結果から得られる外部電界影響電圧Ｖｅおよび素子耐圧低下量Ｖｄより、例えばこのＩＧＢＴ１０は、設計電界から換算して、近傍部分の電圧が２０００Ｖ以下となる箇所で使用できることが分かる。また、機器設計上、２０００Ｖ以上の領域で使用する場合には、初期耐圧に対して−５０Ｖの耐圧低下量を許容しても、後続のモータ等の動作電圧よりも高くなるときには、このＩＧＢＴ１０を使用することができる。
このように、半導体装置の仕様にあった半導体素子を割り振ることにより、絶縁信頼性に優れた半導体装置を製造することが可能となり、歩留まりを向上させて初期不良による損失コストを低減することができるとともに、耐久性および安全性を向上させることができる。

また、半導体装置への半導体素子の適用について、以下のことが言える。
まず、半導体装置の仕様として、電界解析等によって推定される半導体装置の外部電圧をＶｅ’とし、動作電圧をＶｗ’とする。また、図５の処理によって得られた外部電界影響電圧をＶｅ”とし、ＧＰ電極３に電圧を印加する前の半導体素子の耐圧をＶｅｃとし、素子耐圧低下量をＶｄとする。
このとき、Ｖｅ’＜Ｖｅ”およびＶｗ’＜Ｖｅｃ−Ｖｄの関係が成り立つ場合に、この半導体素子を半導体装置に適用することができる。
また、Ｖｅ”−Ｖｅ’および（Ｖｅｃ−Ｖｄ）−Ｖｗ’は、半導体装置へのこの半導体素子の適用に関する尤度である。

なお、ＧＰ電極３と半導体素子との間の距離による影響や、外部電界が点ではなく線状に分布した場合（例えば、引き出し線等の場合）等の影響により、外部電界影響電圧Ｖｅ”および素子耐圧低下量Ｖｄは、異なる値になる。そのため、上述した半導体装置への半導体素子の適用についての説明は、成立しない場合がある。
しかしながら、外部電界影響電圧Ｖｅ”および素子耐圧低下量Ｖｄが、例えば図６の実験結果を踏まえて行われる実際の配置に対する詳細な解析評価結果から得られた値であると読み替えて上記の説明を適用することにより、半導体装置への半導体素子の適用に関する判断を行うことができる。

この発明の実施の形態１に係る半導体試験装置によれば、ＩＧＢＴ１０から所定の空間距離をもって配置されたＧＰ電極３により、電界緩和領域１６に外部電界をかけるとともに、ＧＰ電極３に印加される電圧を変化させている。
そのため、外部電界がかかっていない状態で測定されたＩＧＢＴ１０の耐圧と、外部電界がかかっている状態で測定されたＩＧＢＴ１０の耐圧とに基づいて、外部電界影響電圧Ｖｅおよび素子耐圧低下量Ｖｄを求め、外部電界による半導体素子の耐圧の変動を測定することができる。

なお、上記実施の形態１では、ＧＰ電極用電圧印加装置４は、ＧＰ電極３に直流電圧を印加するとしたが、これに限定されず、外部サージを考慮して短時間パルス電圧を印加してもよいし、例えば図４に示したような外部動作電圧を模擬した整流半波電圧を印加してもよい。
これらの場合には、外部サージ電圧や外部動作電圧に対するＩＧＢＴ１０の耐圧の変動を測定することができる。

また、上記実施の形態１では、ＧＰ電極３は、ＩＧＢＴ１０から所定の空間距離をもって配置されているとしたが、これに限定されず、ＧＰ電極３の形状を例えば針状にして、ＩＧＢＴ１０上をＸＹ方向に走査可能に配置してもよい。
この場合には、ＩＧＢＴ１０の局所的な耐圧の変動を測定することができるので、ＩＧＢＴ１０の平面方向の弱点箇所を検出することができる。

また、上記実施の形態１では、ＩＧＢＴ１０単体について、外部電界による耐圧の変動を測定したが、これに限定されず、アセンブリ後の半導体装置についても、同様にして外部電界による耐圧の変動を測定することができる。

また、上記実施の形態１では、半導体素子としてＩＧＢＴ１０を例に挙げて説明したが、これに限定されず、ＩＧＢＴ１０以外のトランジスタや、ダイオードや、ＩＣ等についても、同様に外部電界による耐圧の変動を測定することができる。例えば、ダイオードの場合には、第１電圧印加手段は、ダイオードのアノード電極とカソード電極との間に、耐圧を測定するための電圧を印加する。
また、上記実施の形態１において、測定する半導体チップは、ＳｉチップだけでなくＳｉＣチップでも同様の効果を得ることができる。

また、半導体装置としては、図１０に示したようなシリコーンゲルやエラストマーを封止したケース型の半導体装置に限られず、樹脂を注型したトランスファー型の半導体装置を用いた場合であっても、同様の効果を得ることができる。
また、ヒートシンク一体型および分離型の何れの半導体装置を用いた場合であっても、同様の効果を得ることができる。

また、半導体チップまたは絶縁基板と電極とを半田等で電気的に接合した接合型、半導体チップまたは絶縁基板と電極とを電極外側方向から内側方向に向けて弾性体やボルト締め等により加圧して電気的に接続した圧接型、および接合型と圧接型とを複合した複合型の何れの半導体装置を用いた場合であっても、同様の効果を得ることができる。

また、電気接続手段としてボンディングワイヤ２５を用いた例を示しているが、これに限定されず、電気接続手段として、球電極やインターポーザやプリント配線基板を使用した場合であっても同様の効果を得ることができる。

また、上記実施の形態１では、ＧＰ電極用電圧印加装置４が印加する電圧の極性について特に言及していないが、ＧＰ電極用電圧印加装置４は、ＧＰ電極３に極性が可変な電圧を印加してもよい。
一例として、ＧＰ電極３に印加する電圧の極性と半導体素子の耐圧低下量との関係を図７に示す。ＧＰ電極３をガードリングの半導体素子近傍に設置した場合には、ＧＰ電極３に印加する電圧（ＧＰ電圧）を正極性とし、ＧＰ電圧を上昇させると、半導体素子の耐圧は低下する（図中の+Ｖｇ）。ここで、ＧＰ電圧を負極性とすると、正極性時に耐圧が低下したＧＰ電圧においても、半導体素子の耐圧は低下しない（図中の−Ｖｇ）。一方、ＧＰ電極３をガードリングの外周側近傍に設置した場合には、上記とは逆にＧＰ電圧が負極性時に、半導体素子の耐圧が低下する。このように、ＧＰ電極３に印加する電圧の極性を可変することにより、半導体素子の外部電界による脆弱性をより精密に判定することができる。

また、半導体素子のガードリング上（特にエミッタワイヤ直下）に、半導体素子の外部電界影響を緩和するための絶縁コート材を設けることがある。このとき、絶縁コート材の種類によっては、絶縁コート内部に電荷が入りやすい、または逆極性の電荷が発生する等の電圧極性依存性がある。ここで、半導体素子に絶縁コート材を設けた状態で、上述したように、ＧＰ電極３に印加する電圧の極性を可変して半導体素子の耐圧低下量を測定することにより、封止材の注入前段階における半導体素子の耐圧判定を高精度に実行することができる。

また、上記実施の形態１では、コレクタ−エミッタ間電圧印加装置１が電圧を印加する時間について特に言及していないが、コレクタ−エミッタ間電圧印加装置１は、コレクタ電極１１とエミッタ電極１４との間に、１ミリ秒以下で電圧を印加するとしてもよい。
一例として、ＧＰ電圧の未印加時において、半導体素子のコレクタ−エミッタ間に電圧を印加する時間を可変した場合の半導体素子の耐圧特性を図８に示す。図８より、コレクタ−エミッタ間電圧印加装置１が電圧を印加する時間を短くしていくと、ある時間（図中のＴｇｐ）を境として耐圧が高くなることが分かる。そこで、コレクタ−エミッタ間電圧印加装置１がコレクタ電極１１とエミッタ電極１４との間に電圧を印加する時間を、１ｍＳｅｃ以下、好ましくは０．１ｍＳｅｃに固定した後に、ＧＰ電極３から外部電界をかけることにより、半導体素子の耐圧判定をより高精度に実行することができる。

また、輸送、産業用機器に取り付けられた後のパワーモジュールは、高温・高湿状態やそれを合わせた外部環境になることが想定される。ここで、通常状態と高温・高湿状態とにおける半導体素子の耐圧を図９に示す。図９より、高温・高湿状態においては、外部電界影響電圧（図中のＶｅｈ）が通常状態における外部電界影響電圧（図中のＶｅ）よりも低くなり、半導体素子の耐圧が吸湿や温度によって大きな影響をおけることが分かる。
そのため、上記実施の形態１において、半導体素子自体または半導体素子周囲の温度および湿度の少なくとも一方を変化可能な機構、例えばヒータやホットプレート等の昇温機構（環境可変手段）や吸湿槽等を有する加湿機構（環境可変手段）を備えることにより、実際の使用状況に応じた半導体素子の耐圧判定を高精度に実行することができる。

１ コレクタ−エミッタ間電圧印加装置（第１電圧印加手段）、２ コレクタ電流検出器、３ ＧＰ電極（ガードプローブ電極）、４ ＧＰ電極用電圧印加装置（第２電圧印加手段）、１６ 電界緩和領域、３０ 耐圧測定装置（耐圧測定手段）、３１ 受信部、３２ 制御部、３３ 判定部、３４ 記憶部、３５ 演算部。

Claims (7)

1. 外縁部に電界緩和領域が形成された半導体素子の、外部電界による耐圧の変動を測定する半導体試験装置であって、
   前記半導体素子の所定の電極間に可変な電圧を印加する第１電圧印加手段と、
   前記所定の電極間に流れる電流を検出する電流検出手段と、
   前記半導体素子から所定の空間距離をもって配置され、前記電界緩和領域に前記外部電界をかけるガードプローブ電極と、
   前記ガードプローブ電極に可変な直流電圧を印加する第２電圧印加手段と、
   を備え、
   前記電流検出手段で検出した電流値を受信する受信部と、
   前記第１電圧印加手段および前記第２電圧印加手段が印加する電圧を制御する制御部と、
   前記受信部で受信した電流値が急増したときに、前記第１電圧印加手段が印加する電圧を前記半導体素子の耐圧と判定する判定部と、
   前記第２電圧印加手段が印加する電圧が０である場合の前記半導体素子の耐圧を初期耐圧として記憶する記憶部と、
   前記第２電圧印加手段が電圧を印加している場合に前記判定部で判定された前記半導体素子の耐圧と、前記初期耐圧との差分をとり、前記外部電界による前記半導体素子の耐圧の変動を演算する演算部と、
   を有する耐圧測定手段をさらに備え、
   前記判定部は、前記外部電界の影響に抗して前記初期耐圧を維持できる限界電圧である外部電界影響電圧を判定し、前記演算部は、前記ガードプローブ電極に印加される電圧が前記外部電界影響電圧よりも大きくなった場合における前記ガードプローブ電極に印加される電圧に対する前記半導体素子の耐圧の低下量を演算する
   ことを特徴とする半導体試験装置。
2. 前記第２電圧印加手段は、前記ガードプローブ電極にパルス電圧を出力可能であることを特徴とする請求項１に記載の半導体試験装置。
3. 前記第２電圧印加手段は、前記ガードプローブ電極に整流半波電圧を出力可能であることを特徴とする請求項１に記載の半導体試験装置。
4. 前記ガードプローブ電極は、針状の形状を有し、前記半導体素子上を走査可能に配置されていることを特徴とする請求項１から請求項３までの何れか１項に記載の半導体試験装置。
5. 前記第２電圧印加手段は、前記ガードプローブ電極に極性が可変な電圧を印加することを特徴とする請求項１から請求項４までの何れか１項に記載の半導体試験装置。
6. 前記半導体素子自体または前記半導体素子周囲の温度および湿度の少なくとも一方を変化可能な環境可変手段をさらに備えたことを特徴とする請求項１から請求項５までの何れか１項に記載の半導体試験装置。
7. 外縁部に電界緩和領域が形成された半導体素子の、外部電界による耐圧の変動を測定する半導体試験方法であって、
   前記外部電界がかかっていない状態で、前記半導体素子の所定の電極間に印加する電圧を所定範囲内で上昇させ、前記所定の電極間に流れる電流が急増したときの電圧を前記半導体素子の耐圧として測定する第１耐圧測定ステップと、
   前記半導体素子から所定の空間距離をもって配置されたガードプローブ電極に印加する直流電圧を変化させて、前記電界緩和領域にかかる前記外部電界を上昇させながら、前記半導体素子の耐圧を測定する第２耐圧測定ステップと、
   前記第１耐圧測定ステップで測定された前記半導体素子の耐圧と、前記第２耐圧測定ステップで測定された前記半導体素子の耐圧とに基づいて、前記外部電界による前記半導体素子の耐圧の変動を測定する変動測定ステップと、
   前記半導体素子の耐圧の変動から、前記外部電界の影響に抗して、前記ガードプローブ電極に印加される電圧が０である場合の前記半導体素子の初期耐圧を維持できる限界電圧である外部電界影響電圧を記録するステップと、
   前記ガードプローブ電極に前記外部電界影響電圧を超える電圧を印加して、前記ガードプローブ電極に印加される電圧に対する前記半導体素子の耐圧の低下量を記録するステップと、
   を備えたことを特徴とする半導体試験方法。

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