JP2012247196A - 半導体テスト治具 - Google Patents

Abstract

【課題】本発明は、テスト時に半導体の終端部での放電を防止することが可能な半導体テスト治具を提供することを目的とする。
【解決手段】本発明による半導体テスト治具は、プローブピン３と、プローブピン３を平面視で囲むように設けられた絶縁物２とが配設された土台１と、土台１のプローブピン３および絶縁物２が配設された側の面に対向して配置され、土台１側の面上に被検体４を載置することが可能なステージ６とを備え、ステージ６に被検体４を載置して土台１とステージ６とが接近する方向に移動する際、プローブピン３が被検体４に形成された電極と接触すると共に、絶縁物２が被検体４に接触することを特徴とする。
【選択図】図１

Description

本発明は、半導体テスト治具に関し、特に、ワイドギャップ半導体の検査に好適に使用できる半導体テスト治具に関する。

従来、高耐圧の半導体であるワイドギャップ半導体は、マウントに先立って半導体チップの耐圧試験、遮断試験などの高電圧印加試験（以下、テストとも称する）を実施し、不良チップを予め抽出・除去するために、絶縁性樹脂からなるチップフレームにより接合終端部での沿面放電から保護されるよう構成されているものがある（例えば、特許文献１参照）。

特開２０００−１８３２８２号公報（第１図）

ワイドギャップ半導体の終端部は、ウエハプロセスの性能、およびウエハ材料の性質の向上によって、シュリンク（微細化）が可能となっている。また、終端部をシュリンクすることによって、半導体チップの製造コストの低減に大きな効果が得られることから、終端部は今後もシュリンクしていくことが想定される。

特許文献１では、終端部での放電から半導体チップを保護するために、終端部を絶縁性樹脂からなるチップフレームで覆うように構成されている。しかし、上記のように終端部がシュリンクすると、テストを行ったときに終端部で放電が生じるという問題がある。

本発明は、これらの問題を解決するためになされたものであり、テスト時に半導体の終端部での放電を防止することが可能な半導体テスト治具を提供することを目的とする。

上記課題を解決するために、本発明による半導体テスト治具は、プローブピンと、プローブピンを平面視で囲むように設けられた絶縁物とが配設された治具土台と、治具土台のプローブピンおよび絶縁物が配設された側の面に対向して配置され、治具土台側の面上に被検体を載置することが可能なステージとを備え、ステージに被検体を載置して治具土台とステージとが接近する方向に移動する際、プローブピンが被検体に形成された電極と接触すると共に、絶縁物が被検体に接触することを特徴とする。

本発明によると、プローブピンと、プローブピンを平面視で囲むように設けられた絶縁物とが配設された治具土台と、治具土台のプローブピンおよび絶縁物が配設された側の面に対向して配置され、治具土台側の面上に被検体を載置することが可能なステージとを備え、ステージに被検体を載置して治具土台とステージとが接近する方向に移動する際、プローブピンが被検体に形成された電極と接触すると共に、絶縁物が被検体に接触することを特徴とするため、テスト時に半導体の終端部での放電を防止することが可能となる。

本発明の実施形態による半導体テスト治具の構成の一例を示す図である。 本発明の実施形態による半導体テスト治具のテスト時の様子を示す図である。 本発明の実施形態による半導体テスト治具の構成の一例を示す図である。 本発明の実施形態による半導体テスト治具の構成の一例を示す図である。 本発明の実施形態による半導体テスト治具の構成の一例を示す図である。 本発明の実施形態による絶縁物の形状の一例を示す図である。 前提技術による半導体テスト治具の構成の一例を示す図である。 前提技術による半導体テスト治具のテスト時の様子を示す図である。

本発明の実施形態について、図面に基づいて以下に説明する。

まず、本発明の前提となる技術（前提技術）について説明する。

〈前提技術〉
図７は、前提技術による半導体テスト治具の構成の一例を示す図である。図７（ｂ），（ｃ）は、図７（ａ）のＦ−Ｆ断面図を示している。また、図７（ａ）は、図７（ｂ）のステージ６側から土台１を見たときの平面図を示している。図７に示すように、前提技術による半導体テスト治具は、土台１、プローブピン３、およびステージ６を備えている。

図７（ｂ）に示すように、土台１にはプローブピン３が設けられており、ステージ６には終端部５を有する被検体４が載置されている。また、図７（ｃ）に示すように、被検体４に対してテストを行うときは、プローブピン３が被検体４の表面に形成された電極（表面電極）と接触する。

図８は、前提技術による半導体テスト治具のテスト時の様子を示す図である。図８に示すように、被検体４の終端部５がシュリンクすると、被検体４の表面に形成されるＧＮＤ面とステージ６の表面に形成される高電位面（細かいハッチングで示す）との絶縁距離が近くなり、終端部で放電が生じるという問題がある。

本発明は、上記の問題を解決するためになされたものであり、以下に詳細を説明する。

〈実施形態〉
図１は、本発明の実施形態による半導体テスト治具の構成の一例を示す図である。図１（ｂ），（ｃ）は、図１（ａ）のＡ−Ａ断面図を示している。また、図１（ａ）は、図１（ｂ）のステージ６側から土台１を見たときの平面図を示している。

図１に示すように、本実施形態による半導体テスト治具は、プローブピン３と、プローブピン３を平面視で中空に囲むように設けられた絶縁物２とが配設された土台１（治具土台）と、土台１のプローブピン３および絶縁物２が配設された側の面に対向して配置され、土台１側の面上に被検体４を載置することが可能なステージ６とを備えている。また、被検体４には、終端部５が設けられている。

図２は、本実施形態による半導体テスト治具のテスト時の様子を示す図である。図２に示すように、テストの際には、プローブピン３が被検体４の表面に形成された表面電極と接触すると共に、絶縁物２が被検体４の終端部５に接触する。すなわち、ステージ６に被検体４を載置して土台１とステージ６とが接近する方向に移動する際、プローブピン３が被検体４に形成された表面電極（電極）と接触すると共に、絶縁物２が被検体４に接触する。

なお、被検体４の表面に形成されプローブピン３と接触する表面電極としては、例えば、ダイオード（Ｄｉｏｄｅ）の場合はアノード電極、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の場合はエミッタ電極、ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の場合はソース電極などがある。

絶縁物２と被検体４とが接触すると、被検体４の表面に形成されたＧＮＤ面とステージ６の表面に形成された高電位面とが分離され、ＧＮＤ面と高電位面との絶縁距離が長くなるため、終端部５での放電を防止することができる。このように、本実施形態では、テスト時にのみＧＮＤ面と高電位面とを絶縁物２によって絶縁している。

なお、本実施形態では、絶縁物２は被検体４の終端部５に接触しているが、図２に示すように、高電位面とＧＮＤ面とを分離することができれば、絶縁物２は終端部５に限らず何れの箇所で接触してもよい。

図３は、本実施形態による半導体テスト治具の構成の別の一例を示す図である。図３（ｂ），（ｃ）は、図３（ａ）のＢ−Ｂ断面図を示している。また、図３（ａ）は、図３（ｂ）のステージ６側から土台１を見たときの平面図を示している。

図３に示すように、プローブピン３は、絶縁物２により平面視で中実に囲まれており、先端部分が絶縁物２から露出している。その他の構成および効果は、図１と同様である。

図４は、本実施形態による半導体テスト治具の構成のさらに別の一例を示す図である。図４（ｂ），（ｃ）は、図４（ａ）のＣ−Ｃ断面図を示している。また、図４（ａ）は、図４（ｂ）のステージ６側から土台１を見たときの平面図を示している。

図４に示すように、土台１は、土台１と絶縁物２との間に介在する弾性部材７を備えている。その他の構成および効果は、図１と同様である。

弾性部材７としては、例えば、スプリングピン、バネ等がある。弾性部材７を備えることによって、さらなる効果として、被検体４の厚さの許容範囲が拡大するとともに、被検体４に対する応力を緩和することができる。

図５は、本実施形態による半導体テスト治具の構成のさらに別の一例を示す図である。図５（ｂ），（ｃ）は、図５（ａ）のＤ−Ｄ断面図を示している。また、図５（ａ）は、図５（ｂ）のステージ６側から土台１を見たときの平面図を示している。

図５に示すように、プローブピン３は、絶縁物２により平面視で中実に囲まれており、先端部が絶縁物２から露出している。その他の構成および効果は、図４と同様である。

図６は、本実施形態による絶縁物の形状の一例を示す図である。図６の形状例１〜３は、絶縁物２のＥ−Ｅ断面の形状を示している。

図６の形状例１〜３に示すように、絶縁物２は、被検体４と対向する面の一部のみが当該被検体４と接触するように前記対向面の形状が形成されている。

絶縁物２の表面に対して、図６の形状例１〜３に示すような加工を施すことによって、絶縁物２の表面が平坦な場合と比較して、絶縁物２と被検体４との接触面積を小さくすることができる。また、接触面積を小さくすることによって、テスト時には絶縁物２と被検体４との密着性を確保し、テスト後の離脱時には絶縁物２と被検体４との密着性を低減している。このように、絶縁物２と被検体４とが接触する部分のダメージを低減することができる。

また、絶縁物の表面（すなわち、被検体４と対向する面）にテフロン（登録商標）コーティング等の処理を施すことによっても、テスト時には絶縁物２と被検体４との密着性を確保し、テスト後の離脱時には絶縁物２と被検体４との密着性を低減することができ、絶縁物２と被検体４とが接触する部分のダメージを低減することができる。

なお、図１，３において、土台１への絶縁物２の設置を容易にするために、土台１の絶縁物２との接触部分に、絶縁物２と同一の形状の溝を設けてもよい。すなわち、土台１は、絶縁物２の配設位置を規定する溝を設けてもよい。当該溝を設けることによって、溝のない平面上に絶縁物２を設置する場合に比べて絶縁物２の設置が容易になり、絶縁物２を土台１に設置する際の位置ずれを防止することができる。

また、絶縁物２の形状は、高電位面とＧＮＤ面とを分離することができれば、どのような形状であってもよい。例えば、４つの孔を有する中実の絶縁物２は（図３，５）、耐圧リーク測定のみのテストを想定した場合の形状を示しており、ロ字型の中空の絶縁物２は（図１，４）、耐圧リーク測定および大電流測定のテストを想定した場合の形状を示している。

また、図１〜５における絶縁物２は、放電防止のために高絶縁性の素材であり、また、テスト時の被検体４へのダメージ防止のために柔らかい素材である、シリコーン系あるいは有機系素材を使用している。すなわち、絶縁物２は、シリコーン系素材あるいは有機系素材を含んでいる。

また、本実施形態による半導体テスト治具は、ウエハテストあるいはチップテスト用の治具として適用可能である。

また、本実施形態による半導体テスト治具は、ＤＣテストあるいはＡＣテスト用の治具として適用可能である。

また、本実施形態による半導体テスト治具は、被検体４としてＳｉ、あるいはＳｉＣ，ＧａＮ等のワイドギャップ半導体に有効である。特に、ワイドギャップ半導体に対するテスト時には、被検体４であるワイドギャップ半導体に高電圧が印加されるため被検体４の終端部５で放電が生じやすくなるが、そのような場合に本発明による半導体テスト治具は有効である。

以上のことから、本実施形態によれば、テスト時に半導体の終端部での放電を防止することが可能となる。

１ 土台、２ 絶縁物、３ プローブピン、４ 被検体、５ 終端部、６ ステージ、７ 弾性部材。

Claims (9)

1. プローブピンと、
   前記プローブピンを平面視で囲むように設けられた絶縁物と、
   が配設された治具土台と、
   前記治具土台の前記プローブピンおよび前記絶縁物が配設された側の面に対向して配置され、前記治具土台側の面上に被検体を載置することが可能なステージと、
   を備え、
   前記ステージに前記被検体を載置して前記治具土台と前記ステージとが接近する方向に移動する際、前記プローブピンが前記被検体に形成された電極と接触すると共に、前記絶縁物が前記被検体に接触することを特徴とする、半導体テスト治具。
2. 前記絶縁物は、シリコーン系素材あるいは有機系素材を含むことを特徴とする、請求項１に記載の半導体テスト治具。
3. 前記治具土台は、前記絶縁物の配設位置を規定する溝を有することを特徴とする、請求項１または２に記載の半導体テスト治具。
4. 前記治具土台は、当該治具土台と前記絶縁物との間に介在する弾性部材をさらに備えることを特徴とする、請求項１または２に記載の半導体テスト治具。
5. 前記半導体テスト治具は、ウエハテストあるいはチップテスト用の治具であることを特徴とする、請求項１ないし４のいずれかに記載の半導体テスト治具。
6. 前記半導体テスト治具は、ＤＣテストあるいはＡＣテスト用の治具であることを特徴とする、請求項１ないし５のいずれかに記載の半導体テスト治具。
7. 前記絶縁物は、前記被検体と対向する面の一部のみが当該被検体と接触するように形成されることを特徴とする、請求項１ないし６のいずれかに記載の半導体テスト治具。
8. 前記絶縁物は、前記被検体と対向する面にテフロン（登録商標）コーティングが施されていることを特徴とする、請求項１ないし７のいずれかに記載の半導体テスト治具。
9. 前記被検体は、ワイドギャップ半導体であることを特徴とする、請求項１ないし８のいずれかに記載の半導体テスト治具。

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