KR20130028994A - 반도체 테스트 치구 - Google Patents

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Abstract

본 발명은, 테스트시에 반도체의 종단부에서의 방전을 방지하는 것이 가능한 반도체 테스트 치구를 제공하는 것을 목적으로 한다. 본 발명에 따른 반도체 테스트 치구는, 프로브 핀(3)과, 프로브 핀(3)을 평면에서 볼 때 둘러싸도록 설치된 절연물(2)이 배치된 토대(1)와, 토대(1)의 프로브 핀(3) 및 절연물(2)이 베치된 측의 면에 대향해서 배치되고, 토대(1)측의 면 위에 피검체(4)를 재치하는 것이 가능한 스테이지(6)를 구비하고, 스테이지(6)에 피검체(4)를 재치해서 토대(1)와 스테이지(6)가 접근하는 방향으로 이동할 때, 프로브 핀(3)이 피검체(4)에 형성된 전극과 접촉하는 동시에, 절연물(2)이 피검체(4)에 접촉하는 것을 특징으로 한다.

Description

반도체 테스트 치구{JIG FOR SEMICONDUCTOR TEST}
본 발명은, 반도체 테스트 치구에 관한 것으로서, 특히, 와이드 갭 반도체의 검사에 바람직하게 사용할 수 있는 반도체 테스트 치구에 관한 것이다.
종래, 고내압의 반도체인 와이드 갭 반도체는, 마운트에 앞서 반도체 칩의 내압시험, 차단시험 등의 고전압 인가시험(이하, 테스트라고도 칭한다)을 실시하고, 불량 칩을 미리 추출·제거하기 위해, 절연성 수지로 이루어진 칩 프레임에 의해 접합 종단부에서의 연면방전(沿面放電)으로부터 보호되도록 구성되어 있는 것이 있다(예를 들면, 특허문헌 1 참조).
일본국 특개 2000-183282호 공보(도 1)
와이드 갭 반도체의 종단부는, 웨이퍼 프로세스의 성능, 및 웨이퍼 재료의 성질의 향상에 의해, 슈링크(미세화)가 가능하게 되어 있다. 또한, 종단부를 슈링크함으로써, 반도체 칩의 제조 코스트의 저감에 큰 효과가 얻어지기 때문에, 종단부는 앞으로도 슈링크해 갈 것이 상정된다.
특허문헌 1에서는, 종단부에서의 방전으로부터 반도체 칩을 보호하기 위해, 종단부를 절연성 수지로 이루어진 칩 프레임으로 덮도록 구성되어 있다. 그러나, 상기한 것과 같이 종단부가 슈링크하면, 테스트를 행했을 때에 종단부에서 방전이 생긴다고 하는 문제가 있다.
본 발명은, 이들 문제를 해결하기 위해 이루어진 것으로, 테스트시에 반도체의 종단부에서의 방전을 방지하는 것이 가능한 반도체 테스트 치구를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에 의한 반도체 테스트 치구는, 프로브 핀과, 프로브 핀을 평면에서 볼 때 둘러싸도록 설치된 절연물이 배치된 치구 토대(base)와, 치구 토대의 프로브 핀 및 절연물이 배치된 측의 면에 대향해서 배치되고, 치구 토대측의 면 위에 피검체를 재치하는 것이 가능한 스테이지를 구비하고, 스테이지에 피검체를 재치해서 치구 토대와 스테이지가 접근하는 방향으로 이동할 때, 프로브 핀이 피검체에 형성된 전극과 접촉하는 동시에, 절연물이 피검체에 접촉하는 것을 특징으로 한다.
본 발명에 따르면, 프로브 핀과, 프로브 핀을 평면에서 볼 때 둘러싸도록 설치된 절연물이 배치된 치구 토대와, 치구 토대의 프로브 핀 및 절연물이 배치된 측의 면에 대향해서 배치되고, 치구 토대측의 면 위에 피검체를 재치하는 것이 가능한 스테이지를 구비하고, 스테이지에 피검체를 재치해서 치구 토대와 스테이지가 접근하는 방향으로 이동할 때, 프로브 핀이 피검체에 형성된 전극과 접촉하는 동시에, 절연물이 피검체에 접촉하는 것을 특징으로 하기 때문에, 테스트시에 반도체의 종단부에서의 방전을 방지하는 것이 가능해진다.
도 1은 본 발명의 실시형태에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 2는 본 발명의 실시형태에 따른 반도체 테스트 치구의 테스트시의 모양을 도시한 도면이다.
도 3은 본 발명의 실시형태에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 4는 본 발명의 실시형태에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 5는 본 발명의 실시형태에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 6은 본 발명의 실시형태에 따른 절연물의 형상의 일례를 도시한 도면이다.
도 7은 전제기술에 의한 반도체 테스트 치구의 구성의 일례를 도시한 도면이다.
도 8은 전제기술에 의한 반도체 테스트 치구의 테스트시의 모양을 도시한 도면이다.
본 발명의 실시형태에 대해, 도면에 근거하여 이하에서 설명한다.
우선, 본 발명의 전제가 되는 기술(전제기술)에 대해 설명한다.
<전제기술>
도 7은, 전제기술에 의한 반도체 테스트 치구의 구성의 일례를 도시한 도면이다. 도 7b 및 도 7c는, 도 7a의 F-F 단면도를 나타내고 있다. 또한, 도 7a는, 도 7b의 스테이지(6)측에서 토대(1)를 보았을 때의 평면도를 나타내고 있다. 도 7에 나타낸 것과 같이, 전제기술에 의한 반도체 테스트 치구는, 토대(1), 프로브 핀(3), 및 스테이지(6)를 구비하고 있다.
도 7b에 나타낸 것과 같이, 토대(1)에는 프로브 핀(3)이 설치되어 있고, 스테이지(6)에는 종단부(5)를 갖는 피검체(4)가 재치되어 있다. 또한, 도 7c에 나타낸 것과 같이, 피검체(4)에 대해 테스트를 행할 때에는, 프로브 핀(3)이 피검체(4)의 표면에 형성된 전극(표면 전극)과 접촉한다.
도 8은, 전제기술에 의한 반도체 테스트 치구의 테스트시의 모양을 도시한 도면이다. 도 8에 나타낸 것과 같이, 피검체(4)의 종단부(5)가 슈링크하면, 피검체(4)의 표면에 형성되는 GND면과 스테이지(6)의 표면에 형성되는 고전위면(가는 해칭으로 나타낸다)의 절연 거리가 가까워져, 종단부(5)에서 방전이 생긴다고 하는 문제가 있다.
본 발명은, 상기한 문제를 해결하기 위해 이루어진 것으로, 이하에서 상세를 설명한다.
<실시형태>
도 1은, 본 발명의 실시형태에 따른 반도체 테스트 치구의 구성의 일례를 도시한 도면이다. 도 1b 및 도 1c는, 도 1a의 A-A 단면도를 나타내고 있다. 또한, 도 1a는, 도 1b의 스테이지(6)측에서 토대(1)를 보았을 때의 평면도를 나타내고 있다.
도 1에 나타낸 것과 같이, 본 실시형태에 따른 반도체 테스트 치구는, 프로브 핀(3)과, 프로브 핀(3)을 평면에서 볼 때에 중공으로 둘러싸도록 설치된 절연물(2)이 배치된 토대(1)(치구 토대)와, 토대(1)의 프로브 핀(3) 및 절연물(2)이 배치된 측의 면에 대향해서 배치되고, 토대(1)측의 면 위에 피검체(4)를 재치하는 것이 가능한 스테이지(6)를 구비하고 있다. 또한, 피검체(4)에는, 종단부(5)가 설치되어 있다.
도 2는, 본 실시형태에 따른 반도체 테스트 치구의 테스트시의 모양을 도시한 도면이다. 도 2에 나타낸 것과 같이, 테스트시에는, 프로브 핀(3)이 피검체(4)의 표면에 형성된 표면 전극과 접촉하는 동시에, 절연물(2)이 피검체(4)의 종단부(5)에 접촉한다. 즉, 스테이지(6)에 피검체(4)를 재치해서 토대(1)와 스테이지(6)가 접근하는 방향으로 이동할 때, 프로브 핀(3)이 피검체(4)에 형성된 표면 전극(전극)과 접촉하는 동시에, 절연물(2)이 피검체(4)에 접촉한다.
이때, 피검체(4)의 표면에 형성되어 프로브 핀(3)과 접촉하는 표면 전극으로서는, 예를 들면, 다이오드의 경우에는 애노드 전극, IGBT(Insulated Gate Bipolar Transistor)의 경우에는 에미터 전극, MOSFET(metal-oxide semiconductor field effect transistor)의 경우에는 소스 전극 등이 있다.
절연물(2)과 피검체(4)가 접촉하면, 피검체(4)의 표면에 형성된 GND면과 스테이지(6)의 표면에 형성된 고전위면이 분리되어, GND면과 고전위면의 절연 거리가 길어지기 때문에, 종단부(5)에서의 방전을 방지할 수 있다. 이와 같이, 본 실시형태에서는 테스트시에만 GND면과 고전위면을 절연물(2)에 의해 절연하고 있다.
이때, 본 실시형태에서는 절연물(2)은 피검체(4)의 종단부(5)에 접촉하고 있지만, 도 2에 나타낸 것과 같이, 고전위면과 GND면을 분리 할 수 있으면, 절연물(2)은 종단부(5)에 한정되지 않고 어떤 개소에서 접촉해도 된다.
도 3은, 본 실시형태에 따른 반도체 테스트 치구의 구성의 다른 일례를 도시한 도면이다. 도 3b 및 도 3c는, 도 3a의 B-B 단면도를 나타내고 있다. 또한, 도 3a는, 도 3b의 스테이지(6)측에서 토대(1)를 보았을 때의 평면도를 나타내고 있다.
도 3에 나타낸 것과 같이, 프로브 핀(3)은, 절연물(2)에 의해 평면에서 볼 때에 속이 꽉 차게(solid) 둘러싸여 있고, 선단 부분이 절연물(2)로부터 노출되어 있다. 그 밖의 구성 및 효과는, 도 1과 같다.
도 4는, 본 실시형태에 따른 반도체 테스트 치구의 구성의 또 다른 일례를 도시한 도면이다. 도 4b 및 도 4c는, 도 4a의 C-C 단면도를 나타내고 있다. 또한, 도 4a는, 도 4b의 스테이지(6)측에서 토대(1)를 보았을 때의 평면도를 나타내고 있다.
도 4에 나타낸 것과 같이, 토대(1)는, 토대(1)와 절연물(2) 사이에 개재하는 탄성부재(7)를 구비하고 있다. 그 밖의 구성 및 효과는, 도 1과 같다.
탄성부재(7)로서는, 예를 들면, 스프링 핀, 스프링 등이 있다. 탄성부재(7)를 구비함으로써, 추가적인 효과로서, 피검체(4)의 두께의 허용범위가 확대되는 동시에, 피검체(4)에 대한 응력을 완화할 수 있다.
도 5는, 본 실시형태에 따른 반도체 테스트 치구의 구성의 또 다른 일례를 도시한 도면이다. 도 5b 및 도 5c는, 도 5a의 D-D 단면도를 나타내고 있다. 또한, 도 5a는, 도 5b의 스테이지(6)측으로부터 토대(1)를 보았을 때의 평면도를 나타내고 있다.
도 5에 나타낸 것과 같이, 프로브 핀(3)은, 절연물(2)에 의해 평면에서 볼 때에 속이 꽉 차게 둘러싸여 있고, 선단부가 절연물(2)로부터 노출되어 있다. 그 밖의 구성 및 효과는, 도 4와 같다.
도 6은, 본 실시형태에 따른 절연물의 형상의 일례를 도시한 도면이다. 도 6의 형상예 1～3은, 절연물(2)의 E-E 단면의 형상을 나타내고 있다.
도 6의 형상예 1～3에 나타낸 것과 같이, 절연물(2)은, 피검체(4)와 대향하는 면의 일부만이 해당 피검체(4)와 접촉하도록 상기 대향면의 형상이 형성되어 있다.
절연물(2)의 표면에 대해, 도 6의 형상예 1～3에 나타낸 것과 같은 가공을 행함으로써, 절연물(2)의 표면이 평탄한 경우와 비교하여, 절연물(2)과 피검체(4)와의 접촉 면적을 작게 할 수 있다. 또한, 접촉 면적을 작게 함으로써, 테스트시에는 절연물(2)과 피검체(4)의 밀착성을 확보하고, 테스트후의 이탈시에는 절연물(2)과 피검체(4)의 밀착성을 저감하고 있다. 이와 같이, 절연물(2)과 피검체(4)가 접촉하는 부분의 대미지를 저감할 수 있다.
또한, 절연물(2)의 표면(즉, 피검체(4)와 대향하는 면)에 테프론(등록상표) 코팅 등의 처리를 실시하는 것에 의해서도, 테스트시에는 절연물(2)과 피검체(4)의 밀착성을 확보하고, 테스트후의 이탈시에는 절연물(2)과 피검체(4)의 밀착성을 저감할 수 있고, 절연물(2)과 피검체(4)가 접촉하는 부분의 대미지를 저감할 수 있다.
이때, 도 1 및 도 3에 있어서, 토대(1)에의 절연물(2)의 설치를 쉽게 하기 위해, 토대(1)의 절연물(2)과의 접촉 부분에, 절연물(2)과 동일한 형상의 홈을 형성해도 된다. 즉, 토대(1)는, 절연물(2)의 배치 위치를 규정하는 홈을 형성해도 된다. 해당 홈을 설치함으로써, 홈이 없는 평면 위에 절연물(2)을 설치하는 경우에 비해 절연물(2)의 설치가 용이해져, 절연물(2)을 토대(1)에 설치할 때의 위치 어긋남을 방지할 수 있다.
또한, 절연물(2)의 형상은, 고전위면과 GND면을 분리할 수 있으면, 어떤 형상이어도 된다. 예를 들면, 4개의 구멍을 갖는 속이 꽉 찬 절연물(2)은(도 3, 도 5), 내압 리크 측정만의 테스트를 상정한 경우의 형상을 나타내고 있어, □ 형상의 중공의 절연물(2)은(도 1, 도 4), 내압 리크 측정 및 대전류 측정의 테스트를 상정한 경우의 형상을 나타내고 있다.
또한, 도 1～도 5에 있어서의 절연물(2)은, 방전 방지를 위해 고절연성의 소재이며, 또한, 테스트시의 피검체(4)에의 대미지 방지를 위해 연한 소재인, 실리콘계 혹은 유기계 소재를 사용하고 있다. 즉, 절연물(2)은, 실리콘계 소재 혹은 유기계 소재를 포함하고 있다.
또한, 본 실시형태에 따른 반도체 테스트 치구는, 웨이퍼 테스트 혹은 칩 테스트용의 치구로서 적용가능하다.
또한, 본 실시형태에 따른 반도체 테스트 치구는, DC 테스트 혹은 AC 테스트용의 치구로서 적용가능하다.
또한, 본 실시형태에 따른 반도체 테스트 치구는, 피검체(4)로서 Si, 혹은 SiC, GaN 등의 와이드 갭 반도체에 유효하다. 특히, 와이드 갭 반도체에 대한 테스트시에는, 피검체(4)인 와이드 갭 반도체에 고전압이 인가되기 때문에 피검체(4)의 종단부(5)에서 방전이 생기기 쉬워지지만, 그러한 경우에 본 발명에 따른 반도체 테스트 치구는 유효하다.
이상의 내용으로부터, 본 실시형태에 따르면, 테스트시에 반도체의 종단부에서의 방전을 방지하는 것이 가능해진다.
1 토대, 2 절연물, 3 프로브 핀, 4 피검체, 5 종단부, 6 스테이지, 7 탄성부재.

Claims (9)

  1. 프로브 핀(3)과,
    상기 프로브 핀(3)을 평면에서 볼 때 둘러싸도록 설치된 절연물(2)이 배치된 치구 토대(1)와,
    상기 치구 토대(1)의 상기 프로브 핀(3) 및 상기 절연물(2)이 설치된 측의 면에 대향해서 배치되고, 상기 치구 토대(1)측의 면 위에 피검체(4)를 재치하는 것이 가능한 스테이지(6)를 구비하고,
    상기 스테이지(6)에 상기 피검체(4)를 재치해서 상기 치구 토대(1)와 상기 스테이지(6)가 접근하는 방향으로 이동할 때, 상기 프로브 핀(3)이 상기 피검체(4)에 형성된 전극과 접촉하는 동시에, 상기 절연물(2)이 상기 피검체(4)에 접촉하는 것을 특징으로 하는, 반도체 테스트 치구.
  2. 제 1항에 있어서,
    상기 절연물(2)은, 실리콘계 소재 혹은 유기계 소재를 포함하는 것을 특징으로 하는, 반도체 테스트 치구.
  3. 제 1항 또는 제 2항에 있어서,
    상기 치구 토대(1)는, 상기 절연물(2)의 배치 위치를 규정하는 홈을 갖는 것을 특징으로 하는, 반도체 테스트 치구.
  4. 제 1항에 있어서,
    상기 치구 토대(1)는, 해당 치구 토대(1)와 상기 절연물(2) 사이에 개재하는 탄성부재(7)를 더 구비한 것을 특징으로 하는, 반도체 테스트 치구.
  5. 제 1항 또는 제 2항에 있어서,
    상기 반도체 테스트 치구는, 웨이퍼 테스트 혹은 칩 테스트용의 치구인 것을 특징으로 하는, 반도체 테스트 치구.
  6. 제 1항 또는 제 2항에 있어서,
    상기 반도체 테스트 치구는, DC테스트 혹은 AC 테스트용의 치구인 것을 특징으로 하는, 반도체 테스트 치구.
  7. 제 1항 또는 제 2항에 있어서,
    상기 절연물(2)은, 상기 피검체(4)와 대향하는 면의 일부만이 해당 피검체(4)와 접촉하도록 형성되는 것을 특징으로 하는, 반도체 테스트 치구.
  8. 제 1항 또는 제 2항에 있어서,
    상기 절연물(2)은, 상기 피검체(4)와 대향하는 면에 테프론(등록상표) 코팅이 실시되어 있는 것을 특징으로 하는, 반도체 테스트 치구.
  9. 제 1항 또는 제 2항에 있어서,
    상기 피검체(4)는, 와이드 갭 반도체인 것을 특징으로 하는, 반도체 테스트 치구.
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