KR20120047763A - 반도체장치 - Google Patents

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KR20120047763A
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electrode
pad
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silicide film
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나오토 카구치
노리히사 아사노
카쓰미 사토
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미쓰비시덴키 가부시키가이샤
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Abstract

전극 패드 바로 아래의 영역을 유효 영역으로 하는 반도체장치의 제공을 목적으로 한다. 본 발명의 반도체장치는, 반도체층 위에 설치된, 실리사이드 막으로 이루어진 에미터 전극(7)과, 에미터 전극(7) 위에 형성된 절연막(10)과, 절연막(10) 위에 형성된 Al으로 이루어진 전극 패드(8)를 구비한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, JFET, SIT, MOSFET 또는 IGBT 등의 스위칭 반도체장치에 있어서의 전극 형성에 관한 것이다.
전원이나 다른 전기기기에 사용되는 스위칭 동작을 행하는 스위칭 반도체장치에는, JFET, SIT, MOSFET 또는 IGBT 등이 사용된다. 이와 같은 스위칭 반도체장치에 있어서, 셀을 배치하는 유효 면적은 특성이나 코스트를 결정하는 중요한 파라미터로서, 유효 면적을 크게 하는 것이 요구된다.
일본국 특개 2007-42817호 공보 일본국 특개 2007-142138호 공보
그런데, 전극 패드의 바로 아래의 영역은 무효 영역으로 되어 있어(특허문헌 1 참조), 특성 향상이나 코스트 저감을 실시하기 위해서는, 이 전극 패드 바로 아래의 무효 영역을 유효 영역으로서 활용할 필요가 있다.
또한, 파워 사이클성이나 방열성의 향상을 목적으로 한 어셈블리 기술로서, 에미터 전극의 다이렉트 리드 본딩(DLB, 특허문헌 2참조)이나 압접접합 등이 생각되지만, 게이트 지연 저감을 목적으로 하여, 게이트 배선의 배선에 의해 에미터 전극을 분할하는 구조는, 상기 어셈블리 기술을 적용하는데 장해로 되고 있다.
따라서, 본 발명은 상기한 문제점을 감안하여, 전극 패드 바로 아래의 영역을 유효 영역으로 하는 반도체장치의 제공을 목적으로 한다.
본 발명의 반도체장치는, 반도체층 위에 설치된, 실리사이드 막으로 이루어진 에미터 전극과, 상기 에미터 전극 위에 형성된 절연막과, 상기 절연막 위에 형성된 Al으로 이루어진 전극 패드를 구비한다.
본 발명의 반도체장치는, 반도체층 위에 설치된, 실리사이드 막으로 이루어진 에미터 전극과, 상기 에미터 전극 위에 형성된 절연막과, 상기 절연막 위에 형성된 Al으로 이루어진 전극 패드를 구비하므로, 전극 패드 바로 아래의 영역을 유효 영역으로 할 수 있다.
도 1은 본 발명의 전제기술이 되는 반도체장치의 구조도다.
도 2는 실시형태 1의 반도체장치를 구성하는 각 레이어를 도시한 도면이다.
도 3은 실시형태 1의 반도체장치의 단면도다.
도 4는 실시형태 1의 변형예의 반도체장치의 단면도다.
(전제기술)
도 1은, 본 발명의 전제기술에 관한 반도체장치인 IGBT칩의 구성을 나타낸 도면으로, 도 1a는 평면도, 도 1b는 도 1a의 A-A' 단면도다.
도 1a에 있어서, IGBT칩의 표면에는 게이트 패드(8)와 에미터 전극(4)이 형성되어 있고, 그 주위에는 가드 링 5a가 형성되어 있다. 또한, 게이트 배선이 놓이는 부분(12)에는 에미터 전극(4)은 형성되지 않고, 그 결과 에미터 전극(4)은 IGBT칩 위에서 6분할되어 있다.
도 1b에 나타낸 IGBT칩에서는, 반도체층으로서, p 콜렉터층(1) 위에 n+ 버퍼층(2)이 형성되고, n+ 버퍼층(2) 위에는 n- 드리프트층(3)이 형성된다. 반도체층 위에는, 절연막(10)을 사이에 끼워 게이트 패드(8)가 형성된다. 게이트 패드(8)의 주위는 가드 링 5a로 둘러싸여 있고, 가드 링 5a을 따라 게이트 배선(미도시)이 놓여 있다.
가드 링 5a로 게이트 패드(8)와 떨어진 다른쪽에는, 반도체층 위에 에미터 전극(4)이 형성되고, 그것의 아래쪽, 반도체층의 표면에는, 절연막(10)을 개재하여 게이트 전극(11)이 형성되어 있다.
IGBT칩의 외주에는 가드 링이 설치되어 있다. 가드 링은, 반도체층에 설치된 p+형의 가드 링 5c와, IGBT칩의 표면에 설치된 반도체층 또는 절연막으로 이루어진 가드 링 5a와, 가드 링(5a) 내부에 설치된 Al로 이루어진 가드 링 5b로 구성되어 있다.
도 1b에 나타낸 것과 같이, 전제기술에 관련한 IGBT칩에서는 게이트 패드(8)의 바로 아래에 셀을 배치할 수 없어, 셀의 유효 면적이 게이트 패드(8)의 면적만큼 작아져 버린다. 따라서, 본 발명의 IGBT칩에서는 게이트 패드(8)의 바로 아래에도 셀을 배치하기 위한 연구를 실시하였다.
(실시형태 1)
본 실시예의 반도체장치인 IGBT칩에서는, 저저항이고 강도가 있는 실리사이드 막(WSi2, TiSi2, CoSi2, NiSi2 등)을 사용해서 에미터 전극을 작성하고, 그 위에 절연막을 개재하여 전극 패드의 일례로서 게이트 패드를 형성한다. 그리고, 스루홀로 게이트 패드와 게이트 배선을 콘택하고, 패드 바로 아래의 무효 영역에 유효 셀을 배치한다.
도 2는, 본 실시예의 IGBT칩을 구성하는 각 레이어를 나타낸 평면도다. 도 2a는 하층 레이어, 도 2b는 하층 레이어 위에 형성하는 상층 레이어의 평면도이며, 도 2c는, 하층 레이어 위에 상층 레이어를 형성한 상태를 나타낸 평면도다.
도 2(a)에서는, IGBT칩의 외주를 가드 링(5a)이 덮고, 가드 링(5a) 내부의 절연막(10) 위에, 에미터 전극을 구성하는 실리사이드 막(살리사이드 막)(7)이 라인 형상으로 복수 형성되어 있다. 게이트 패드(8)가 설치되는 영역에서는, 실리사이드 막(7)을 절연막(10)으로 덮고 있다. 도 2b는, 복수의 실리사이드 막(7) 위에 공통으로 접속해서 형성된 에미터 패드인 에미터 공통 전극(4)과 게이트 패드(8)를 나타내고 있다.
도 3은, 본 실시형태의 IGBT칩의 단면도다. 도 3a는 도 2c의 B-B' 단면도이며 에미터 패드(4)의 바로 아래 영역의 구성을 나타내고, 도 3b는 도 2c의 C-C' 단면도이며 게이트 패드(8)의 바로 아래 영역의 구성을 나타낸 것이다.
도 3a에 나타낸 IGBT칩에서는, 반도체층으로서, p 콜렉터층(1) 위에 n+ 버퍼층(2)이 형성되고, n+ 버퍼층(2) 위에는 n- 드리프트층(3)이 형성된다. 이들 반도체층에는, Si 이외에, SiC, GaN, 다이아몬드 등의 와이드 밴드갭 반도체도 사용된다. n- 드리프트층(3)의 표면에는 폴리실리콘으로 이루어진 게이트 전극(11)이 형성되고, p+ 분리층(6)에 의해 게이트 전극(11)이 분할되어, 셀이 분할되어 있다. 게이트 전극(11) 위에는, 절연막(10)을 개재하여 실리사이드 막으로 에미터 전극(7)이 형성되고, 복수의 라인 형상으로 분할된 실리사이드 막으로 이루어진 에미터 전극(7) 위에는 Al으로 이루어진 에미터 패드(에미터 공통 전극)(4)가 형성된다. 가드 링의 구성은 도 1에서 나타낸 전제기술의 IGBT칩과 마찬가지이다.
도 3b는 도 2c의 C-C' 단면도로서, 게이트 패드(8)와 그것의 바로 아래 영역의 단면도를 나타내고 있다. 도 3b에 있어서, 반도체층의 표면에, 폴리실리콘으로 이루어진 게이트 전극(11)이 복수 형성되고, 게이트 전극(11) 위에는 절연막(10)을 개재하여, 실리사이드로 이루어진 에미터 전극(7)이 형성된다. 도시를 생략하고 있지만, 게이트 전극(11)의 측면에는 에미터 전극(7)에 접하는 n 에미터 영역과 p 베이스 영역이 설치되고, p 베이스 영역이 채널 영역으로 되어 에미터 전극(7)으로부터 p 콜렉터층(1)까지가 도통한다. 그리고, 에미터 전극(7) 위에는 절연막(10)을 개재하여 게이트 패드(8)가 형성된다.
9는 게이트 배선 위에 형성된 실리사이드 막, 혹은 게이트 배선을 나타낸다. 게이트 배선(9)은 칩 외주의 가드 링 5a 내측과, 에미터 전극(7)의 라인의 사이(p+ 분리층(6) 위)에, 에미터 전극(7)과 평행하게 형성되고, 이들 게이트 배선(9)에 의해 게이트 패드(8)와 게이트 전극(11)이 콘택한다. 게이트 배선(9)을 저저항의 실리사이드 막을 구비해서 형성함으로써, 게이트 지연을 억제할 수 있다.
가드 링의 구성은 도 1에서 나타낸 전제기술의 IGBT칩과 마찬가지이다.
이와 같이, 전극 패드(8) 아래에 실리사이드 막을 구비한 에미터 전극(7)을 형성함으로써, 종래에는 무효 영역이었던 패드 바로 아래의 영역에도 셀을 배치할 수 있어, 유효 면적이 증가한다. 따라서, 특성 향상이나 코스트 저감을 기대할 수 있다.
또한, 에미터 전극을 에미터 패드(에미터 공통 전극)(4)와 분할된 실리사이드 막(7)의 2층 구조로 함으로써, 게이트 배선(9)을 에미터 패드(4)의 하층에 배치할 수 있으므로, 에미터 패드(4)를 게이트 배선(9)에 의해 분할되지 않고 일체화할 수 있다. 그 때문에, 다이렉트 리드 본딩이나 압접접합이 용이해져, 어셈블리 불량을 억제할 수 있다.
<변형예>
도 4는, 본 실시형태의 변형예에 관한 IGBT칩의 평면도다. 본 실시형태의 IGBT칩에서는 게이트 패드(8) 바로 아래의 영역을 유효 영역으로 하기 때문에, 게이트 패드(8)를 칩 내에 복수 배치해도 무효 영역이 증가하지 않는다. 그 때문에, 도 4에 나타낸 것과 같이, 게이트 패드(8)를 칩 내에 복수개 배치하는 것이 가능하게 된다. 이에 따라, 게이트 저항의 조정이 용이해져, 게이트 발진 대책이 용이해진다. 또한, 게이트 패드를 복수개 배치함으로써 게이트 지연이 해소되어, 셀의 ON/OFF의 밸런스가 좋아지고, 단락 내량 및 RBSOA 내량이 향상된다.
이때, 본 실시형태에서는, 게이트 패드(8)를 사용하여 설명했지만, 게이트 패드(8) 대신에 커런트 센스 패드나 온도 센스 패드이어도 된다. 이와 같은 센스 패드의 아래에 실리사이드로 이루어진 에미터 전극(7)을 형성하는 경우에는, 센스 패드를 임의인 위치에 배치할 수 있기 때문에, 센스 패드에 의한 측정 정밀도가 향상된다.
또한, 에미터 전극(7)에 사용하는 실리사이드 막에는, Al보다 강도가 있는 것을 사용한다. 이에 따라, 웨이퍼 테스트, 칩 테스트 및 어셈블리시에 셀에의 대미지를 억제할 수 있다.
<효과>
본 발명의 반도체장치는, 반도체층 위에 설치된, 실리사이드 막을 구비해서 구성되는 에미터 전극(7)과, 에미터 전극(7)의 실리사이드 막 위에 형성된 절연막(10)과, 절연막(10) 위에 형성된 Al으로 이루어진 전극 패드(8)를 구비하므로, 전극 패드(8)의 바로 아래 영역을 유효 영역으로 할 수 있다.
또한, 전극 패드(8)는, 게이트 전극, 커런트 센스 전극, 온도 센스 전극 중 어느 한 개로서 사용되므로, 센스 전극으로서 사용하는 경우에는, 센스 전극의 바로 아래 영역은 무효 영역으로 되지 않기 때문에, 칩 내의 원하는 위치에 부착할 수 있고, 그 때문에 센스 전극의 측정 정밀도를 향상할 수 있다.
혹은, 전극 패드(8)는 게이트 패드로서 사용되고, 또한 복수 구비되므로, 게이트 저항의 조정이 용이해져, 게이트 발진 대책이 용이해진다. 또한, 게이트 패드(8)를 복수개 배치함으로써 게이트 지연이 해소되어, 셀의 ON/OFF의 밸런스가 좋아지고, 단락 내량 및 RBSOA 내량이 향상된다.
또한, 실리사이드 막은, Al보다도 강도가 높은 실리사이드 막으로 이루어지므로, 웨이퍼 테스트, 칩 테스트 및 어셈블리시에 셀에의 대미지를 억제할 수 있다.
더구나, 실리사이드 막은 살리사이드 막으로 형성되므로, 이와 같은 구성에 의해서도, 전극 패드(8)의 바로 아래 영역을 유효 영역으로 할 수 있다.
또한, 에미터 전극은, 분할된 복수의 실리사이드 막(7)과, 복수의 실리사이드 막(7) 위에 공통으로 접속해서 형성된 에미터 공통 전극(4)을 구비한다. 이와 같이, 에미터 전극을 2층 구조로 함으로써, 게이트 배선(9)을 에미터 패드(4)의 하층에 배치할 수 있으므로, 에미터 패드(4)를 게이트 배선(9)에 의해 분할되지 않고 일체화할 수 있다. 그 때문에, 다이렉트 리드 본딩이나 압접접합이 용이해져, 어셈블리 불량을 억제할 수 있다.
또한, 게이트 패드(8)와 게이트 전극(11)을 전기적으로 접속하는 게이트 배선(9)을 실리사이드 막으로 덮는 것에 의해, 게이트 지연을 억제할 수 있다.
또한, 반도체층은, Si, SiC, GaN 중 어느 한개이므로, 이와 같은 구성에 의해서도, 전극 패드(8)의 바로 아래 영역을 유효 영역으로 할 수 있다.
1 p 콜렉터층, 2 n+ 버퍼층, 3 n- 드리프트층, 4 에미터 패드, 5a, 5b, 5c 가드 링, 6 p+ 분리층, 7 실리사이드 막(에미터 전극), 8 게이트 패드, 9 실리사이드 막(게이트 배선), 10 절연막, 11 게이트 전극, 12 게이트 배선이 놓이는 부분.

Claims (8)

  1. 반도체층 위에 설치된, 실리사이드 막을 구비해서 구성되는 에미터 전극과,
    상기 에미터 전극의 상기 실리사이드 막 위에 형성된 절연막과,
    상기 절연막 위에 형성된 Al으로 이루어진 전극 패드를 구비한 반도체장치.
  2. 제 1항에 있어서,
    상기 전극 패드는, 게이트 패드, 커런트 센스 전극 패드 및 온도 센스 전극 패드 중 어느 한개로서 사용되는, 반도체장치.
  3. 제 2항에 있어서,
    상기 전극 패드는, 게이트 패드로서 사용되고, 또한 복수 구비되는, 반도체장치.
  4. 제 1항에 있어서,
    상기 실리사이드 막은, Al보다도 강도가 높은 실리사이드 막으로 이루어진, 반도체장치.
  5. 제 1항에 있어서,
    상기 실리사이드 막은 살리사이드 막으로 형성되는, 반도체장치.
  6. 제 1항에 있어서,
    상기 에미터 전극은,
    분할된 복수의 상기 실리사이드 막과,
    상기 복수의 실리사이드 막 위에 공통으로 접속해서 형성된 에미터 공통 전극을 구비한, 반도체장치.
  7. 제 2항에 있어서,
    상기 반도체층에 형성된 복수의 게이트 전극을 더 구비하고,
    상기 전극 패드는, 게이트 패드로서 사용되고,
    상기 게이트 패드와 상기 복수의 게이트 전극을 전기적으로 접속하는 게이트 배선을 더 구비하고,
    상기 게이트 배선은 실리사이드 막을 구비해서 형성되어 있는, 반도체장치.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 반도체층은, Si, SiC 및 GaN 중 어느 한 개인, 반도체장치.
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