JP7272113B2 - 半導体装置 - Google Patents

Description

本発明は、ゲート電極を有するＭＯＳ構造の半導体素子が形成された半導体装置に関するものである。

従来、トレンチゲート構造を有する半導体素子が形成された半導体装置における配線レイアウトとして、特許文献１に提案された構造がある。この半導体装置では、ストライプ状に並べられた複数本のトレンチゲート構造の長手方向に直交させるようにゲートライナーとなる橋渡し電極を延設すると共に、橋渡し電極上にゲート集電電極を配置し、チップ外周を囲むゲート配線に接続している。さらに、ゲート配線の内側に、ゲート集電電極と対応する部分が括れ部となったソース電極を配置している。

このように、ゲートライナーとなる橋渡し電極上にゲート集電電極を配置している。このような構造とすることで、ソース電極の面積減少によるソース抵抗の上昇を抑制しつつ、ポリシリコンで構成されるゲート電極層のみの場合と比較してゲート配線抵抗を低減させ、半導体装置の全損失の低減を実現している。

特開２０１２－１８２２４０号公報

しかしながら、特許文献１のようにソース電極に入り込むようにゲート集電電極が配置された構造では、ゲート集電電極とそれに隣接するソース電極との短絡などによるゲート破壊が生じ、半導体素子が破壊されてしまうことが確認された。

本発明は上記点に鑑みて、ゲート配線抵抗の低減を図りつつ、半導体素子が破壊されることを抑制できる構造の半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明は、板状の半導体チップ（１０）におけるアクティブ領域（１１）に、ゲート電極（１０９）を有するＭＯＳ構造の半導体素子が形成された半導体装置であって、アクティブ領域内において、半導体チップの一面側に、半導体素子の表面電極（１１１）が備えられていると共に、該表面電極の間においてアクティブ領域の中心に対して複数本が放射状に伸び、ゲート電極に接続されるゲートライナー（１４）が備えられ、かつ、ゲートライナーの上にはゲートライナーに接続されたゲート配線層（１１２）が備えられており、半導体チップの他面側に、半導体素子の裏面電極（１１３）が備えられている。また、アクティブ領域の中心において、ゲートライナーの間に位置している表面電極を繋げる繋ぎ部（１１１ｂ）が備えられ、ゲートライナーは、繋ぎ部よりもアクティブ領域の中心から離れた位置において、アクティブ領域の中心に対して、隣り合う該ゲートライナーが所定の角度間隔毎に配置されている。

このように、ゲートライナーおよびその上に形成するゲート配線層をアクティブ領域の中心から放射状に延びるように配置している。このような構造とすることで、ソース電極とゲート配線層とが短絡することを抑制できる。したがって、ゲート配線抵抗の低減を図りつつ、半導体素子が破壊されることを抑制できる構造の半導体装置とすることが可能となる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる半導体装置の断面図である。 図１に示す半導体装置に備えられる半導体チップの上面レイアウト図である。 半導体チップに縦型ＭＯＳＦＥＴを形成した場合を表したもので、図２中のIII－III断面図である。 図２中のIV－IV断面図である。 アクティブ領域を２つに分割した２分割モデルの上面レイアウト図である。 アクティブ領域を４つに分割した４分割モデルの上面レイアウト図である。 図５ＡにおけるVIA－VIA断面である。 図５ＢにおけるVIB－VIB断面である。 ＳｉＣを用いた場合の２分割モデルおよび４分割モデルそれぞれのアクティブ領域の中心からの距離とせん断応力との関係を示した図である。 第２実施形態にかかる半導体装置に備えられる半導体チップの上面レイアウト図である。 第３実施形態にかかる半導体装置に備えられる半導体チップの上面レイアウト図である。 第３実施形態の変形例として示した半導体チップの上面レイアウト図である。 他の実施形態で説明する半導体チップの上面レイアウト図である。 他の実施形態で説明する半導体チップの上面レイアウト図である。 他の実施形態で説明する半導体チップの上面レイアウト図である。 他の実施形態で説明する半導体チップの上面レイアウト図である。 Ｓｉを用いた場合の２分割モデルおよびＳｉＣを用いた場合の４分割モデルそれぞれのアクティブ領域の中心からの距離とせん断応力との関係を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。まず、図１を参照して、本実施形態にかかる半導体装置の構成について説明する。

図１に示す本実施形態の半導体装置は、半導体素子として縦型ＭＯＳＦＥＴ等を備えた半導体チップ１０を備えたものであり、例えばモータ駆動のためのスイッチングを行うパワーカード等の半導体モジュールとして用いられる。半導体装置は、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０等を備えている。また、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０は、第１～第３接合材５０ａ～５０ｃを含む接合材５０によって接合されている。そして、これらがモールド樹脂６０によって封止された構成とされている。

具体的には、半導体チップ１０などの各構成要素のうち紙面下方に位置する一面側を下面、紙面上方に位置する他面側を上面として、半導体チップ１０の下面とヒートシンク２０の上面との間は第１接合材５０ａによって接合されている。また、半導体チップ１０の上面とターミナル４０の下面との間も第２接合材５０ｂを介して接合されている。さらに、ターミナル４０とヒートシンク３０との間も第３接合材５０ｃによって接合されている。

本実施形態の場合、第１～第３接合材５０ａ～５０ｃを含む接合材５０は、導電材料である鉛フリーはんだ、例えばＳｎＣｕＮｉやＡｇもしくはＣｕ等の接合用金属によって構成されている。そして、接合材５０により、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０の相互間が物理的にも電気的にも接続された形態とされている。なお、接合材５０としては、上記した接合用金属以外のもの、例えば導電性接着剤等を用いることもできる。

このような構成により、半導体チップ１０の上面では、第２接合材５０ｂ、ターミナル４０、第３接合材５０ｃおよびヒートシンク３０を介して放熱が行われる。また、半導体チップ１０の下面では、第１接合材５０ａからヒートシンク２０を介して放熱が行われる。

半導体チップ１０は、シリコン（Ｓｉ）や炭化珪素（ＳｉＣ）もしくは窒化ガリウム（ＧａＮ）などの半導体基板に対して半導体素子などを形成した発熱部品に相当するものである。本実施形態では、半導体チップ１０をＳｉＣで構成しており、１辺が４ｍｍ以上とされている。半導体素子としては、例えば縦型ＭＯＳＦＥＴ、縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ダイオード等のパワー半導体素子が挙げられる。本実施形態の場合、半導体チップ１０には、半導体素子として縦型ＭＯＳＦＥＴが備えてある。

半導体チップ１０は、例えば矩形状の薄板状とされている。そして、半導体チップ１０の上面における一部にターミナル４０が接合され、ターミナル４０よりも外側に制御端子を構成するリードフレーム７０が配置されている。そして、半導体チップ１０とリードフレーム７０とがボンディングワイヤ８０を介して電気的に接続されている。本実施形態の場合、リードフレーム７０は複数本備えられており、半導体チップ１０に備えられる半導体素子の各部に接続されている。また、ターミナル４０は表面電極、すなわちＭＯＳＦＥＴの場合のソース電極やＩＧＢＴの場合のエミッタ電極に接続される。一方、半導体チップ１０の裏面には裏面電極、すなわちＭＯＳＦＥＴの場合のドレイン電極やＩＧＢＴの場合のコレクタ電極が形成され、裏面電極の全面がヒートシンク２０に接続されている。なお、この半導体チップ１０の詳細については後で詳しく説明する。

ヒートシンク２０は、銅などの熱伝達率の高い金属で構成されており、第１外部リード７１と一体もしくは電気的に接続されている。このため、ヒートシンク２０および第１外部リード７１を通じて、半導体チップ１０の裏面電極と外部との導通が図れると共に、ヒートシンク２０を通じて半導体チップ１０から伝わる熱を効率よく放出し、半導体チップ１０の高温化を抑制する。なお、ヒートシンク２０のうち、半導体チップ１０と反対側の一面はモールド樹脂６０から露出させられており、この露出面を放熱面として、より放熱が行われ易くなっている。

ヒートシンク３０は、銅などの熱伝達率の高い金属で構成されており、第２外部リード７２と一体もしくは電気的に接続されている。このため、ターミナル４０やヒートシンク３０および第２外部リード７２等を通じて、半導体チップ１０の表面電極と外部との導通が図れると共に、ヒートシンク３０を通じて半導体チップ１０から伝わる熱を効率よく放出し、半導体チップ１０の高温化を抑制する。なお、ヒートシンク３０のうち、半導体チップ１０と反対側の一面はモールド樹脂６０から露出させられており、この露出面を放熱面として、より放熱が行われ易くなっている。

ターミナル４０は、例えば上面形状が長方形とされた四角形板状部材で構成され、銅などの熱伝達率の高い金属によって構成されている。ターミナル４０は、半導体チップ１０の表面側に電気的および物理的に接続されている。

モールド樹脂６０は、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０などを封止している。モールド樹脂６０からは、ヒートシンク２０やヒートシンク３０の一面やリードフレーム７０の一端、および、第１外部リード７１や第２外部リード７２の一端が露出させられている。露出させられたリードフレーム７０の一端や第１外部リード７１や第２外部リード７２の一端において、外部と電気的に接続可能とされている。

次に、このように構成される半導体装置における半導体チップ１０の詳細構造について、図２～図４を参照して説明する。

図２に示すように、半導体チップ１０は上面形状が四角形の板状で構成されている。半導体チップ１０のうちの中央部を含む内部領域、具体的には図２中の二点鎖線で囲んだ領域がアクティブ領域１１とされ、このアクティブ領域１１にＭＯＳ構造の半導体素子、本実施形態の場合は縦型ＭＯＳＦＥＴが形成されている。また、半導体チップ１０のうちのアクティブ領域１１の外側となる外縁部の一部がパッド領域１２とされている。そして、図１に示したターミナル４０は、アクティブ領域１１と対応する形状、つまり上面形状が四角形の板状で構成され、アクティブ領域１１を覆うように配置されている。

また、アクティブ領域１１内に設けられた破線およびその内側に実線で示した部分は、それぞれ縦型ＭＯＳＦＥＴにおける後述するゲート電極１０９の引出部を構成するゲートライナー１４およびその上に形成されたゲート配線層１１２である。ゲートライナー１４は、アクティブ領域１１の中心、換言すれば半導体チップ１０の中心から複数本が放射状に伸びるように配置されている。本実施形態の場合、４本のゲートライナー１４がアクティブ領域１１の中心に対して４５°の角度間隔で交差するように配置されている。

なお、パッド領域１２には、ゲートパッド１２ａが備えられている。ゲートパッド１２ａは、ゲート配線層１１２と接続されることでアクティブ領域１１に備えられる縦型ＭＯＳＦＥＴのゲート電極１０９と電気的に接続される。このゲートパッド１２ａがボンディングワイヤ８０を介してリードフレーム７０に接続され、リードフレーム７０を通じて外部との電気的接続が行えるようになっている。 また、半導体チップ１０は、図３および図４に示す断面構成となっており、アクティブ領域１１には半導体素子、ここでは縦型ＭＯＳＦＥＴが形成されている。

半導体チップ１０には、ＳｉもしくはＳｉＣ等の半導体材料で構成されたｎ^＋型基板１０１が用いられており、ｎ^＋型基板１０１の主表面上には、ｎ^＋型基板１０１よりも低不純物濃度のｎ^－型低濃度層１０２がエピタキシャル成長させられている。

図３に示すように、ｎ^－型低濃度層１０２は、ｎ^＋型基板１０１から離れた位置において幅狭とされたＪＦＥＴ部１０２ａと連結され、ＪＦＥＴ部１０２ａの両側には、ｐ型ディープ層１０３が形成されている。ｐ型ディープ層１０３は、ＪＦＥＴ部１０２ａと同じ厚みで構成される。さらに、ＪＦＥＴ部１０２ａおよびｐ型ディープ層１０３の上には、ｐ型ベース領域１０４が形成され、ｐ型ベース領域１０４の上には、ｎ^＋型ソース領域１０５およびｐ^＋型コンタクト領域１０６が形成されている。ｎ^＋型ソース領域１０５は、ｐ型ベース領域１０４のうちＪＦＥＴ部１０２ａと対応する部分の上に形成されており、ｐ^＋型コンタクト領域１０６は、ｐ型ベース領域１０４のうちｐ型ディープ層１０３と対応する部分の上に形成されている。

ｐ型ベース領域１０４およびｎ^＋型ソース領域１０５を貫通してＪＦＥＴ部１０２ａに達するゲートトレンチ１０７が形成されている。このゲートトレンチ１０７の側面と接するように上述したｐ型ベース領域１０４およびｎ^＋型ソース領域１０５が配置されている。ゲートトレンチ１０７は、一方向を長手方向として延設されていて、その方向は任意であるが、本実施形態では、図２の紙面左右方向を長手方向、紙面上下方向を幅方向、紙面法線方向を深さ方向とするライン状のレイアウトで形成されている。また、図３には１本しか示していないが、ゲートトレンチ１０７は、図２の紙面上下方向に複数本が等間隔に配置され、それぞれｐ型ディープ層１０３の間に挟まれるように配置されていてストライプ状とされている。

また、ｐ型ベース領域１０４のうちゲートトレンチ１０７の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域１０５とＪＦＥＴ部１０２ａとの間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ１０７の内壁面にゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１０９が形成されており、これらゲート絶縁膜１０８およびゲート電極１０９によってゲートトレンチ１０７内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。

なお、図３の断面図に示されるトレンチゲート構造が、アクティブ領域１１内において、図２の紙面左右方向に伸びる一点鎖線のように延設されている。そして、図４に示すように、ゲートライナー１４が形成された位置において、ゲートトレンチ１０７が途切れていてゲート電極１０９がゲート絶縁膜１０８を介して半導体表面にせり上がった構造とされている。また、ゲートトレンチ１０７の側面にｎ^＋型ソース領域１０５が形成されているが、ｎ^＋型ソース領域１０５はアクティブ領域１１におけるゲートライナー１４以外の部分に形成され、ゲートライナー１４やアクティブ領域１１よりも外側には形成されていない。このため、本実施形態の場合は、アクティブ領域１１内におけるゲートライナー１４以外の部分においてのみチャネル領域が形成されるようになっている。

ｎ^＋型ソース領域１０５やｐ^＋型コンタクト領域１０６およびトレンチゲート構造の表面には層間絶縁膜１１０が形成されている。そして、層間絶縁膜１１０の上に、導体パターンとして、表面電極に相当するソース電極１１１や図４に示すようなゲート配線層１１２が形成されている。ゲート配線層１１２は、ゲートライナー１４の上においてゲートライナー１４に沿って形成されている。すなわち、ゲート配線層１１２は、半導体チップ１０のうちのアクティブ領域１１の中心から複数本が放射状に延設されている。また、層間絶縁膜１１０にはコンタクトホール１１０ａ、１１０ｂが形成されている。これにより、図３に示すように、ソース電極１１１がコンタクトホール１１０ａを通じてｎ^＋型ソース領域１０５やｐ^＋型コンタクト領域１０６と電気的に接触されている。また、図４に示すように、ゲート配線層１１２がコンタクトホール１１０ｂを通じてゲートライナー１４と電気的に接続されている。

また、ｎ^＋型基板１０１の裏面側、つまりソース電極１１１が形成された側と反対側の一面にはｎ^＋型基板１０１と電気的に接続された裏面電極に相当するドレイン電極１１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでアクティブ領域１１が構成されている。

そして、図４に示すように半導体チップ１０の表面がポリイミド（ＰＩＱ）等で構成されたパッシベーション膜１１４で覆われており、パッシベーション膜１１４のうちのソース電極１１１と対応する部分が除去されて開口部１１４ａが形成されている。この開口部１１４ａ内において、ソース電極１１１の表面にニッケル（Ｎｉ）等の金属メッキ１１１ａが形成されている。このため、金属メッキ１１１ａの周囲を囲むようにパッシベーション膜１１４が形成された状態となっている。

また、図４中には現れていないが、パッシベーション膜１１４のうちパッド領域１２に備えられるゲートパッド１２ａと対応する部分も除去されて開口させられている。本実施形態の場合、アクティブ領域１１の中心から放射状の延びたゲート配線層１１２のうちの一本と連結されるようにゲートパッド１２ａが配置されるため、その位置でパッシベーション膜１１４が開口させられている。なお、アクティブ領域１１の中心から放射状の延びた複数本のゲート配線層１１２は、中心部において繋がっているため、図２に示すように半導体チップ１０の一角部にゲートパッド１２ａが配置されていても、すべてがゲートパッド１２ａと電気的に接続される。

このようにして、縦型ＭＯＳＦＥＴを備えた半導体チップ１０が構成されている。そして、パッシベーション膜１１４および金属メッキ１１１ａの上に、第２接合材５０ｂが備えられ、金属メッキ１１１ａと電気的および物理的に接続されており、第２接合材５０ｂを介してソース電極１１１がターミナル４０に接続されている。

以上のようにして、本実施形態の半導体装置に備えられた半導体チップ１０が構成されている。

このように構成された半導体装置では、ゲートライナー１４をアクティブ領域１１の中心から放射状に延びるように形成しており、さらにゲートライナー１４の上に同様にアクティブ領域１１の中心から放射状にゲート配線層１１２を備えている。

このように、ゲートライナー１４の上にゲート配線層１１２を備えることで、ポリシリコンで構成されたゲートライナー１４のみとする場合と比較して、ゲート配線抵抗の低減が図れ、半導体装置の全損失の低減を実現できる。また、ゲートライナー１４およびゲート配線層１１２をアクティブ領域１１の中心から放射状に備えた構造とすることで、半導体素子の破損を抑制する事も可能となる。以下、このような効果が得られることについて、実験結果と共に説明する。

まず、参考例として、図５Ａに示すアクティブ領域１１を２つに分割した２分割モデルと、図５Ｂに示すアクティブ領域１１を４つに分割した４分割モデルについて、実験を行った。２分割モデルは、アクティブ領域１１の中心を通る直線状にゲートライナー１４およびゲート配線層１１２を形成し、アクティブ領域１１を２つに分割している。４分割モデルは、アクティブ領域１１の中心を通る直線を含めて、等間隔の３つの直線状にゲートライナー１４およびゲート配線層１１２を形成し、アクティブ領域１１を４つに分割している。なお、図５Ａおよび図５Ｂでは、ゲートライナー１４については図示していないが。ゲート配線層１１２の下方に形成されている。

図６Ａは、図５ＡにおけるVIA－VIA断面、図６Ｂは、図５ＡにおけるVIB－VIB断面である。図６Ａおよび図６Ｂでは、半導体チップ１０に形成された半導体素子の構造については省略してあり、ゲート配線層１１２やソース電極１１１よりも上方のみ記載してある。

図５Ａに示されるように、２分割モデルでは、アクティブ領域１１の中心、図６Ａでは図中左側にゲート配線層１１２が形成されている。そして、その位置からアクティブ領域１１の外周に至る迄の間には、ソース電極１１１が一面に形成された状態となっている。

一方、図５Ｂに示されるように、４分割モデルでも、アクティブ領域１１の中心、図６Ｂでは図中左側にゲート配線層１１２が形成されている。そして、その位置からアクティブ領域１１の外周に至る迄の間において、さらにゲート配線層１１２が形成され、ソース電極１１１が分割された状態となっている。

これら２分割モデルおよび４分割モデルについて冷熱サイクル試験を行い、半導体素子の破壊が生じているか否かについて確認した。その結果、４分割モデルにおいて、ゲート配線層１１２とソース電極１１１との短絡が生じて半導体素子の破損が生じていることが確認された。具体的には、アクティブ領域１１の中心を通る直線ではなく、その両側の直線においてゲート配線層１１２を配置した位置で、ゲート配線層１１２とソース電極１１１とが短絡していた。

この部分について、電子顕微鏡によって確認したところ、ソース電極１１１の上に形成した金属メッキ１１１ａがパッシベーション膜１１４の下方に入り込み、隣に位置するゲート配線層１１２の位置までスライドしていることが確認された。この現象をスライド現象と呼ぶとすると、スライド現象は次のようなメカニズムで発生していると推定される。

まず、スライド現象が確認されたのは、４分割モデルのうちアクティブ領域１１の中心から離れたゲート配線層１１２の位置である。２分割モデルおよび４分割モデルにおいてアクティブ領域１１の中心に位置するゲート配線層１１２ではスライド現象は確認されていない。このことから、スライド現象は、冷熱サイクル試験の際にアクティブ領域１１の中心から離れた位置においてせん断応力が上昇しているためと考えられる。２分割モデルと４分割モデルについて、せん断応力を確認したところ、アクティブ領域１１の中心から離れた位置ではせん断応力が上昇していた。特に、４分割モデルではアクティブ領域１１の中心から離れた金属メッキ１１１ａの全域がソース電極１１１の構成材料であるＡｌＳｉの塑性変形点（以下、ＡｌＳｉ塑性変形点という）を超過していることが確認された。

図７は、アクティブ領域１１の中心からの距離［ｍｍ］と発生したせん断応力［ＭＰａ］との関係を調べた結果を表している。なお、この実験では、図６Ｂの紙面左右方向でのアクティブ領域１１の幅を７ｍｍ程度として、せん断応力を測定している。また、図中に示した４分割内側とは４分割モデルのうち中央側のソース電極に対応する位置、４分割外側とは４分割モデルのうち中央から遠い側のソース電極に対応する位置を示している。

ＡｌＳｉ塑性変形点は、ＡｌＳｉという材質より決まっており、４．６［ＭＰａ］となっている。この値を超えるせん断応力が発生すると、ＡｌＳｉが塑性変形してしまう。

半導体チップ１０に発生するせん断応力は、半導体チップ１０と第２接合材５０ｂとの接合範囲における中心位置、つまりアクティブ領域１１の中心から離れるほど大きくなる。アクティブ領域１１の幅を７ｍｍ程度とする場合、４分割モデルのうちアクティブ領域１１の中心から離れたゲート配線層１１２の位置ではせん断応力が既にＡｌＳｉ塑性変形点よりも大きくなっている。このため、この位置ではソース電極１１１を構成するＡｌＳｉが塑性変形によってクリープし、硬い金属メッキ１１１ａを構成するＮｉ等が動き出し、金属メッキ１１１ａがパッシベーション膜１１４の下方に入り込んでしまう。これにより、金属メッキ１１１ａが隣に位置するゲート配線層１１２の位置までスライドし、ゲート－ソース間を短絡させて接触不良を発生させると推定される。

このように、アクティブ領域１１の中心から離れた位置では、ＡｌＳｉ塑性変形点を超えるせん断応力が発生し、半導体素子の破損を引き起こし得る。アクティブ領域１１の中心から離れるほどせん断応力が大きくなることから、特に、半導体チップ１０の一辺が４ｍｍ以上となるような場合に半導体素子の破損を引き起こしやすくなる。

一方、アクティブ領域１１の中心を通る直線上にもゲート配線層１１２を形成しており、このゲート配線層１１２もアクティブ領域１１の中心から離れた位置まで延設されているが、このゲート配線層１１２では短絡が生じていない。これは、このゲート配線層１１２がアクティブ領域１１の中心から径方向に向かって、つまり放射方向に延びていて、その方向にソース電極１１１が存在しないためである。スライド現象は、アクティブ領域１１の中心から放射方向に金属メッキ１１１ａがスライドするものである。このため、ソース電極１１１に対して、金属メッキ１１１ａがスライドする方向を横切るようにゲート配線層１１２が備えられていなければ、金属メッキ１１１ａがゲート配線層１１２の位置までスライドすることはなく、短絡が生じない。このことから、本実施形態では、ゲートライナー１４およびその上に形成するゲート配線層１１２をアクティブ領域１１の中心から放射状に延びるように配置している。

このような構成としていることから、金属メッキ１１１ａがゲート配線層１１２の位置までスライドすることはなく、短絡が生じないようにできて、半導体素子の破損を抑制することが可能となる。

以上説明したように、本実施形態では、ゲートライナー１４およびその上に形成するゲート配線層１１２をアクティブ領域１１の中心から放射状に延びるように配置している。これにより、ゲート配線抵抗の低減を図りつつ、半導体素子が破壊されることを抑制できる構造の半導体装置とすることが可能となる。

また、図７に示したように、半導体チップ１０をＳｉＣで構成した場合には、アクティブ領域１１の中心からの距離が１．６１［ｍｍ］のところでせん断応力がＡｌＳｉ塑性変形点に達する。このため、アクティブ領域１１の中心からの距離が１．６１［ｍｍ］よりも離れた領域はスライド現象が発生し得る領域となるが、それよりも近い領域はスライド現象が発生し難い領域となる。

ここで、本実施形態のように、ゲートライナー１４およびその上のゲート配線層１１２をアクティブ領域１１の中心から放射状に配置した場合、図２に示すようにソース電極１１１や金属メッキ１１１ａはその間に分割されて三角形状に配置される。そして、図示しないが、アクティブ領域１１の中心から１．６１［ｍｍ］の距離の位置を仮想線で囲んだとすると、ソース電極１１１や金属メッキ１１１ａはそれよりも内側まで入り込んだ状態となる。この一点鎖線で囲んだ領域はスライド現象が発生し難い固定領域であり、その部分に入り込んでいるソース電極１１１や金属メッキ１１１ａを固定することができる。このため、この部分が楔として機能し、ソース電極１１１や金属メッキ１１１ａが固定領域よりも外側まで形成されていても、金属メッキ１１１ａがスライドし難くなるようにできる。

このように、分割されたソース電極１１１や金属メッキ１１１ａそれぞれが固定領域内に入り込んだ構造となるようにすることで、固定領域内に入り込んだ部分が楔となってスライド現象が発生することを抑制することが可能となる。

また、ゲートライナー１４をアクティブ領域１１の中心から放射方向に伸びるようにし、所定の角度間隔毎に配置した構造としている。このような構成では、アクティブ領域１１の中心から回転対称となるようにゲートライナー１４を配置できるため、ゲート信号が縦型ＭＯＳＦＥＴに到達する時間の遅延が生じないようにでき、高速スイッチングに適した構造となる。

なお、各部の材質については任意であるが、ここでは半導体チップ１０の線膨張係数Ｃ１と、金属メッキ１１１ａの線膨張係数Ｃ２と、ターミナル４０の線膨張係数Ｃ３とについて、Ｃ１＜Ｃ２＜Ｃ３の関係となるように材料選択を行っている。具体的には、半導体チップ１０をＳｉＣで構成する場合はＣ１＝３．８［１０^－６／℃］、金属メッキ１１１ａをＮｉで構成する場合はＣ２＝１２．８［１０^－６／℃］、ターミナル４０を銅で構成する場合はＣ３＝１７［１０^－６／℃］となる。したがって、Ｃ１＜Ｃ２＜Ｃ３の関係となる。このような関係とすると、線膨張係数の急激な変化が緩和され、せん断応力に起因するスライド現象の発生をより抑制することが可能となる。半導体チップ１０としては、Ｓｉを用いるのが一般的であり、勿論、Ｓｉを用いても良い。

（第２実施形態）
本実施形態は、第１実施形態に対してゲートライナー１４およびゲート配線層１１２のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図８に示すように、本実施形態では、ゲートライナー１４およびゲート配線層１１２をアクティブ領域１１の中心から放射状に配置するのに加えて、アクティブ領域１１の外周を囲むように四角形状に配置している。このように、アクティブ領域１１の外周にもゲートライナー１４およびゲート配線層１１２を配置することで、ゲート配線抵抗をより低減できる。

第１実施形態で説明したように、分割されたソース電極１１１や金属メッキ１１１ａそれぞれが固定領域内に入り込んだ構造となるようにしているため、金属メッキ１１１ａがスライドし難くなる。このため、アクティブ領域１１の外周にゲートライナー１４およびゲート配線層１１２が配置されていても、金属メッキ１１１ａがスライドしてゲート配線層１１２に接触することを抑制できる。

なお、ソース電極１１１や金属メッキ１１１ａが固定領域内に入り込んだ構造としなくても、アクティブ領域１１の外周に配置するゲートライナー１４およびゲート配線層１１２の距離をソース電極１１１や金属メッキ１１１ａから離せば良い。つまり、スライド現象が生じたとしても、そのスライドし得る距離よりもゲートライナー１４およびゲート配線層１１２とソース電極１１１や金属メッキ１１１ａとの距離を離せば、短絡が発生することを抑制できる。勿論、第１実施形態のように、アクティブ領域１１の外周を囲むようにゲートライナー１４を備えない構造とすれば、この部分での短絡を確実に抑制できる。このため、ゲート配線抵抗の低減の視点からは本実施形態の構造の方が有利であるが、短絡抑制の観点からは第１実施形態の構造の方が有利である。

（第３実施形態）
本実施形態は、第２実施形態に対してゲートライナー１４およびゲート配線層１１２とソース電極１１１や金属メッキ１１１ａのレイアウトを変更したものである。その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。

図９に示すように、本実施形態では、ゲートライナー１４およびゲート配線層１１２をアクティブ領域１１の中心に対して放射状に配置しているものの、中心位置にはゲートライナー１４およびゲート配線層１１２を配置していない。このため、ゲートライナー１４およびゲート配線層１１２は、アクティブ領域１１の外周に配置した部分を通じて互いに繋がった状態となっている。

そして、アクティブ領域１１の中心には、各ゲートライナー１４およびゲート配線層１１２の間に配置されたソース電極１１１や金属メッキ１１１ａを繋ぐために、ソース電極１１１や金属メッキ１１１ａの繋ぎ部１１１ｂを備えている。ここでは、繋ぎ部１１１ｂを円形状としており、その外縁部にソース電極１１１や金属メッキ１１１ａのうちの三角形状の部分が繋げられている。

このように、ソース電極１１１や金属メッキ１１１ａに繋ぎ部１１１ｂを備えると、すべてのソース電極１１１や金属メッキ１１１ａを繋ぐことができる。そして、繋ぎ部１１１ｂがアクティブ領域１１の中心位置に配置されていることから、繋ぎ部１１１ｂが楔となって、ソース電極１１１や金属メッキ１１１ａのうちの三角形状の部分がスライドすることを更に抑制することが可能となる。

（第３実施形態の変形例）
図１０に示すように、アクティブ領域１１の中心に対して放射状に配置したげゲートライナー１４およびゲート配線層１１２について、本数を増やすこともできる。その場合でも、アクティブ領域１１の外周において、すべてのゲートライナー１４およびゲート配線層１１２を繋ぐことができる。このような構成においても、繋ぎ部１１１ｂを中心として、ソース電極１１１や金属メッキ１１１ａのうち各ゲートライナー１４およびゲート配線層１１２の間に配置される部分が繋がるようにすれば、第３実施形態と同様の効果が得られる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

（１）例えば、上記各実施形態では、アクティブ領域１１内に備えられる半導体素子として縦型ＭＯＳＦＥＴを例に挙げている。しかしながら、これは一例を示したに過ぎず、ゲート電極が備えられるような縦型のＭＯＳ構造の半導体素子、例えば縦型ＩＧＢＴなどあっても良いし、複数種類の素子が組み合わせて備えられたものであっても良い。

（２）また、半導体チップ１０の形状を四角形状としているが、他の多角形状などとしても良い。例えば、図１１Ａおよび図１１Ｂに示すように、半導体チップ１０を六角形としたり、図１２Ａおよび図１２Ｂに示すように、半導体チップ１０を八角形としても良い。これらの構造とする場合でも、ゲートライナー１４およびゲート配線層１１２のレイアウトや、ソース電極１１１や金属メッキ１１１ａのレイアウトについて、第１～第３実施形態およびその変形例に示した構造を適用できる。また、ゲートライナー１４を配置する角度間隔もゲートライナー１４を４本とした場合には４５°としたが、その本数に応じて所定の角度間隔毎に配置されるようにすれば良い。また、必ずしも所定の角度間隔毎でなくても良く、隣り合うゲートライナー１４が異なる角度間隔で配置されていても良い。

ターミナル４０やヒートシンク２０、３０といった銅などで構成された金属板によって半導体チップ１０が挟まれた場合、半導体チップ１０の角部が最大応力点となる。したがって、応力分散の観点からは中央からの距離が等間隔である円形チップが理想的構造となるが、チップ加工の観点からは円形チップは難しい。応力分散の観点からは四角形よりも角数が多い多角形状が良く、チップ加工の観点からは四角形状、六角形状が好ましい。このことから、応力分散の観点およびチップ加工の観点の双方から、六角形状が好ましい。

（３）また、ゲートライナー１４およびゲート配線層１１２の配置については、上記各実施形態で説明したとおりであるが、ゲート電極１０９のレイアウトについては任意である。すなわち、上記実施形態では、図２の紙面左右方向にトレンチゲート構造が延設された構造とされているが、半導体チップ１０の各辺に対して斜めにトレンチゲート構造を延設しても良い。

（４）また、上記実施形態では、半導体チップ１０を構成する材料としてＳｉＣを用いる場合を例に挙げたが、ＳｉやＧａＮなどの他の半導体材料が用いられていても良い。ただし、その場合には、使用される半導体材料に応じて、スライド現象が発生し難い範囲が異なってくる。このため、半導体材料毎にスライド現象が発生し難い範囲を固定範囲として求め、その固定範囲内に一部が含まれるようにソース電極１１１や金属メッキ１１１ａを配置するのが好ましい。

例えば、図１３に、半導体材料としてＳｉを用いた場合のアクティブ領域１１の中心からの距離［ｍｍ］と発生したせん断応力［ＭＰａ］との関係を調べた結果を示す。比較例として、図１３中に、図７に示したＳｉＣを用いた場合の４分割モデルの結果についても示す。この図に示されるように、半導体材料としてＳｉを用いる場合には、アクティブ領域１１の中心から２．４８［ｍｍ］離れた位置になるとＡｌＳｉ塑性変形点となる４．６［ＭＰａ］を超える。このため、アクティブ領域１１の中心から半径２．４８［ｍｍ］の範囲を固定領域として、この固定領域内に入り込むようにソース電極１１１や金属メッキ１１１ａを配置することで、金属メッキ１１１ａがスライドし難くなるようにできる。

１０ 半導体チップ
１１ アクティブ領域
１４ ゲートライナー
４０ ターミナル
５０ 接合材
１０９ ゲート電極
１１１ ソース電極
１１１ａ 金属メッキ
１１２ ゲート配線層
１１３ ドレイン電極

Claims (7)

1. 板状の半導体チップ（１０）におけるアクティブ領域（１１）に、ゲート電極（１０９）を有するＭＯＳ構造の半導体素子が形成された半導体装置であって、
   前記アクティブ領域内において、前記半導体チップの一面側に、前記半導体素子の表面電極（１１１）が備えられていると共に、該表面電極の間において前記アクティブ領域の中心に対して複数本が放射状に伸び、前記ゲート電極に接続されるゲートライナー（１４）が備えられ、かつ、前記ゲートライナーの上には該ゲートライナーに接続されたゲート配線層（１１２）が備えられており、
   前記半導体チップの他面側に、前記半導体素子の裏面電極（１１３）が備えられ、
   前記アクティブ領域の中心において、前記ゲートライナーの間に位置している前記表面電極を繋げる繋ぎ部（１１１ｂ）が備えられ、
   前記ゲートライナーは、前記繋ぎ部よりも前記アクティブ領域の中心から離れた位置において、前記アクティブ領域の中心に対して、隣り合う該ゲートライナーが所定の角度間隔毎に配置されている、半導体装置。
2. 板状の半導体チップ（１０）におけるアクティブ領域（１１）に、ゲート電極（１０９）を有するＭＯＳ構造の半導体素子が形成された半導体装置であって、
   前記アクティブ領域内において、前記半導体チップの一面側に、前記半導体素子の表面電極（１１１）が備えられていると共に、該表面電極の間において前記アクティブ領域の中心に対して複数本が放射状に伸び、前記ゲート電極に接続されるゲートライナー（１４）が備えられ、かつ、前記ゲートライナーの上には該ゲートライナーに接続されたゲート配線層（１１２）が備えられており、
   前記半導体チップの他面側に、前記半導体素子の裏面電極（１１３）が備えられ、
   前記アクティブ領域の中心において前記ゲートライナーおよび前記ゲート配線層が３本または４本交差して配置されることによって前記アクティブ領域の中心に対して複数本が放射状に伸びており、
   前記表面電極が前記ゲートライナーおよび前記ゲート配線層の間に分割されて三角形状に配置されている、半導体装置。
3. 前記ゲートライナーは、前記アクティブ領域の中心に対して、隣り合う該ゲートライナーが所定の角度間隔毎に配置されている、請求項２に記載の半導体装置。
4. 前記半導体チップは１辺が４ｍｍ以上とされており、
   前記半導体チップの前記一面側において、前記表面電極の表面に金属メッキ（１１１ａ）が形成されていると共に、該金属メッキの周囲を囲みつつ該半導体チップの一面側を覆うパッシベーション膜（１１４）が形成され、
   前記金属メッキを介して前記表面電極に対してターミナル（４０）が接合されたパワーカードを構成する、請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記半導体チップの線膨張係数Ｃ１と、前記金属メッキの線膨張係数Ｃ２と、前記ターミナルの線膨張係数Ｃ３とについて、Ｃ１＜Ｃ２＜Ｃ３の関係とされている、請求項４に記載の半導体装置。
6. 前記半導体チップは多角形で構成されている、請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記半導体チップは炭化珪素で構成されている、請求項１ないし６のいずれか１つに記載の半導体装置。

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