JPH09153571A - 半導体装置 - Google Patents

半導体装置

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JPH09153571A
JPH09153571A JP7312556A JP31255695A JPH09153571A JP H09153571 A JPH09153571 A JP H09153571A JP 7312556 A JP7312556 A JP 7312556A JP 31255695 A JP31255695 A JP 31255695A JP H09153571 A JPH09153571 A JP H09153571A
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sealing resin
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聡 平川
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Abstract

(57)【要約】 【課題】 封止樹脂とヒートシンクとの密着性を維持し
つつ放熱効率を改善する。 【解決手段】 ヒートシンク５１の上主面には複数の溝
２１が形成されている。このため、上主面に対向して設
けられるリードフレームとヒートシンク５１との間を充
填する封止樹脂と、ヒートシンク５１との間の密着性が
高い。これらの溝２１は、上主面を二分する位置に帯状
に延びる中央領域２２の両側に形成されている。そし
て、発熱をともなうパワー半導体素子は中央領域２２の
上方に配置され、パワー半導体素子を制御する制御用半
導体素子は、溝２１が形成される領域の上方に配置され
る。このため、パワー半導体素子で発生する損失熱がヒ
ートシンク５１へと放散される経路に介在する熱抵抗が
低く抑えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、リードフレーム
とその上に搭載されたパワー半導体素子と放熱用のヒー
トシンクとが、樹脂で封止された構造の半導体装置に関
し、特に、ヒートシンクと樹脂との間の密着性を保ちつ
つ放熱効率を高めるための改良に関する。
【０００２】
【従来の技術】図１３は、この発明の背景となる従来の
半導体装置の内部構成を示す正面断面図である。この装
置１５０では、パワー半導体素子としてのＩＧＢＴ素子
１１、および、ＩＧＢＴ素子１１の動作を制御する制御
用半導体素子１６が、銅製のリードフレーム３の素子載
置面に固着されている。また、リードフレーム３の素子
載置面とは反対側の主面には、アルミニウム製のヒート
シンク５０が対向している。
【０００３】そして、リードフレーム３の素子載置面に
搭載される各種の素子を含めて、リードフレーム３とヒ
ートシンク５０は、電気絶縁性の封止樹脂２によって封
止されている。そのことによって、ヒートシンク５０と
リードフレーム３とが固定的に連結されるとともに、リ
ードフレーム３およびその上に搭載される各種の素子
が、外部の水分等から保護されている。
【０００４】リードフレーム３とヒートシンク５０の間
には、わずかに間隙が設けられており、この間隙には封
止樹脂２が充填されている。このことによって、リード
フレーム３とヒートシンク５０との間に、高い電気的絶
縁性と、良好な熱伝導性とが保たれている。また、ヒー
トシンク５０の底面は外部へ露出しており、この露出面
に外部の放熱フィン等が接続されることによって、ＩＧ
ＢＴ素子１１で発生した損失熱が、ヒートシンク５０を
通じて外部へと放散される。
【０００５】図１４はヒートシンク５０の全体斜視図で
ある。ヒートシンク５０の上主面すなわちリードフレー
ム３へ対向する主面には、互いに平行な複数の溝２０
が、上主面の略全面にわたって、一端から他端へと横断
するように形成されている。この溝２０は、封止樹脂２
とヒートシンク５０との間の密着性を高めるとともに、
装置１５０を製造する際の封止樹脂２を充填する工程に
おいて、封止樹脂２の流動性を高める役割を果たしてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
装置１５０では、ヒートシンク５０の上主面に溝２０が
設けられているために、ＩＧＢＴ素子１１とヒートシン
ク５０の間には、溝２０の深さに相当する分だけ、封止
樹脂２が余分に厚く介在する。そして、このことが、Ｉ
ＧＢＴ素子１１で発生した損失熱がヒートシンク５０へ
と向かう経路に介在する熱抵抗を高める要因となってい
た。すなわち、従来の装置１５０では、封止樹脂２とヒ
ートシンク５０との間の密着性の向上、および、封止樹
脂２の流動性の向上のために、損失熱の放熱効率が犠牲
となっていた。
【０００７】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、ヒートシンク
と封止樹脂との密着性および封止樹脂の流動性を損なう
ことなく、損失熱の放熱効率が改善された半導体装置を
提供することを目的とする。
【０００８】
【課題を解決するための手段】第１の発明の装置は、一
方主面と他方主面とを有する板状の電気良導性のリード
フレームと、前記一方主面の上に固定されたパワー半導
体素子と、一主面を有し、この一主面が前記他方主面に
間隙をもって対向するように設けられた熱良導性のヒー
トシンクと、前記間隙を充填することによって前記リー
ドフレームと前記ヒートシンクとを互いに電気的絶縁を
保って結合するとともに、前記パワー半導体素子を封止
する、電気絶縁性の封止樹脂と、を備える半導体装置に
おいて、前記ヒートシンクの前記一主面内に、第１領域
と残余の領域である第２領域とが規定され、前記第１領
域はその全領域にわたって平坦であり、前記第２領域に
は溝が形成されており、前記パワー半導体素子は、前記
一方主面上の前記第１領域を覆う領域内、すなわち前記
一方主面上の前記第１領域の上方に位置する領域内に、
選択的に配置されていることを特徴とする。
【０００９】第２の発明の装置は、第１の発明の半導体
装置において、前記パワー半導体素子を制御する制御用
半導体素子を、さらに備え、当該制御用半導体素子が、
前記一方主面上の前記第２領域を覆う領域内、すなわち
前記一方主面上の前記第２領域の上方に位置する領域内
に、選択的に固定されており、前記封止樹脂は、前記制
御用半導体素子をも封止していることを特徴とする。
【００１０】第３の発明の装置は、第１または第２の発
明の半導体装置において、前記溝が、複数の単位溝に分
離されていることを特徴とする。
【００１１】第４の発明の装置は、第３の発明の半導体
装置において、前記複数の単位溝のすべてが一方向に延
在することを特徴とする。
【００１２】第５の発明の装置は、第４の発明の半導体
装置において、前記複数の単位溝の各々の少なくとも一
端が、前記ヒートシンクの前記一主面の端縁にまで達し
ていることを特徴とする。
【００１３】第６の発明の装置は、第５の発明の半導体
装置において、前記第１領域は、前記ヒートシンクの前
記一主面を二分する位置に帯状に規定されており、前記
第２領域は、帯状の前記第１領域の両側に分割して規定
されており、前記複数の単位溝は、分割された前記第２
領域の双方に分配されており、前記一方向は、帯状の前
記第１領域の長手方向に直交する方向であることを特徴
とする。
【００１４】第７の発明の装置は、第６の発明の半導体
装置において、前記複数の単位溝の各々の前記第１領域
側の端部が、当該第１領域の表面と前記各々の底面とを
滑らかに接続する面で形成されていることを特徴とす
る。
【００１５】第８の発明の装置は、第１または第２の発
明の半導体装置において、前記溝の横断面形状が、略矩
形であることを特徴とする。
【００１６】第９の発明の装置は、第１または第２の発
明の半導体装置において、前記溝の横断面形状が「Ｖ
字」型であることを特徴とする。
【００１７】
【発明の実施の形態】
＜１．実施の形態１＞はじめに実施の形態１の半導体装
置について説明する。
【００１８】＜1-1.回路構成＞図２は実施の形態１の半
導体装置の回路構成を示す回路図である。この装置１０
１は、負荷への電力の供給を担う主電流の流れを変調制
御するパワー半導体素子を有する電力回路１０と、この
パワー半導体素子の動作を制御する制御回路１５とを備
えている。
【００１９】電力回路１０は、パワー半導体素子として
のＩＧＢＴ素子１１に加えて、フリーホイールダイオー
ド１２とを備えている。ＩＧＢＴ素子１１は、コレクタ
電極Ｃからエミッタ電極Ｅへと流れる主電流を、ゲート
電極Ｇに入力されるゲート電圧信号に応答して導通およ
び遮断する（すなわちスイッチングする）。この主電流
は、コレクタ電極Ｃおよびエミッタ電極Ｅに接続された
外部端子５を通じて、外部の負荷へと供給される。ＩＧ
ＢＴ素子１１に逆並列に接続されるフリーホイールダイ
オード１２は、ＩＧＢＴ素子１１への過大な逆電圧の印
加を防止する役割を担っている。
【００２０】電力回路１０に複数の配線１４を通じて結
合した制御回路１５には、ＩＧＢＴ素子１１の制御にお
いて中心的役割を果たす集積回路素子としての制御用半
導体素子１６の他に、これに付随する抵抗素子１７、お
よび、容量素子１８などが備わっている。そして、これ
らの素子は駆動回路と保護回路とを構成している。駆動
回路は、複数の外部端子６の一つに入力された制御信号
に応答して、ゲート電極Ｇへゲート電圧信号を送出する
制御回路内の回路部分である。保護回路は、ＩＧＢＴ素
子１１の動作環境を監視し、異常発生時のＩＧＢＴ素子
１１の損傷を防止する回路部分である。
【００２１】図２に例示する保護回路は、一つには、コ
レクタ電極Ｃとエミッタ電極Ｅとの間の電圧、すなわち
コレクタ・エミッタ間電圧をモニタし、この電圧が所定
の基準値を超えて過大になったときに、外部からの制御
信号とは無関係に、ＩＧＢＴ素子１１を遮断すべくゲー
ト電極Ｇを駆動する。この保護回路は、さらに、ＩＧＢ
Ｔ素子１１を流れる主電流に比例してセンス電極Ｓを流
れる微弱な電流、すなわちセンス電流をモニタすること
によって、主電流が所定の基準値を超えて過大になった
ときに、外部からの制御信号とは無関係に、ＩＧＢＴ素
子１１を遮断すべくゲート電極Ｇを駆動する。
【００２２】また、図２の保護回路は、過電圧あるいは
過電流が発生したときに、異常の発生を報知する信号を
外部端子６を通じて外部へと送出する。このように、保
護回路は、例えば過電圧あるいは過電流などの異常に起
因する損傷から、ＩＧＢＴ素子１１を保護する役割を担
っている。
【００２３】＜1-2.全体構成＞図３は、装置１０１の正
面断面図である。図３に示すように、装置１０１では、
銅などの電気良導性の金属から実質的に成る板状のリー
ドフレーム３の上の複数の部位に、制御回路１５および
電力回路１０に含まれる各種の素子がハンダ付けされて
いる。図３には、これらの素子の中のＩＧＢＴ素子１１
および制御用半導体素子１６が代表として描かれてい
る。また、これらの素子は、図３に例示するように、好
ましくはベアチップ素子として構成される。
【００２４】そして、ＩＧＢＴ素子１１とリードフレー
ム３の他の部位との間が、例えばアルミニウム製のボン
ディングワイヤ１３によって電気的に接続されている。
同様に、制御用半導体素子１６とリードフレーム３のさ
らに別の部位との間が、例えば金製のボンディングワイ
ヤ１９によって電気的に接続されている。リードフレー
ム３は、配線１４を含む制御回路１５および電力回路１
０の配線パターン４を構成するとともに、外部端子６お
よび外部端子５をも構成している。
【００２５】各種の素子が搭載されるリードフレーム３
の上主面（素子載置面）とは反対側の下主面に対向する
ように、例えばアルミニウムあるいは銅などの熱良導性
の金属から実質的に成る板状のヒートシンク５１が設け
られている。そして、電気絶縁性でしかも熱良導性の封
止樹脂２によって、リードフレーム３の配線パターン４
の部分、配線パターン４の上に搭載される各種素子、お
よび、ヒートシンク５１が封止されている。
【００２６】リードフレーム３とヒートシンク５１の間
には、わずかに間隙が設けられており、この間隙には封
止樹脂２が充填されている。この間隙に充填された封止
樹脂２は、リードフレーム３とヒートシンク５１との間
を電気的に絶縁するとともに、ＩＧＢＴ素子１１で発生
する損失熱を、リードフレーム３からヒートシンク５１
へと良好に伝える役割を果たしている。封止樹脂２は、
さらに、リードフレーム３とヒートシンク５１とを固定
的に結合するとともに、配線パターン４およびその上の
各種素子を、外部の湿気その他から保護する機能をも果
たしている。
【００２７】図４は、装置１０１の底面図である。上述
した図３は、この図４におけるＡ−Ａ切断線に沿った断
面図に相当する。図４に示すように、封止樹脂２の側壁
から外部端子５および外部端子６が外部へ突出するとと
もに、底面にはヒートシンク５１の下主面、すなわちリ
ードフレーム３へ対向する上主面とは反対側の主面が、
露出している。
【００２８】装置１０１の通常の使用形態では、ヒート
シンク５１の露出面すなわち下主面との熱的接触を保つ
ように、外部の放熱フィン等（図示を略する）が、装置
１０１へと接続される。そうすることによって、ＩＧＢ
Ｔ素子１１で発生した損失熱が、ヒートシンク５１を通
じて外部へと効率よく放散される。なお、放熱フィン等
の接続をネジを用いて容易に行うことを可能とするため
に、封止樹脂２には一対の貫通孔９９が設けられてい
る。
【００２９】＜1-3.ヒートシンクと素子の配置＞図１は
ヒートシンク５１の斜視図である。また図５は、図１の
Ｂ−Ｂ切断線に沿ったヒートシンク５１の断面図であ
る。これらの図に示すように、ヒートシンク５１の上主
面には、互いに平行な複数の溝２１が形成されている。
しかも、これらの溝２１は、ヒートシンク５１の上主面
を二分する位置に一端から他端へと帯状に延びる中央領
域２２の両側に選択的に形成されており、この点が、従
来装置１５１のヒートシンク５０とは特徴的に異なって
いる。特に、すべての溝２１が、帯状の中央領域２２の
長手方向とは直交する一方向に延びるように形成されて
いる。
【００３０】リードフレーム３の素子載置面に搭載され
る各種素子は、溝２１が占める領域および中央領域２２
と相関関係を持つように配置されている。図６は、この
ことを示す素子配置図であり、各種素子とヒートシンク
５１とを重ねて示している。なお、図６に例示するよう
に、装置１０１では、電力回路１０と制御回路１５との
組を複数組（図６の例では６組）備えている。
【００３１】図６に示すように、電力回路１０を構成す
るＩＧＢＴ素子１１およびフリーホイールダイオード１
２、すなわち発熱をともなう素子は、中央領域２２の上
方に配置されている。一方、制御回路１５を構成する各
素子、すなわち発熱をほとんどともなわない素子は、溝
２１が配列する両側領域２３の上に配置されている。図
６には、制御回路１５を構成する素子を代表して、制御
用半導体素子１６が描かれている。
【００３２】両側領域２３には溝２１が配設されるの
で、リードフレーム３と両側領域２３との間には、溝２
１の深さ分だけ余分に封止樹脂２が介在する。このた
め、リードフレーム３と両側領域２３との間の熱抵抗
は、従来装置１５０におけると同様に高くなっている。
しかしながら、中央領域２２には溝２１が形成されない
ので、リードフレーム３と中央領域２２との間の熱抵抗
は十分に低い。
【００３３】装置１０１では、発熱をともなう素子と、
発熱をほとんどともなわない素子とが、溝２１が形成さ
れない中央領域２２と溝２１が形成される両側領域２３
とに、それぞれ分けて配置されている。このため、ＩＧ
ＢＴ素子１１などの発熱をともなう素子から発生する損
失熱の放熱効率が、従来の装置１５０に比べて飛躍的に
向上する。特に、発熱をともなう素子が配置される中央
領域２２が、ヒートシンク５１の上主面を二分する中心
部に位置するので、損失熱がヒートシンク５１の全体に
広く拡散し易く、このことも、放熱効率の向上に寄与し
ている。
【００３４】しかも、ＩＧＢＴ素子１１等の発熱をとも
なう素子が占める領域は、ヒートシンク５１の上主面全
体に比べると十分に狭いので、溝２１が配設される領域
は、従来の装置１５０に比べて狭い領域２３に制限され
るとはいえ、ヒートシンク５１の上主面の大半を占める
領域にわたって形成される。このため、封止樹脂２とヒ
ートシンク５１の間の密着性は、従来装置１５０に比べ
て遜色がない。すなわち、この実施の形態の装置１０１
では、封止樹脂２とヒートシンク５１の間の密着性を維
持しつつ、放熱効率の改善が達成されている。
【００３５】さらに、中央領域２２において、溝２１が
形成されないので、上主面の略全面にわたって溝が形成
される従来装置のヒートシンク５０に比べて、ヒートシ
ンク５１は機械的強度に優れるという利点も得られる。
【００３６】＜1-4.溝の形状＞つぎに、溝２１の断面形
状について説明する。図７は、図１におけるＣ−Ｃ切断
線に沿ったヒートシンク５１の断面図であり、溝２１の
横断面形状を示している。この図７に示すように、装置
１０１のヒートシンク５１では、溝２１の横断面形状は
矩形である。このため、封止樹脂２とヒートシンク５１
との間の密着性が特に優れている。また、溝２１の横断
面形状が矩形である代わりに、「Ｕ字型」であるなど、
略矩形であっても、相応の効果が得られる。
【００３７】また、すべての溝２１が、それらの一端が
ヒートシンク５１の上主面の端縁にまで達するように形
成され、しかも、中央領域２２の長手方向に直交する一
方向に延在するように形成されているために、装置１０
１を製造する際の封止樹脂２を封止する工程において、
封止樹脂２の流動性も良好であるという利点が得られ
る。図８は、このことを示す工程図である。
【００３８】封止樹脂２の封止は、通常において、２段
階に分けて行われる。図８は第２段階の封止工程を示し
ている。この第２段階の封止工程では、第１の封止樹脂
４０によってリードフレーム３とその上の各種素子の封
止が完了した装置を、さらに第２の封止樹脂４１で封止
する。そして、空洞３５を有する上金型３４と空洞３２
を有する下金型３１とを用いて、この第２段階の封止が
実行される。
【００３９】このとき、ヒートシンク５１は空洞３２の
底面の上に置かれる。そして、注入経路３３を通じて液
状の封止樹脂４１を注入し、加熱硬化させることによっ
て、封止樹脂４１による封止が完了する。封止樹脂４１
は、リードフレーム３とヒートシンク５１との間の間隙
を充填し、それらを互いに結合するだけでなく、好まし
くは、図８に例示するように、封止樹脂４０の表面をも
覆うように封止が行われる。そうすることによって、封
止樹脂４０と封止樹脂４１との接続部の剥がれ、あるい
は接続部から内部への水分等の侵入を防止している。
【００４０】図８に示すように、封止樹脂４１を注入す
る過程で、封止樹脂４１はリードフレーム３の下主面と
ヒートシンク５１の上主面との間の狭い間隙を流れてゆ
く。ヒートシンク５１の上主面には複数の溝２１が形成
されており、しかも、これらの溝はすべて一方向に沿う
ように形成されているので、通常は一箇所に設けられる
注入経路の開口部が溝２１の長手方向（上記した一方
向）に向かうように、封止対象としての装置の方向を設
定することによって、間隙を流れる封止樹脂４１の流れ
を円滑化することができる。
【００４１】特に、溝２１が帯状の中央領域２２の長手
方向に直交する方向に形成されているので、溝２１を流
れる封止樹脂４１が、中央領域２２とリードフレーム３
との間の間隙を流れる。このため、間隔が最も狭い中央
領域２２とリードフレーム３との間において、流動性が
良好であるという利点が得られる。このように、ヒート
シンク５１とリードフレーム３との間の間隙における封
止樹脂４１の流動性が良好であるために、この間隙に空
洞が発生し難く、所定の耐圧が安定的に得られる。すな
わち、装置の信頼性が高いという利点が得られる。
【００４２】以上のように、装置１０１では、ヒートシ
ンク５１と封止樹脂２（４１）の間の密着性に加えて、
封止工程における封止樹脂２（４１）の流動性をも高く
保ちつつ、放熱特性を向上させることができるという利
点がある。
【００４３】なお、第２の封止樹脂４１は、リードフレ
ーム３とヒートシンク５１との間の間隙を充填するもの
であるために、封止樹脂４１の材料には、封止樹脂４０
に比べて熱伝導性が特に優れた材料、例えば窒化珪素の
フィラーが混入されたエポキシ樹脂が選択される。これ
に対して、封止樹脂４０には、比較的安価な通常のエポ
キシ樹脂などが使用される。
【００４４】このように、封止を２段階で行うことによ
って、高価な樹脂の使用量が節減され、製造コストが削
減される。また、第１の封止樹脂４０によって、リード
フレーム３に剛性があらかじめ付与されるので、封止樹
脂４１が充填されるリードフレーム３とヒートシンク５
１との間の間隙の精密な調整が容易化される。実施の形
態１の装置１０１は、この２段階封止による製造に特に
適している。
【００４５】なお、以上の説明では、ヒートシンク５１
の上主面の中で、溝２１が形成されない帯状の領域が、
図１に例示したように、中央領域２２として上主面を二
分する位置に設けられていた。しかしながら、この帯状
の領域が、二分する位置からずれていてもよい。ただ
し、帯状の領域にＩＧＢＴ素子１１等の発熱をともなう
素子が配置され、溝が形成される領域に、それ以外の素
子が配置されていることが必要である。例えば、ヒート
シンク５１の上主面を二分する境界線の一方側にのみ溝
２１が形成され、他方側には形成されないという形態も
有り得る。
【００４６】装置をこのように構成しても、放熱効率を
高く保ちつつ、ヒートシンク５１と封止樹脂２との間の
密着性を高くし、しかも、封止工程における封止樹脂２
（４１）の流動性をも高くすることができる。また、ヒ
ートシンク５１の機械的強度も、相応に高いものとな
る。
【００４７】＜２．実施の形態２＞つぎに、ヒートシン
クに形成される溝の形状の様々な例について説明する。
図９の正面断面図に示すヒートシンク５２では、中央領
域２２を挟む両側領域２３に形成される溝２４の中央領
域２２側の端部が、中央領域２２の表面と鈍角をなす斜
面で形成されている。このため、封止樹脂４１を封止す
る工程（図８）で、ヒートシンク５２の上主面を流れる
封止樹脂４１の流動性が一層向上する。
【００４８】図１０の正面断面図に示すヒートシンク５
３では、両側領域２３に形成される溝２５の中央領域２
２側の端部が凹曲面で形成されている。このため、ヒー
トシンク５２と同様に、封止樹脂４１を封止する工程
で、ヒートシンク５３の上主面を流れる封止樹脂４１の
流動性が一層向上する。
【００４９】これらの例から解るように、一般に、溝の
中央領域２２側の端部が、中央領域２２の表面と溝の底
面とを滑らかに接続する形状のものであれば、ヒートシ
ンク５２，５３におけると同様に、ヒートシンクの上主
面を流れる封止樹脂４１に高い流動性が付与される。
【００５０】図１１の側面断面図に示すヒートシンク５
４では、両側領域２３に形成される溝２６の横断面形状
は、「Ｖ字」状である。このため、プレス加工によって
溝２６を形成する工程が、特に容易であるという利点が
得られる。
【００５１】＜３．実施の形態３＞図１２は、実施の形
態３の半導体装置におけるヒートシンクの平面図であ
り、各種素子とヒートシンクとを重ねて示している。ま
た、図１２に例示される装置では、電力回路１０と制御
回路１５との組が２組備わっている。この装置のヒート
シンク５５では、ヒートシンク５１等と同様に、複数の
溝２７が一方向に沿うように形成され、しかも、それら
の少なくとも一端はヒートシンク５５の上主面の端縁に
まで達している。したがって、ヒートシンク５１等と同
様に、封止樹脂の良好な流動性が得られる。
【００５２】図１２に示すように、この半導体装置で
は、電力回路１０を構成するＩＧＢＴ素子１１およびフ
リーホイールダイオード１２は、ヒートシンク５５の上
主面を二分する中央領域から外れた位置に配置されてい
る。そして、溝２７は、これらの発熱をともなう素子が
配置される領域には形成されず、その他の領域に選択的
に形成されている。そして、制御用半導体素子１６など
の制御回路１５を構成する素子は、溝２７が形成される
領域に配置されている。
【００５３】このようにヒートシンク５５が構成されて
も、実施の形態１の装置等と同様に、ヒートシンク５５
と封止樹脂２の間の密着性を維持したまま、放熱効率が
改善されるという効果が得られる。すなわち、この実施
の形態で例示するように、溝が、ヒートシンクの上主面
を二分する中央領域２２を挟む両側領域２３（図６）に
形成されていなくても、一般に、ヒートシンクの上主面
内の発熱をともなう素子が配置されない領域に選択的に
形成されておれば、封止樹脂の密着性と放熱効率とを両
立的に改善する効果が得られる。
【００５４】＜４．変形例＞ (1) 以上の各実施の形態では、電力回路１０と制御回路
１５との組を複数組備えた半導体装置を例示したが、言
うまでもなく、１組のみを備える装置に対しても同様に
実施可能であり、同様の効果を奏する。
【００５５】(2) 以上の各実施の形態では、制御回路１
５が駆動回路と保護回路とを構成する好ましい例を取り
上げたが、一般には、制御回路１５に備わる制御用半導
体素子１６などの各素子が駆動回路のみを構成するもの
であってもよい。この場合には、図２の回路図におい
て、ＩＧＢＴ素子１１にはセンス電極Ｓが不要となる。
また、複数の配線１４の中で、コレクタ電極Ｃおよびセ
ンス電極Ｓと制御回路１５とを結合する配線は不要とな
る。さらに、外部端子６の中で、一部は不要となる。
【００５６】制御回路１５が駆動回路のみを構成する半
導体装置においても、ヒートシンクの上主面内の溝が形
成される領域に、制御用半導体素子１６等の制御回路１
５に備わる素子を配置し、溝が形成されない領域にＩＧ
ＢＴ素子１１等を配置することによって、同様の効果が
得られることは言うまでもない。
【００５７】(3) 制御回路１５の中で比較的大きな面積
を占めるのが制御用半導体素子１６であり、他方の電力
回路１０の中で、損失熱の主要な発生源はＩＧＢＴ素子
１１である。このことから、例えば実施の形態１の装置
において、ＩＧＢＴ素子１１を中央領域２２に配置し、
制御用半導体素子１６を両側領域２３に配置し、フリー
ホイールダイオード１２、抵抗素子１７等の残余の回路
素子を、いずれかの領域に任意に配置するように構成し
てもよい。半導体装置をこのように構成しても、略同等
の効果が得られる。
【００５８】(4) さらに一般に、電力回路１０のみが備
わり、制御回路１５が存在しない半導体装置についても
実施が可能である。さらに、回路素子としてＩＧＢＴ素
子１１などのパワー半導体素子のみが備わる半導体装置
にも実施可能である。これらの装置においても、ヒート
シンクの上主面内の発熱をともなうパワー半導体素子が
配置される領域を除く領域に、選択的に溝を形成するこ
とによって、同様の効果が得られる。
【００５９】
【発明の効果】第１の発明の装置では、ヒートシンクの
一主面内の平坦な領域である第１領域の上方に、パワー
半導体素子が配置されているので、パワー半導体素子で
発生する損失熱がヒートシンクへと効率よく伝達され
る。また、ヒートシンクの一主面の一部領域である第２
領域に溝が形成されているので、ヒートシンクと封止樹
脂との間の密着性が良好である。すなわち、密着性を維
持しつつ高い放熱特性が得られる。
【００６０】第２の発明の装置では、パワー半導体素子
を制御する制御用半導体素子が備わるので、装置の取扱
いが容易である。また、パワー半導体素子と制御用半導
体素子とが、第１領域の上方と第２領域の上方とにそれ
ぞれ分けて配置されているので、パワー半導体素子の損
失熱の放熱効率を損なうことなく第１領域の面積を節減
し、溝が形成される第２領域を最大限に広くすることが
できる。
【００６１】第３の発明の装置では、溝が複数の単位溝
に分離されている。言い替えると、第２領域に複数本の
溝（単位溝）が形成されているので、封止樹脂とヒート
シンクとの間の密着性がさらに良好である。
【００６２】第４の発明の装置では、複数の単位溝のす
べてが一方向に延在しているので、樹脂を封止する工程
における、リードフレームとヒートシンクとの間の間隙
を流れる樹脂の流動性が良好である。
【００６３】第５の発明の装置では、複数の単位溝の各
々の少なくとも一端が、ヒートシンクの一主面の端縁に
まで達しているので、樹脂を封止する工程における、リ
ードフレームとヒートシンクとの間の間隙を流れる樹脂
の流動性が、さらに良好である。
【００６４】第６の発明の装置では、第１領域がヒート
シンクの一主面を二分する位置に帯状に規定されるの
で、ヒートシンクの機械的強度が良好である。また、複
数の単位溝が、帯状の第１領域の両側のそれぞれに分配
されており、しかも、第１領域の長手方向に直交する方
向にそれらの単位溝が延在しているので、樹脂を封止す
る工程における、リードフレームとヒートシンクとの間
の間隙を流れる樹脂の流動性が、さらに良好である。特
に、間隔が最も狭い第１領域とリードフレームの間を樹
脂が流れ易いという効果が得られる。
【００６５】第７の発明の装置では、複数の単位溝の各
々の第１領域側の端部が、第１領域の表面と各単位溝の
底面とを滑らかに接続する面で形成されているので、樹
脂を封止する工程における、リードフレームとヒートシ
ンクとの間の間隙を流れる樹脂の流動性が、さらに良好
である。
【００６６】第８の発明の装置では、溝の横断面形状が
略矩形であるために、ヒートシンクと封止樹脂との間の
密着性が、さらに良好である。
【００６７】第９の発明の装置では、溝の横断面形状が
「Ｖ字」型であるために、プレス加工による溝の形成が
特に容易である。
【図面の簡単な説明】
【図１】 実施の形態１の装置のヒートシンクの全体斜
視図である。
【図２】 実施の形態１の装置の回路図である。
【図３】 実施の形態１の装置の正面断面図である。
【図４】 実施の形態１の装置の底面図である。
【図５】 実施の形態１の装置のヒートシンクの正面断
面図である。
【図６】 実施の形態１の装置の素子配置図である。
【図７】 実施の形態１の装置のヒートシンクの側面断
面図である。
【図８】 実施の形態１の装置の樹脂封止工程を示す工
程図である。
【図９】 実施の形態２の装置のヒートシンクの正面断
面図である。
【図１０】 実施の形態２の装置のヒートシンクの別の
例の正面断面図である。
【図１１】 実施の形態２の装置のヒートシンクのさら
に別の例の側面断面図である。
【図１２】 実施の形態３の装置のヒートシンクの平面
図である。
【図１３】 従来の装置の正面断面図である。
【図１４】 従来の装置のヒートシンクの全体斜視図で
ある。
【符号の説明】
２ 封止樹脂、３ リードフレーム、１１ ＩＧＢＴ素
子（パワー半導体素子）、１６ 制御用半導体素子、２
１ 溝、２２ 中央領域（第１領域）、２３両側領域
（第２領域）、５１，５２，５３，５４，５５ ヒート
シンク。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 一方主面と他方主面とを有する板状の電
    気良導性のリードフレームと、 前記一方主面の上に固定されたパワー半導体素子と、 一主面を有し、この一主面が前記他方主面に間隙をもっ
    て対向するように設けられた熱良導性のヒートシンク
    と、 前記間隙を充填することによって前記リードフレームと
    前記ヒートシンクとを互いに電気的絶縁を保って結合す
    るとともに、前記パワー半導体素子を封止する、電気絶
    縁性の封止樹脂と、 を備える半導体装置において、 前記ヒートシンクの前記一主面内に、第１領域と残余の
    領域である第２領域とが規定され、 前記第１領域はその全領域にわたって平坦であり、前記
    第２領域には溝が形成されており、 前記パワー半導体素子は、前記一方主面上の前記第１領
    域を覆う領域内に選択的に配置されていることを特徴と
    する半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記パワー半導体素子を制御する制御用半導体素子を、
    さらに備え、 当該制御用半導体素子が、前記一方主面上の前記第２領
    域を覆う領域内に選択的に固定されており、 前記封止樹脂は、前記制御用半導体素子をも封止してい
    ることを特徴とする半導体装置。
  3. 【請求項３】 請求項１または請求項２に記載の半導体
    装置において、 前記溝が、複数の単位溝に分離されていることを特徴と
    する半導体装置。
  4. 【請求項４】 請求項３に記載の半導体装置において、 前記複数の単位溝のすべてが一方向に延在することを特
    徴とする半導体装置。
  5. 【請求項５】 請求項４に記載の半導体装置において、 前記複数の単位溝の各々の少なくとも一端が、前記ヒー
    トシンクの前記一主面の端縁にまで達していることを特
    徴とする半導体装置。
  6. 【請求項６】 請求項５に記載の半導体装置において、 前記第１領域は、前記ヒートシンクの前記一主面を二分
    する位置に帯状に規定されており、 前記第２領域は、帯状の前記第１領域の両側に分割して
    規定されており、 前記複数の単位溝は、分割された前記第２領域の双方に
    分配されており、 前記一方向は、帯状の前記第１領域の長手方向に直交す
    る方向であることを特徴とする半導体装置。
  7. 【請求項７】 請求項６に記載の半導体装置において、 前記複数の単位溝の各々の前記第１領域側の端部が、当
    該第１領域の表面と前記各々の底面とを滑らかに接続す
    る面で形成されていることを特徴とする半導体装置。
  8. 【請求項８】 請求項１または請求項２に記載の半導体
    装置において、 前記溝の横断面形状が、略矩形であることを特徴とする
    半導体装置。
  9. 【請求項９】 請求項１または請求項２に記載の半導体
    装置において、 前記溝の横断面形状が「Ｖ字」型であることを特徴とす
    る半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008243970A (ja) * 2007-03-26 2008-10-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2009238804A (ja) * 2008-03-26 2009-10-15 Shindengen Electric Mfg Co Ltd 半導体装置
JP2010500754A (ja) * 2006-08-10 2010-01-07 ヴィシャイ ジェネラル セミコンダクター エルエルシー 放熱能力を向上させた半導体装置
JP2013008748A (ja) * 2011-06-22 2013-01-10 Denso Corp 半導体装置
JP2013161956A (ja) * 2012-02-06 2013-08-19 Mitsubishi Electric Corp 半導体装置
WO2016157394A1 (ja) * 2015-03-30 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017055146A (ja) * 2011-09-08 2017-03-16 ローム株式会社 半導体装置、半導体装置の製造方法、半導体装置の実装構造、およびパワー用半導体装置
US9892996B2 (en) 2011-09-08 2018-02-13 Rohm Co., Ltd. Semiconductor device, semiconductor device manufacturing method and semiconductor device mounting structure
WO2023203754A1 (ja) * 2022-04-22 2023-10-26 三菱電機株式会社 コンデンサユニットおよび電子機器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3062691B1 (ja) * 1999-02-26 2000-07-12 株式会社三井ハイテック 半導体装置
JP3581268B2 (ja) * 1999-03-05 2004-10-27 株式会社東芝 ヒートシンク付半導体装置およびその製造方法
US6188130B1 (en) 1999-06-14 2001-02-13 Advanced Technology Interconnect Incorporated Exposed heat spreader with seal ring
CN1331227C (zh) * 2001-01-11 2007-08-08 松下电器产业株式会社 电路板及其制造方法
JP4286465B2 (ja) 2001-02-09 2009-07-01 三菱電機株式会社 半導体装置とその製造方法
US7061080B2 (en) * 2001-06-11 2006-06-13 Fairchild Korea Semiconductor Ltd. Power module package having improved heat dissipating capability
KR100723454B1 (ko) * 2004-08-21 2007-05-30 페어차일드코리아반도체 주식회사 높은 열 방출 능력을 구비한 전력용 모듈 패키지 및 그제조방법
JP2003100986A (ja) * 2001-09-26 2003-04-04 Toshiba Corp 半導体装置
JP2004357384A (ja) * 2003-05-28 2004-12-16 Toyoda Mach Works Ltd ヒートシンクへのスイッチング素子取付構造
DE102009046172A1 (de) * 2009-10-29 2011-05-05 Robert Bosch Gmbh Kühlkörper mit verbesserter Kühleffizienz, mit Kühlkörper ausgestattete Schaltung und Herstellungsverfahren hierfür
US9030003B2 (en) 2011-04-05 2015-05-12 Panasonic Intellectual Property Management Co., Ltd. Encapsulated semiconductor device and method for manufacturing the same
US11107746B2 (en) * 2016-02-09 2021-08-31 Mitsubishi Electric Corporation Power semiconductor apparatus and manufacturing method therefor
JP7134131B2 (ja) * 2019-04-26 2022-09-09 三菱電機株式会社 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56147453A (en) * 1980-04-17 1981-11-16 Nec Corp Semiconductor device
US4451973A (en) * 1981-04-28 1984-06-05 Matsushita Electronics Corporation Method for manufacturing a plastic encapsulated semiconductor device and a lead frame therefor
BR8205196A (pt) * 1981-09-03 1983-08-16 Gen Electric Lampada de metal alcalino de alta pressao com eficacia aperfeicoada
JPS60170248A (ja) * 1984-02-15 1985-09-03 Toshiba Corp 半導体装置
EP0206771B1 (en) * 1985-06-20 1992-03-11 Kabushiki Kaisha Toshiba Packaged semiconductor device
JPH01282846A (ja) * 1988-05-09 1989-11-14 Nec Corp 混成集積回路
US4965710A (en) * 1989-11-16 1990-10-23 International Rectifier Corporation Insulated gate bipolar transistor power module
US5202288A (en) * 1990-06-01 1993-04-13 Robert Bosch Gmbh Method of manufacturing an electronic circuit component incorporating a heat sink
DE4021871C2 (de) * 1990-07-09 1994-07-28 Lsi Logic Products Gmbh Hochintegriertes elektronisches Bauteil
JPH04277660A (ja) * 1991-03-06 1992-10-02 Nec Corp 集積回路パッケージ
US5652461A (en) * 1992-06-03 1997-07-29 Seiko Epson Corporation Semiconductor device with a convex heat sink
JPH06107911A (ja) * 1992-09-24 1994-04-19 Sumitomo Bakelite Co Ltd 半導体封止用樹脂組成物
JPH06209054A (ja) * 1993-01-08 1994-07-26 Mitsubishi Electric Corp 半導体装置
US5430331A (en) * 1993-06-23 1995-07-04 Vlsi Technology, Inc. Plastic encapsulated integrated circuit package having an embedded thermal dissipator
US5397746A (en) * 1993-11-03 1995-03-14 Intel Corporation Quad flat package heat slug composition
US5444909A (en) * 1993-12-29 1995-08-29 Intel Corporation Method of making a drop-in heat sink
JP3325697B2 (ja) * 1994-01-20 2002-09-17 三菱電機株式会社 パワーデバイスの制御装置およびモータの駆動制御装置
JP2988243B2 (ja) * 1994-03-16 1999-12-13 株式会社日立製作所 パワー混成集積回路装置
KR0128164B1 (ko) * 1994-06-21 1998-04-02 황인길 반도체 패키지용 범용 히트스프레더
US5666003A (en) * 1994-10-24 1997-09-09 Rohm Co. Ltd. Packaged semiconductor device incorporating heat sink plate
US5652463A (en) * 1995-05-26 1997-07-29 Hestia Technologies, Inc. Transfer modlded electronic package having a passage means
US5646831A (en) * 1995-12-28 1997-07-08 Vlsi Technology, Inc. Electrically enhanced power quad flat pack arrangement

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010500754A (ja) * 2006-08-10 2010-01-07 ヴィシャイ ジェネラル セミコンダクター エルエルシー 放熱能力を向上させた半導体装置
JP2008243970A (ja) * 2007-03-26 2008-10-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2009238804A (ja) * 2008-03-26 2009-10-15 Shindengen Electric Mfg Co Ltd 半導体装置
JP2013008748A (ja) * 2011-06-22 2013-01-10 Denso Corp 半導体装置
JP2017055146A (ja) * 2011-09-08 2017-03-16 ローム株式会社 半導体装置、半導体装置の製造方法、半導体装置の実装構造、およびパワー用半導体装置
US9892996B2 (en) 2011-09-08 2018-02-13 Rohm Co., Ltd. Semiconductor device, semiconductor device manufacturing method and semiconductor device mounting structure
US10163760B2 (en) 2011-09-08 2018-12-25 Rohm Co., Ltd. Semiconductor device, semiconductor device manufacturing method and semiconductor device mounting structure
US10679927B2 (en) 2011-09-08 2020-06-09 Rohm Co., Ltd. Semiconductor device
USRE49912E1 (en) 2011-09-08 2024-04-09 Rohm Co., Ltd. Semiconductor device
JP2013161956A (ja) * 2012-02-06 2013-08-19 Mitsubishi Electric Corp 半導体装置
WO2016157394A1 (ja) * 2015-03-30 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JPWO2016157394A1 (ja) * 2015-03-30 2017-06-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10037932B2 (en) 2015-03-30 2018-07-31 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US10347567B2 (en) 2015-03-30 2019-07-09 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
WO2023203754A1 (ja) * 2022-04-22 2023-10-26 三菱電機株式会社 コンデンサユニットおよび電子機器

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