JP2020141003A - スイッチング素子とその製造方法 - Google Patents

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Abstract

【課題】 上面が(010)面により構成されている酸化ガリウム基板を有するスイッチング素子において、クラックを抑制する。【解決手段】 スイッチング素子であって、酸化ガリウム結晶により構成されている酸化ガリウム基板と、前記酸化ガリウム基板に対してゲート絶縁膜を介して対向する複数のゲート電極、を有している。前記酸化ガリウム基板の上面が、前記酸化ガリウム結晶の(010)面と平行である。前記酸化ガリウム基板の前記上面を平面視したときに、前記各ゲート電極の長手方向が前記酸化ガリウム結晶の(100)面が伸びる方向と交差している。【選択図】図2

Description

本明細書に開示の技術は、スイッチング素子とその製造方法に関する。
特許文献1には、酸化ガリウム基板を有するスイッチング素子が開示されている。このスイッチング素子は、酸化ガリウム基板に対してゲート絶縁膜を介して対向する複数のゲート電極を有する。
特開2016−164906号公報
酸化ガリウム結晶では、[010]方向における熱伝導率が、他の方向における熱伝導率よりも高い。したがって、スイッチング素子では、酸化ガリウム基板の上面を(010)面とすることで、上面から効率的に放熱することができる。他方、酸化ガリウム結晶では、(100)面においてへき開が生じ易い。このため、酸化ガリウム基板の上面を(010)面とすると、(100)面(すなわち、上面に対して垂直な平面)に沿って酸化ガリウム基板にクラックが生じやすいという問題がある。本明細書では、上面が(010)面により構成されている酸化ガリウム基板を有するスイッチング素子において、クラックを抑制する技術を提案する。
本明細書が開示するスイッチング素子は、酸化ガリウム結晶により構成されている酸化ガリウム基板と、前記酸化ガリウム基板に対してゲート絶縁膜を介して対向する複数のゲート電極、を有している。前記酸化ガリウム基板の上面が、前記酸化ガリウム結晶の(010)面と平行である。前記酸化ガリウム基板の前記上面を平面視したときに、前記各ゲート電極の長手方向が、前記酸化ガリウム結晶の(100)面が伸びる方向と交差している。
このスイッチング素子では酸化ガリウム基板の上面が(010)面と平行であるので、このスイッチング素子は上面から効率的に放熱することができる。また、このスイッチング素子では、酸化ガリウム基板の上面を平面視したときに、各ゲート電極の長手方向が、(100)面が伸びる方向(すなわち、クラックが生じやすい方向)と交差している。(100)面が伸びる方向に対して交差するようにゲート電極が伸びているので、(100)面に沿ってクラックが生じることが抑制される。
酸化ガリウム結晶の単位格子を示す図。 実施例1のスイッチング素子の上面図。 図2のIII−III線における断面図。 実施例2のスイッチング素子の上面図。 図4のV−V線における断面図。 実施例3のスイッチング素子の上面図。 図6のVII−VII線における断面図(パッケージされた状態のスイッチング素子の断面図)。
最初に、酸化ガリウム結晶について説明する。図1は、酸化ガリウム結晶の単位格子を示している。結晶軸aと結晶軸bの間の角度γ、及び、結晶軸bと結晶軸cの間の角度αは、90°である。結晶軸cと結晶軸aの間の角度βは、104°である。すなわち、酸化ガリウム結晶は、単斜晶系である。結晶軸aの長さは約1.22nmであり、結晶軸bの長さは約0.30nmであり、結晶軸cの長さは約0.58nmである。酸化ガリウム結晶では、結晶軸b及び結晶軸cに対して平行な(100)面に沿ってへき開が生じやすい。このため、酸化ガリウム結晶では、(100)面に沿ってクラックが生じやすい。また、酸化ガリウム結晶では、結晶軸bと平行な方向における熱伝導率が、他の方向における熱伝導率よりも高い。
図2、3は、実施例1のスイッチング素子10を示している。スイッチング素子10は、酸化ガリウム基板12を有している。酸化ガリウム基板12は、長方形の板形状を有しており、上面12a、下面12b、及び、4つの側面12c〜側面12fを有している。上面12aは、(010)面により構成されている。下面12bは、(0−10)面により構成されている。すなわち、上面12aと下面12bは、(010)面と平行である。側面12cは、(100)面により構成されている。側面12eは、(−100)面により構成されている。すなわち、側面12cと側面12eは、(100)面と平行である。側面12dは、上面12a、下面12b、側面12c、及び、側面12eに対して垂直である。側面12fは、上面12a、下面12b、側面12c、及び、側面12eに対して垂直である。
図3に示すように、酸化ガリウム基板12の上面12aの上部には、複数のゲート絶縁膜20、複数のゲート電極22、及び、複数のソース電極24が設けられている。なお、図2では、ソース電極24の図示を省略している。
図3に示すように、各ゲート絶縁膜20は、酸化ガリウム基板12の上面12aの一部を覆っている。各ゲート電極22は、ゲート絶縁膜20の上面を覆っている。各ゲート電極22は、ゲート絶縁膜20によって酸化ガリウム基板12から絶縁されている。すなわち、各ゲート電極22は、酸化ガリウム基板12に対してゲート絶縁膜20を介して対向している。図2に示すように酸化ガリウム基板12の上面12aを平面視したときに、各ゲート電極22は、側面12cに対して垂直な方向に沿って直線状に伸びている。すなわち、酸化ガリウム基板12の上面12aを平面視したときに、各ゲート電極22の長手方向は、(100)面が伸びる方向(すなわち、結晶軸cの方向)と交差している。複数のゲート電極22は、側面12cが伸びる方向に間隔を空けて配置されている。酸化ガリウム基板12の上面12aの上部には、ゲート配線40とゲートパッド42が設けられている。ゲート配線40とゲートパッド42は、図示しない層間絶縁膜によって酸化ガリウム基板12から絶縁されている。ゲート配線40は、各ゲート電極22の長手方向の端部に接続されている。ゲート配線40は、各ゲート電極22をゲートパッド42に接続している。
図3に示すように、各ソース電極24は、隣り合うゲート電極22の間に配置されている。各ソース電極24は、酸化ガリウム基板12の上面12aに接している。
酸化ガリウム基板12の下面12bに接するように、ドレイン電極26が設けられている。ドレイン電極26は、酸化ガリウム基板12の下面12b全体を覆っている。
酸化ガリウム基板12の内部には、複数のソース領域30、複数のボディコンタクト領域32、複数のボディ領域34、ドリフト領域36、及び、ドレイン領域38が設けられている。
各ソース領域30は、n型であり、ソース電極24とゲート絶縁膜20に接する位置に配置されている。各ソース領域30は、ソース電極24にオーミック接触している。
各ボディコンタクト領域32は、p型であり、ソース電極24の下部に設けられている。各ボディコンタクト領域32は、ソース電極24にオーミック接触している。
各ボディ領域34は、ソース領域30とボディコンタクト領域32の周囲に配置されている。各ボディ領域34は、p型であり、ボディコンタクト領域32よりも低いp型不純物濃度を有する。各ボディ領域34は、ソース領域30の隣でゲート絶縁膜20に接している。
ドリフト領域36は、n型であり、ボディ領域34の側方及び下側に配置されている。ドリフト領域36は、ボディ領域34の隣でゲート絶縁膜20に接している。ドリフト領域36は、ボディ領域34によってソース領域30から分離されている。
ドレイン領域38は、n型であり、ドリフト領域36よりも高いn型不純物濃度を有している。ドレイン領域38は、ドリフト領域36の下側に配置されている。ドレイン領域38は、ドレイン電極26にオーミック接触している。
ゲート絶縁膜20、ゲート電極22、ソース電極24、ドレイン電極26、ソース領域30、ボディコンタクト領域32、ボディ領域34、ドリフト領域36、及び、ドレイン領域38によって、nチャネル型のMOSFET(metal oxide semiconductor field effect transistor)が形成されている。
スイッチング素子10(すなわち、MOSFET)が動作すると、酸化ガリウム基板12が発熱する。上述したように、酸化ガリウム結晶においては、結晶軸bと平行な方向における熱伝導率が高い。また、上述したように、酸化ガリウム基板12の上面12aと下面12bは(010)面と平行な面(すなわち、結晶軸bに垂直な面)により構成されている。このため、酸化ガリウム基板12中で発生した熱は、ソース電極24及びドレイン電極26へ伝わり易い。したがって、スイッチング素子10の温度上昇を抑制することができる。
上述したように、酸化ガリウム結晶では、(100)面に沿ってクラックが生じやすい。例えば、図2の直線50のように、側面12dや側面12fから(100)面に沿ってクラックが生じやすい。しかしながら、実施例1のスイッチング素子10では、図2に示すように、(100)面が伸びる方向と交差する方向に沿って複数のゲート電極22が伸びている。酸化ガリウム基板12がゲート電極22によって補強されることで、(100)面に沿って酸化ガリウム基板12にクラックが生じることが抑制される。したがって、実施例1のスイッチング素子10では、スイッチング素子10の使用時や製造時に、酸化ガリウム基板12にクラックが生じることが抑制される。
また、図2に示すように、酸化ガリウム基板12の上面12aを平面視したときに、側面12d、12fが、側面12c、12eよりも短い。すなわち、(100)面に垂直な方向における酸化ガリウム基板12の長さL1が、(100)面に沿う方向における酸化ガリウム基板12の長さL2よりも短い。このように、(100)面に垂直な方向における酸化ガリウム基板12の長さL1を短くし、(100)面に沿う方向における酸化ガリウム基板12の長さL2を長くすることで、(100)面に沿って酸化ガリウム基板12にクラックが生じることがさらに抑制される。
図4、5は、実施例2のスイッチング素子110を示している。スイッチング素子110は、酸化ガリウム基板112を有している。酸化ガリウム基板112は、平行四辺形の板形状を有している。酸化ガリウム基板112は、上面112a、下面112b、側面112c、側面112d、側面112e、及び、側面112fを有している。上面112aは、(010)面により構成されている。下面112bは、(0−10)面により構成されている。側面112cは、(100)面により構成されている。側面112eは、(−100)面により構成されている。側面112dは、(001)面により構成されている。側面112fは、(00−1)面により構成されている。すなわち、側面112dと側面112fは、(001)面と平行である。
図5に示すように、酸化ガリウム基板112の上面112aには、複数のトレンチ118が設けられている。各トレンチ118内に、ゲート絶縁膜120とゲート電極122が設けられている。また、酸化ガリウム基板112の上面112a上には、複数のソース電極124が設けられている。なお、図4では、ソース電極124の図示を省略している。
図4に示すように、各トレンチ118は、酸化ガリウム基板112の上面112aにおいて、(001)面が伸びる方向に沿って直線状に伸びている。複数のトレンチ118は、(001)面に対して垂直な方向に間隔を空けて配置されている。図5に示すように、各ゲート絶縁膜120は、トレンチ118の内面を覆っている。各ゲート電極122は、トレンチ118内に配置されており、ゲート絶縁膜120の表面を覆っている。各ゲート電極122は、ゲート絶縁膜120によって酸化ガリウム基板112から絶縁されている。すなわち、各ゲート電極122は、酸化ガリウム基板112に対してゲート絶縁膜120を介して対向している。各ゲート電極122は、トレンチ118に沿って伸びている。すなわち、図4に示すように酸化ガリウム基板112の上面112aを平面視したときに、各ゲート電極122は、(001)面が伸びる方向に沿って直線状に伸びている。言い換えると、酸化ガリウム基板112の上面112aを平面視したときに、各ゲート電極122の長手方向は、(100)面が伸びる方向(すなわち、結晶軸cの方向)と交差している。酸化ガリウム基板112の上面112aの上部には、ゲート配線140とゲートパッド142が設けられている。ゲート配線140とゲートパッド142は、図示しない層間絶縁膜によって酸化ガリウム基板112から絶縁されている。ゲート配線140は、各ゲート電極122の長手方向の端部に接続されている。ゲート配線140は、各ゲート電極122をゲートパッド142に接続している。
図4の直線160は、側面112cと側面112dの接続部113から、側面112dに対して垂直な方向に伸びる直線を示している。酸化ガリウム基板112の上面112aが平行四辺形であるので、上面112aを平面視したときに、直線160と側面112cの間に三角形の領域162が存在する。ゲートパッド142は、上面112aのうちの領域162内に配置されている。三角形の領域162内には、ゲート電極122を形成することは困難である。例えば、領域162内にゲート電極122を形成すると、領域162内のゲート電極122の近傍で電界集中が生じる。図4のように、領域162内にゲート電極122を設けないことで、スイッチング素子110の耐圧を向上させることができる。また、領域162内にゲートパッド142を設けることで、領域162を有効に利用することができ、スイッチング素子110を小型化することができる。また、図4の直線170は、側面112eと側面112fの接続部114から、側面112fに対して垂直な方向に伸びる直線を示している。上面112aを平面視したときに、直線170と側面112eの間に三角形の領域172が存在する。ゲートパッド142は、上面112aのうちの領域172内に配置されている。領域172内にゲートパッド142を設けることで、領域172を有効に利用することができ、スイッチング素子110を小型化することができる。
図5に示すように、各ソース電極124は、隣り合うゲート電極122の間に配置されている。各ソース電極124は、酸化ガリウム基板112の上面112aに接している。
酸化ガリウム基板112の下面112bに接するように、ドレイン電極126が設けられている。ドレイン電極126は、酸化ガリウム基板112の下面112b全体を覆っている。
酸化ガリウム基板112の内部には、複数のソース領域130、複数のボディコンタクト領域132、ボディ領域134、ドリフト領域136、及び、ドレイン領域138が設けられている。
各ソース領域130は、n型であり、ソース電極124とゲート絶縁膜120に接する位置に配置されている。各ソース領域130は、トレンチ118の上端部でゲート絶縁膜120に接している。各ソース領域130は、ソース電極124にオーミック接触している。
各ボディコンタクト領域132は、p型であり、ソース電極124の下部に設けられている。各ボディコンタクト領域132は、ソース電極124にオーミック接触している。
各ボディ領域134は、ソース領域130とボディコンタクト領域132の下側に配置されている。各ボディ領域134は、p型であり、ボディコンタクト領域132よりも低いp型不純物濃度を有する。各ボディ領域134は、ソース領域130の下側でゲート絶縁膜120に接している。
ドリフト領域136は、n型であり、ボディ領域134の下側に配置されている。ドリフト領域136は、ボディ領域134の下側でゲート絶縁膜120に接している。ドリフト領域136は、ボディ領域134によってソース領域130から分離されている。
ドレイン領域138は、n型であり、ドリフト領域136よりも高いn型不純物濃度を有している。ドレイン領域138は、ドリフト領域136の下側に配置されている。ドレイン領域138は、ドレイン電極126にオーミック接触している。
ゲート絶縁膜120、ゲート電極122、ソース電極124、ドレイン電極126、ソース領域130、ボディコンタクト領域132、ボディ領域134、ドリフト領域136、及び、ドレイン領域138によって、nチャネル型のMOSFETが形成されている。
スイッチング素子110が動作すると、酸化ガリウム基板112が発熱する。上述したように、酸化ガリウム結晶では、結晶軸bと平行な方向における熱伝導率が高い。また、上述したように、酸化ガリウム基板112の上面112aと下面112bは(010)面と平行な面(すなわち、結晶軸bに垂直な面)により構成されている。このため、酸化ガリウム基板112中で発生した熱は、ソース電極124及びドレイン電極126へ伝わり易い。したがって、スイッチング素子110の温度上昇を抑制することができる。
上述したように、酸化ガリウム結晶では、(100)面に沿ってクラックが生じやすい。しかしながら、実施例2のスイッチング素子110では、図4に示すように、(100)面が伸びる方向と交差する方向に沿って複数のゲート電極122が伸びている。酸化ガリウム基板112がゲート電極122によって補強されることで、(100)面に沿って酸化ガリウム基板112にクラックが生じることが抑制される。したがって、実施例2のスイッチング素子110では、スイッチング素子110の使用時や製造時に、酸化ガリウム基板112にクラックが生じることが抑制される。
図6、7は、実施例3のスイッチング素子210を示している。スイッチング素子210は、酸化ガリウム基板212を有している。酸化ガリウム基板212は、長方形の板形状を有しており、上面212a、下面212b、側面212c、側面212d、側面212e、及び、側面212fを有している。上面212aは、(010)面により構成されている。下面212bは、(0−10)面により構成されている。側面212cは、(100)面により構成されている。側面212eは、(−100)面により構成されている。側面212dは、上面212a、下面212b、側面212c、及び、側面212eに対して垂直である。側面212fは、上面212a、下面212b、側面212c、及び、側面212eに対して垂直である。
図6に示すように、酸化ガリウム基板212には、複数のゲート電極222が設けられている。なお、ゲート電極222は、実施例1のゲート電極22のように上面212a上に配置されていてもよいし、実施例2のゲート電極122のようにトレンチ内に配置されていてもよい。実施例3のスイッチング素子210では、各ゲート電極222を覆うようにソース電極224が配置されている。ソース電極224は、図示しない層間絶縁膜によって各ゲート電極222から絶縁されている。ソース電極224は、ゲート電極222が存在しない範囲で、酸化ガリウム基板212の上面212aに接している。また、酸化ガリウム基板212の上面212aの上部には、複数の電極パッド232a〜232cが配置されている。電極パッド232bは、ゲートパッドである。ゲートパッド232bは、図示しないゲート配線によって各ゲート電極222に接続されている。各電極パッド232a〜232cは、ソース電極224から結晶軸cの方向(すなわち、(100)面が伸びる方向)に間隔を空けた位置に配置されている。実施例3のスイッチング素子210も、実施例1、2と同様に、nチャネル型のMOSFETの構造を備えている。実施例3のスイッチング素子210でも、上面212a及び下面212bが(010)面に対して平行であるので、スイッチング素子210の動作時に酸化ガリウム基板212から効率的に放熱することができる。また、図6に示すように酸化ガリウム基板212の上面212aを平面視したときに、各ゲート電極222は、(100)面が伸びる方向と交差する方向に沿って直線状に伸びている。このため、実施例3のスイッチング素子210でも、(100)面に沿って酸化ガリウム基板212にクラックが生じることが抑制される。
図7は、パッケージされた状態の実施例3のスイッチング素子210の断面図を示している。スイッチング素子210のドレイン電極226は、リードフレーム280に接続されている。スイッチング素子210のソース電極224には、金属ブロック282が接続されている。ゲートパッド232bには、ボンディングワイヤ284が接続されている。スイッチング素子210は、絶縁樹脂286によって封止されている。
図7に示すように、ゲートパッド232bとソース電極224の間の間隔部225には、電極が設けられていない。このため、絶縁樹脂286を形成する前においては、間隔部225に酸化ガリウム基板212の上面212aが露出している。このため、間隔部225は、ゲートパッド232bとソース電極224の表面に対して溝状に凹んでいる。溝状に凹んでいる間隔部225には、スイッチング素子210を実装するときに応力が集中し易い。また、スイッチング素子210の使用時に絶縁樹脂286が熱膨張すると、酸化ガリウム基板212に応力が加わる。特に、厚い金属ブロック282に覆われている範囲と金属ブロック282に覆われていない範囲との境界に位置する間隔部225に、高い応力が加わる。このように、間隔部225には高い応力が加わり易い。間隔部225が伸びる方向と酸化ガリウム基板212がへき開し易い方向(すなわち、(100)面が伸びる方向)とが一致していると、間隔部225で極めてクラックが生じ易くなる。これに対して、実施例3では、図6に示すように、間隔部225は、側面212dに沿って延びている。すなわち、間隔部225は、(100)面に対して垂直な方向に沿って伸びている。すなわち、間隔部225が伸びる方向が、(100)面が伸びる方向に対して交差(より詳細には、直交)している。このため、間隔部225においてクラックが生じることが抑制される。
以上、実施例1〜3のスイッチング素子について説明した。なお、実施例1〜3のスイッチング素子の製造工程において、2インチ以上の直径を有する酸化ガリウムウエハからスイッチング素子を製造してもよい。この場合、酸化ガリウムウエハの表面(例えば、下面)を研磨することによって、酸化ガリウムウエハを薄板化する工程を実施してもよい。このように、大径で厚みが薄い酸化ガリウムウエハを用いる場合には、製造工程中で酸化ガリウムウエハにクラックがより生じ易い。このような製造工程において、実施例1〜3で説明したクラックを抑制する技術を適用することで、酸化ガリウムウエハのクラックを効果的に抑制することができる。
上述した実施例の構成要素と、請求項の構成要素の関係について、以下に説明する。実施例2の側面112cは、請求項の第1側面の一例である。実施例2の側面112dは、請求項の第2側面の一例である。実施例3の側面212c及び側面212eは、請求項の第3側面の一例である。実施例3の側面212d及び側面212fは、請求項の第4側面の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例のスイッチング素子では、酸化ガリウム基板の上面に、複数のトレンチが設けられていてもよい。酸化ガリウム基板の上面を平面視したときに、各トレンチの長手方向が(100)面が伸びる方向と交差していてもよい。複数のゲート電極が、複数のトレンチ内に配置されていてもよい。
この構成によれば、トレンチ型のゲート電極を有するスイッチング素子において、酸化ガリウム基板のクラックを抑制することができる。
本明細書が開示する一例のスイッチング素子は、酸化ガリウム基板の上面の上部に配置されており、各ゲート電極に接続されているゲートパッドをさらに有していてもよい。また、酸化ガリウム基板が、(100)面により構成されている第1側面と、酸化ガリウム結晶の(001)面により構成されている第2側面、を有していてもよい。酸化ガリウム基板の上面を平面視したときに、ゲートパッドが、第1側面と第2側面の接続部から第2側面に対して垂直な方向に伸びる直線と第1側面の間の範囲に配置されていてもよい。
酸化ガリウム結晶は単斜晶系の結晶構造を有するので、第1側面を(100)面とするとともに第2側面を(001)面とすると、第1側面と第2側面の間の角度が90°よりも大きくなる。このため、酸化ガリウム基板の上面を平面視したときに第1側面と第2側面の接続部から第2側面に対して垂直な方向に伸びる直線を仮想的に設けると、その直線と第1側面の間に三角形のスペースが生じる。このスペースにゲートパッドを設けることで、このスペースを有効に利用することができる。
本明細書が開示する別の一例のスイッチング素子は、酸化ガリウム基板の上面の上部に配置されている主電極と、酸化ガリウム基板の上面の上部に配置されているとともに各ゲート電極に接続されているゲートパッド、をさらに有していてもよい。酸化ガリウム基板が、(100)面と平行な第3側面と、(100)面及び(010)面の両方に対して垂直な第4側面、を有していてもよい。酸化ガリウム基板の上面を平面視したときに、主電極とゲートパッドが、(100)面が伸びる方向に間隔を空けて配置されていてもよい。
主電極とゲートパッドの間の間隔には応力が加わり易い。この間隔が(100)面に沿って伸びていると、この間隔において酸化ガリウム基板が極めて割れやすくなる。上記のように、酸化ガリウム基板の上面を平面視したときに、主電極とゲートパッドが、(100)面が伸びる方向に間隔を空けて配置されていると、主電極とゲートパッドの間の間隔が(100)面に対して交差する方向に伸びる。このため、この間隔で酸化ガリウム基板にクラックが生じることを抑制できる。
本明細書が開示する一例のスイッチング素子では、酸化ガリウム基板の上面を平面視したときに、(100)面に垂直な方向における前記酸化ガリウム基板の長さが、(100)面に平行な方向における酸化ガリウム基板の長さよりも短くてもよい。
このように、酸化ガリウム基板が(100)面に平行な方向に長い形状を有していることで、酸化ガリウム基板が(100)面に沿って割れ難くなる。
本明細書が開示する一例のスイッチング素子の製造方法は、酸化ガリウム結晶により構成されているとともに2インチ以上の直径を有する酸化ガリウムウエハの表面を研磨することによって酸化ガリウムウエハを薄板化する工程と、酸化ガリウムウエハからスイッチング素子を製造する工程、を有していてもよい。
このように大径の酸化ガリウムウエハを薄板化する場合には、スイッチング素子の製造工程で酸化ガリウムウエハに割れが生じ易い。上述したいずれかのスイッチング素子の構造を採用することで、製造工程中での酸化ガリウムウエハの割れを抑制できる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
10 :スイッチング素子
12 :酸化ガリウム基板
12a :上面
12b :下面
12c〜12f:側面
20 :ゲート絶縁膜
22 :ゲート電極
24 :ソース電極
26 :ドレイン電極
30 :ソース領域
32 :ボディコンタクト領域
34 :ボディ領域
36 :ドリフト領域
38 :ドレイン領域
40 :ゲート配線
42 :ゲートパッド

Claims (6)

  1. スイッチング素子であって、
    酸化ガリウム結晶により構成されている酸化ガリウム基板と、
    前記酸化ガリウム基板に対してゲート絶縁膜を介して対向する複数のゲート電極、
    を有しており、
    前記酸化ガリウム基板の上面が、前記酸化ガリウム結晶の(010)面と平行であり、
    前記酸化ガリウム基板の前記上面を平面視したときに、前記各ゲート電極の長手方向が前記酸化ガリウム結晶の(100)面が伸びる方向と交差している、
    スイッチング素子。
  2. 前記酸化ガリウム基板の前記上面に、複数のトレンチが設けられており、
    前記酸化ガリウム基板の前記上面を平面視したときに、前記各トレンチの長手方向が前記(100)面が伸びる方向と交差しており、
    複数の前記ゲート電極が、複数の前記トレンチ内に配置されている、
    請求項1のスイッチング素子。
  3. 前記酸化ガリウム基板の前記上面の上部に配置されており、前記各ゲート電極に接続されているゲートパッドをさらに有しており、
    前記酸化ガリウム基板が、
    前記(100)面により構成されている第1側面と、
    前記酸化ガリウム結晶の(001)面により構成されている第2側面、
    を有しており、
    前記酸化ガリウム基板の前記上面を平面視したときに、前記ゲートパッドが、前記第1側面と前記第2側面の接続部から前記第2側面に対して垂直な方向に伸びる直線と前記第1側面の間の範囲に配置されている、
    請求項1または2のスイッチング素子。
  4. 前記酸化ガリウム基板の前記上面の上部に配置されている主電極と、
    前記酸化ガリウム基板の前記上面の上部に配置されており、前記各ゲート電極に接続されているゲートパッド、
    をさらに有しており、
    前記酸化ガリウム基板が、
    前記(100)面と平行な第3側面と、
    前記(100)面及び前記(010)面の両方に対して垂直な第4側面、
    を有しており、
    前記酸化ガリウム基板の前記上面を平面視したときに、前記主電極と前記ゲートパッドが、前記(100)面が伸びる方向に間隔を空けて配置されている、
    請求項1または2のスイッチング素子。
  5. 前記酸化ガリウム基板の前記上面を平面視したときに、前記(100)面に垂直な方向における前記酸化ガリウム基板の長さが、前記(100)面が伸びる方向における前記酸化ガリウム基板の長さよりも短い、請求項1〜4のいずれか一項のスイッチング素子。
  6. 請求項1〜5のいずれか一項のスイッチング素子の製造方法であって、
    酸化ガリウム結晶により構成されているとともに2インチ以上の直径を有する酸化ガリウムウエハの表面を研磨することによって、前記酸化ガリウムウエハを薄板化する工程と、
    前記酸化ガリウムウエハから前記スイッチング素子を製造する工程、
    を有する製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021160999A (ja) * 2020-04-01 2021-10-11 株式会社ノベルクリスタルテクノロジー 半導体基板及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004266289A (ja) * 1995-03-30 2004-09-24 Toshiba Corp 半導体発光素子
JP2015002343A (ja) * 2013-06-18 2015-01-05 株式会社タムラ製作所 半導体素子及びその製造方法
JP2018198266A (ja) * 2017-05-24 2018-12-13 株式会社東芝 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070134833A1 (en) * 2005-12-14 2007-06-14 Toyoda Gosei Co., Ltd. Semiconductor element and method of making same
US9881853B2 (en) * 2016-04-04 2018-01-30 Infineon Technologies Ag Semiconductor package having a source-down configured transistor die and a drain-down configured transistor die

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004266289A (ja) * 1995-03-30 2004-09-24 Toshiba Corp 半導体発光素子
JP2015002343A (ja) * 2013-06-18 2015-01-05 株式会社タムラ製作所 半導体素子及びその製造方法
JP2018198266A (ja) * 2017-05-24 2018-12-13 株式会社東芝 半導体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
WONG, MAN HOI ET AL.: "Electron channel mobility in silicon-doped Ga2O3 MOSFETs with a resistive buffer layer", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 55, JPN7022002233, 31 October 2016 (2016-10-31), pages 9 - 1, ISSN: 0004773232 *
東脇正高 他: "酸化ガリウム(Ga2O3)結晶成長およびデバイス応用", 表面科学, vol. 35, no. 2, JPN7022002232, 16 October 2013 (2013-10-16), pages 102 - 107, ISSN: 0004773233 *

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