KR101630612B1 - 반도체장치의 검사방법 - Google Patents

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Abstract

본 발명은, 종단 구조에 있어서 절연막 또는 반절연막의 전하를 제거하는 전하 제거공정을 갖는 반도체장치의 검사방법을 제공하는 것을 목적으로 한다. 본원의 발명에 관한 반도체장치의 검사방법은, 주전류가 흐르는 셀 구조(10)와, 이 셀 구조를 둘러싸는 종단 구조(12)가 기판(14)에 형성된 반도체장치의 내압을 검사하는 제1 검사공정과, 이 제1 검사공정의 후에, 이 종단 구조의 이 기판 위에 절연막(36) 또는 반절연막(38)으로 형성된 표면층(39)의 전하를 제거하는 전하 제거공정과, 이 전하 제거공정의 후에, 이 반도체장치의 내압을 검사하는 제2 검사공정을 구비한다.

Description

반도체장치의 검사방법{METHOD OF TESTING SEMICONDUCTOR DEVICE}
본 발명은, 예를 들면 대전류의 스위칭에 사용되는 반도체장치의 검사방법에 관한 것이다.
특허문헌 1에는, 종단 구조에 복수의 FLR(Field Limiting Ring)이 형성된 반도체장치가 개시되어 있다. 복수의 FLR은 반도체장치의 내압저하를 억제하기 위해 설치되어 있다. 복수의 FLR이 형성된 기판의 주면에는 LOCOS(Local Oxidation of Silicon)으로 이루어진 필드 절연막이 형성되어 있다.
일본국 특개 2001-313367호 공보
종단 구조에 있어서 절연막이 분극 등에 의해 대전하면, 반도체장치의 내압검사에서 리크 전류가 증가하거나, 검사시의 내압이 불안정하게 되는 문제가 있었다. 종단 구조에 있어서 반절연막이 대전해도 동일한 문제가 있었다. 따라서, 종단 구조에 있어서의 절연막 또는 반절연막의 전하를 제거할 필요가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로, 종단 구조에 있어서 절연막 또는 반절연막의 전하를 제거하는 전하 제거공정을 갖는 반도체장치의 검사방법을 제공하는 것을 목적으로 한다.
본원의 발명에 관한 반도체장치의 검사방법은, 주전류가 흐르는 셀 구조와, 상기 셀 구조를 둘러싸는 종단 구조가 기판에 형성된 반도체장치의 내압을 검사하는 제1 검사공정과, 상기 제1 검사공정의 후에, 상기 종단 구조의 상기 기판 위에 절연막 또는 반절연막으로 형성된 표면층의 전하를 제거하는 전하 제거공정과, 상기 전하 제거공정의 후에, 상기 반도체장치의 내압을 검사하는 제2 검사공정을 구비한 것을 특징으로 한다.
본원의 발명에 관한 또 다른 반도체장치의 검사방법은, 주전류가 흐르는 셀 구조와, 표면에 절연막 또는 반절연막으로 형성된 표면층을 갖고 상기 셀 구조를 둘러싸도록 형성된 종단 구조가 기판에 형성된 반도체장치의 상기 표면층의 전하를 제거하는 전하 제거공정과, 상기 전하 제거공정의 후에, 상기 반도체장치의 내압을 검사하는 검사공정을 구비한 것을 특징으로 한다.
본원의 발명에 관한 기타의 반도체장치의 검사방법은, 주전류가 흐르는 셀 구조와, 상기 셀 구조를 둘러싸고, 또한 표면에 절연막 또는 반절연막으로 형성된 표면층을 갖는 종단 구조와, 상기 표면층 위에 형성된 밀봉재가 기판에 형성된 반도체장치의 상기 밀봉재를 제거하여, 상기 표면층을 노출시키는 밀봉재 제거공정과, 상기 밀봉재 제거공정의 후에, 상기 표면층의 전하를 제거하는 전하 제거공정을 구비한 것을 특징으로 한다.
본 발명에 따르면, 종단 구조에 있어서 절연막 또는 반절연막의 전하를 제거할 수 있다.
도 1은 칩 상태의 반도체장치의 단면도이다.
도 2는 제1 검사공정을 설명하는 단면도이다.
도 3은 전하 제거공정을 설명하는 단면도이다.
도 4는 대기 시간과 리크 전류의 관계를 나타낸 그래프다.
도 5는 검사 실시전의 반도체장치의 단면도이다.
도 6은 실시형태 2에 관한 전하 제거공정을 나타낸 단면도이다.
도 7은 접지장치의 변형예를 나타낸 단면도이다.
도 8은 접지장치의 다른 변형예를 나타낸 단면도이다.
도 9는 검사 실시전의 반도체장치의 단면도이다.
도 10은 실시형태 3에 관한 전하 제거공정을 나타낸 단면도이다.
도 11은 본 발명의 실시형태 3에 관한 반도체장치의 검사방법의 변형예를 나타낸 단면도이다.
본 발명의 실시형태에 관한 반도체장치의 검사방법에 대해 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 칩 상태의 반도체장치의 단면도이다. 이 반도체장치는, 칩의 중앙 부분에 주전류가 흐르는 셀 구조(10)를 구비하고 있다. 그리고, 셀 구조(10)를 둘러싸도록 종단 구조(12)가 형성되어 있다. 셀 구조(10)와 종단 구조(12)는 기판(14)에 형성되어 있다.
셀 구조(10)에 대해 설명한다. 셀 구조(10)에 있어서 기판(14)의 표면측에는 애노드(16)가 형성되어 있다. 애노드(16) 위에는 표면 전극(18)이 형성되어 있다. 기판(14)의 이면에는 캐소드(20)가 형성되어 있다.
종단 구조(12)에 대해 설명한다. 종단 구조(12)에 있어서 기판(14)의 표면측에는, 웰 영역(30), FLR 구조(32), 및 채널 스톱퍼(34)가 형성되어 있다. 웰 영역(30)은 애노드(16)와 접하고 있다. FLR 구조(32)에는 복수의 FLR(Field Limiting Ring)이 형성되어 있다. FLR 구조(32)란, 플로팅의 확산층을 형성함으로써 반도체장치 내부의 전계 완화를 도모하는 것이다. 채널 스톱퍼(34)는, 종단 구조(12)에 있어서 기판(14)의 표면측 중에서 셀 구조(10)와 반대인 부분에 형성되어 있다.
종단 구조(12)의 기판(14) 위에는, 웰 영역(30) 및 FLR 구조(32)와 접하도록 절연막(36)이 형성되어 있다. 절연막(36)은 SiO2로 형성되어 있다. 절연막(36) 위에는 반절연막(38)이 형성되어 있다. 절연막(36)과 반절연막(38)을 합쳐서 표면층(39)으로 부르는 일이 있다. 표면층(39)은, 복수의 FLR 위에, 복수의 FLR과 접하도록 형성되어 있다. 채널 스톱퍼(34) 위에는 외주 전극(40)이 형성되어 있다. 외주 전극(40)은 표면층(39)과 접하고 있다.
상기한 반도체장치의 검사방법을 설명한다. 우선, 반도체장치의 내압을 검사하는 제1 검사공정을 실시한다. 도 2는, 제1 검사공정을 설명하는 단면도이다. 제1 검사공정에서는, 애노드(16)에 음 전압, 캐소드(20)에 양 전압을 인가한다. 이에 따라 애노드(16)의 전위는 캐소드(20)의 전위보다 낮아진다. 그리고, 표면 전극(18)측의 표면층(39)은 양으로 분극한다. 또한, 외주 전극(40)측의 표면층(39)은 음으로 분극한다.
제1 검사공정의 후에, 표면층(39)의 전하를 제거하는 전하 제거공정을 실시한다. 도 3은, 전하 제거공정을 설명하는 단면도이다. 전하 제거공정에서는 저항장치(50)를 사용한다. 저항장치(50)의 일단에는 제1도전체(50a)가 형성되어 있다. 저항장치(50)의 타단에는 제2도전체(50b)가 형성되어 있다. 제1도전체(50a)와 제2도전체(50b)는 예를 들면 침상의 형상을 갖고 있다.
전하 제거공정에서는, 제1도전체(50a)를 표면 전극(18)에 접촉하고, 제2도전체(50b)를 외주 전극(40)에 접촉한다. 표면 전극(18)은 표면층(39)의 셀 구조(10)측의 부분에 접하고, 외주 전극(40)은 표면층(39)의 채널 스톱퍼(34)측의 부분에 접하므로, 저항장치(50)에 의해 표면층(39)의 양단으로부터 표면층(39)의 전하를 뽑아낼 수 있다. 도 3에서는, 전하의 이동 방향이 화살표로 표시되어 있다. 이와 같이 해서 표면층(39)의 전하를 제거한다. 전하 제거공정의 후에, 반도체장치의 내압을 검사하는 제2 검사공정을 실시한다.
그런데, 제1 검사공정 실시후, 표면층(39)이 대전한 채인 상태에서 제2 검사공정을 실시하면, 표면층(39)의 전하에 의한 리크 전류가 생긴다. 이 리크 전류를 억제하기 위해서는 제1 검사공정후 일정한 딜레이 타임(대기 시간) 경과후에 제2 검사공정을 실시하는 것이 생각된다. 도 4는, 반도체장치에 3000V를 인가하는 제1 검사공정 실시후의 대기 시간과, 제2 검사공정에서 검출되는 리크 전류의 관계를 나타낸 그래프다. 제2 검사공정에 있어서 리크 전류가 예를 들면 0.5μA 이하로 줄어들 때까지는, 적어도 1.4초 정도의 대기 시간을 필요로 한다. 따라서, 검사 시간이 길어지는 문제가 있었다.
따라서, 본 발명의 실시형태 1에 관한 반도체장치의 검사방법에서는, 제1 검사공정 실시후의 전하 제거공정에 의해 표면층(39)의 전하를 제거한다. 따라서, 대기 시간을 설치할 필요가 없어지므로 검사 시간을 단축할 수 있다.
전하 제거공정에서는, 저항장치(50) 이외의 수단으로 표면층(39)의 전하를 제거해도 된다. 반도체장치는, 종단 구조를 갖는 것이면 특별히 한정되지 않고, 다이오드 이외에도 예를 들면 IGBT 또는 MOSFET으로 해도 된다. 표면층(39)은 절연막(36)과 반절연막(38)으로 형성하였지만, 절연막(36) 또는 반절연막(38)의 어느 한쪽으로 형성해도 된다. 검사 대상은 칩 상태의 반도체장치에 한정되지 않고 웨이퍼 상태의 반도체장치이어도 된다. 종단 구조(12)에 있어서 기판(14)의 표면측에는, FLR 구조(32)에 한정되지 않고, 리서프(RESURF) 구조, 또는 VLD(Variation of lateral Doping) 구조를 형성해도 된다. 이때, 이들 변형은 이하의 실시형태에 관한 반도체장치의 검사방법에도 응용할 수 있다.
실시형태 2.
도 5는, 검사 실시전의 반도체장치의 단면도이다. 표면층(39)에는, 프로세스 중의 이온 진입 등의 외계의 영향에 의해, 전하가 생기고 있다. 본 발명의 실시형태 2에 관한 반도체장치의 검사방법에서는, 우선 전하 제거공정을 실시해서 표면층(39)의 전하를 제거한다.
도 6은, 실시형태 2에 관한 전하 제거공정을 나타낸 단면도이다. 전하 제거공정에서는, 일단에 도전체(60)를 갖고, 타단이 어스에 접속된 접지장치(62)를 사용한다. 도전체(60)는 침상의 형상을 갖고 있다. 도전체(60)를 표면층(39)에 접촉하여, 표면층(39)의 전하를 제거한다. 전하 제거공정의 후에, 반도체장치의 내압을 검사하는 검사공정을 실시한다. 이에 따라 안정된 내압측정이 가능해진다.
그런데, 외계로부터의 영향으로 표면층(39)이 대전한 경우, 반도체장치에 열을 가해 제전하는 것도 생각된다. 그렇지만, 열을 가하는 것에 의해 반도체장치에 열 대미지를 주거나, 반도체장치가 상온으로 되돌아올 때까지 시간을 필요로 하는 문제가 있다. 본 발명의 실시형태 2에서는 접지장치(62)를 사용해서 표면층(39)의 전하를 제거하므로, 반도체장치에 열 대미지를 주지 않고, 또한 검사 시간을 단축할 수 있다.
도 7은, 접지장치의 변형예를 나타낸 단면도이다. 접지장치(72)의 일단에 형성된 도전체(70)는 판형의 형상을 갖고 있다. 도전체(70)는 판형 도전판이다. 전하 제거공정에서는, 도전체(70)를 표면층(39)에 면접촉시켜 표면층(39)의 전하를 제거한다. 도전체(70)와 표면층(39)을 면접촉시킴으로써, 도 6의 접지장치(62)보다도 제전 효율을 높일 수 있다.
도 8은, 접지장치의 다른 변형예를 나타낸 단면도이다. 접지장치(82)의 일단에 형성된 도전체(80)는 예를 들면 금속박 등의 도전 리본이다. 전하 제거공정에서는, 도전체(80)를 표면층(39)에 면접촉시켜 표면층(39)의 전하를 제거한다. 이와 같이 도전체(80)와 표면층(39)을 면접촉시킴으로써, 도 6의 접지장치(62)보다도 제전 효율을 높이고, 또한 도 7의 접지장치(72)와 비교해서 표면층(39)에 주는 대미지를 저감할 수 있다.
실시형태 3.
도 9는, 검사 실시전의 반도체장치의 단면도이다. 반도체장치는 밀봉재(100)로 밀봉되어 있다. 표면층(39) 위에 밀봉재(100)가 형성되어 있다. 밀봉재(100)는 예를 들면 겔 밀봉재이지만 특별히 한정되지 않는다.
밀봉재(100)에 의해, 표면층(39) 상부의 반절연막(38)이 음으로 분극하고, 표면층(39) 하부의 절연막(36)이 양으로 분극하는 일이 있다. 이 분극은, 반도체장치의 신뢰성 평가에 있어서의 내압을 열화시킨다. 이 분극은, 밀봉재를 변경하여 새로운 밀봉재를 사용한 반도체 장치로 보여지는 일이 많다.
표면층(39)이 분극한 반도체장치에 대해 불량 해석을 행한다. 우선 밀봉재(100)를 제거하여, 표면층(39)을 노출시킨다. 이 공정을 밀봉재 제거공정으로 부른다. 밀봉재 제거공정의 후에, 표면층(39)의 전하를 제거한다. 이 공정을 전하 제거공정으로 부른다. 도 10은, 전하 제거공정을 나타낸 단면도이다. 전하 제거공정에서는, 일단에 제1도전체(110)를 갖고, 타단에 제2도전체(112)를 갖는 전압 인가장치(114)를 사용하여, 표면층(39)의 전하를 제거한다.
구체적으로는, 제1도전체(110)를 표면층(39)에 접촉하고, 제2도전체(112)를 반도체장치의 이면에 접촉하고, 제1도전체(110)와 제2도전체(112)에 표면층(39)의 전하를 소멸시키도록 전위차를 생기게 한다. 여기에서는, 제1도전체(110)의 전위를 제2도전체(112)의 전위보다도 높게 한다. 이와 같이 해서, 표면층(39)의 분극에 의한 열화를 회복시킬 수 있다.
도 11은, 본 발명의 실시형태 3에 관한 반도체장치의 검사방법의 변형예를 나타낸 단면도이다. 밀봉재에 의해 반절연막(38)이 음으로 분극하고 절연막(36)이 영으로 분극했을 때에는, 제1도전체(110)를 반도체장치의 이면에 접촉하고, 제2도전체(112)를 표면층(39)에 접촉하여, 제1도전체(110)의 전위를 제2도전체(112)의 전위보다도 높게 한다.
10 셀 구조, 12 종단 구조, 14 기판, 16 애노드, 18 표면 전극, 20 캐소드, 30 웰 영역, 32 FLR 구조, 34 채널 스톱퍼, 36 절연막, 38 반절연막, 39 표면층, 40 외주 전극, 50 저항장치, 50a 제1도전체, 50b 제2도전체, 60, 70, 80 도전체, 62, 72, 82 접지장치, 100 밀봉재, 110 제1도전체, 112 제2도전체, 114 전압 인가장치

Claims (12)

  1. 주전류가 흐르는 셀 구조와, 상기 셀 구조를 둘러싸는 종단 구조가 기판에 형성된 반도체장치의 내압을 검사하는 제1 검사공정과,
    상기 제1 검사공정의 후에, 상기 종단 구조의 상기 기판 위에 절연막과 반절연막의 적어도 한쪽으로 형성된 표면층의 전하를 제거하는 전하 제거공정과,
    상기 전하 제거공정의 후에, 상기 반도체장치의 내압을 검사하는 제2 검사공정을 구비하고,
    상기 제1 검사공정에 의해, 상기 표면층이 분극하며,
    상기 종단 구조에 있어서의 상기 기판의 표면측 중 상기 셀 구조와 반대의 부분에는 채널 스톱퍼가 형성되고,
    상기 셀 구조에, 상기 표면층의 상기 셀 구조측의 부분에 접하도록 표면 전극이 형성되고,
    상기 종단 구조에, 상기 채널 스톱퍼와, 상기 표면층의 상기 채널 스톱퍼측의 부분에 접하도록 외주 전극이 형성되고,
    상기 전하 제거공정에서는,
    저항장치의 일단에 형성된 제1도전체를 상기 표면 전극에 접촉하고, 상기 저항장치의 타단에 형성된 제2도전체를 상기 외주 전극에 접촉하는 것을 특징으로 하는 반도체장치의 검사방법.
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  10. 제 1항에 있어서,
    상기 종단 구조에 있어서 상기 기판의 표면측에는, FLR 구조, 리서프 구조, 또는 VLD 구조가 형성된 것을 특징으로 하는 반도체장치의 검사방법.
  11. 제 1항에 있어서,
    상기 종단 구조에 있어서 상기 기판의 표면측에는 복수의 FLR이 형성되고,
    상기 표면층은, 상기 복수의 FLR 위에, 상기 복수의 FLR과 접하도록 형성된 것을 특징으로 하는 반도체장치의 검사방법.
  12. 제 1항에 있어서,
    상기 반도체장치는 다이오드, IGBT, 또는 MOSFET인 것을 특징으로 하는 반도체장치의 검사방법.
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