CN105261574B - 一种排除电性噪声干扰的方法 - Google Patents

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Abstract

本发明涉及集成电路制造技术领域，尤其涉及一种应用于半导体器件电性测试工艺的排除电性噪声干扰的方法，在半导体器件可接受测试(WAT)前，针对微小电流测试，以聚焦电子束做预处理，利用器件各组成部分形成的单一P型/N型结构，利用表面电荷积累形成的电势差使材料内无序电荷在电场作用下向一端聚集并释放，以排除电性干扰对测试的影响，从而使得后续的电性测试获得稳定准确的测试结果。

Description

一种排除电性噪声干扰的方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种应用于半导体器件电性测试工艺的排除电性噪声干扰的方法。
背景技术
随着集成电路产业的发展，用户的需求也向体积更小化、能耗更低化发展，转变为对设计和工艺的要求就是特征尺寸进一步缩小，在保持器件性能的前提下降低工作电压和电流。这不仅需要更先进的制造工艺和材料，更需要更加精准的量测工具和手法来判断制造工艺是否达到要求。比如，进入90纳米技术节点后，器件的最小工作电压仅仅只有不到1伏特，对应的工作电流则小于1微安，而非工作状态下的漏电流(Ioff)更是小到pA级，类似这种针对极小电流的检测对测试条件非常敏感，晶圆表面和周围的静电以及残存在器件中的电荷都会对测试结果造成很大的干扰。
虽然测试方法已经做了相应的改进，采取多次测试的方法可以降低干扰，并且在除静电的小环境中完成，但还是无法完全避免残存电荷对测试结果的影响，通常第一次测到的漏电流值比真实值高出近 5～10倍，已经远远超出产品规格，对测试结果判断有很大影响，业界还没有能够排除电性噪声的电性检测方法。
目前半导体制造厂通常的做法是在完成后段连线后再对前段工艺的器件电性参数(WAT)做测试，采用尖端极细的探针与连接单一器件各端的金属Pad相接触，通过加载不同的电压、电流组合收集相应的电性参数(如图1测试结构图所示)。在测试微小电流参数，例如Ioff、Ileak时增加测试时间，读取稳定后的测试值有助于排除Pad 表面的静电，但这种方法不能排除半导体材料内部无规则分布的电荷干扰。
以N型MOS器件为例(如图2所示)，栅极氧化物与多晶硅栅位于源漏端之间，N型注入的源漏端位于P型阱中与周围器件互相隔离。半导体工艺通常会用到电子束、离子束设备，以及分布在周围环境的静电，在逐层工艺后，材料内、材料间可能无规则分布着一些自由电荷，在测试时通过连接线传导到测试设备端，对测试结果产生影响。
发明内容
鉴于上述问题，本发明提供一种排除电性噪声干扰的方法，应用于半导体器件的电性测试工艺，通过利用器件各组成部分形成的单一 P型/N型结构，利用表面电荷积累形成的电势差使材料内无序电荷在电场作用下向一端聚集并释放，以排除电性干扰对测试的影响。
本发明解决上述技术问题所采用的技术方案为：
一种排除电性噪声干扰的方法，应用于半导体器件的电性测试工艺，其特征在于，包括：
将一完成后段铜连线工艺后的半导体器件放置于真空腔内的工作台上；
将与所述半导体器件背面接触的工作台接地，以保持“零”电势；
利用聚焦电子束以特定的入射能量入射到所述半导体器件表面的待测试区域，以在所述半导体器件表面形成电势差；
其中，形成的所述电势差驱使所述半导体器件内的无序电荷在电场作用下向一端聚集并释放，以排除电性噪声干扰对所述半导体器件电性测试的影响；以及
对所述半导体器件加载符合电性测试的偏压条件，以进行所述电性测试。
优选的，上述排除电性噪声干扰的方法，其中，所述真空腔体为带电子束的真空腔体。
优选的，上述排除电性噪声干扰的方法，其中，利用聚焦电子束以特定的入射能量入射到所述半导体器件表面的待测试区域时，使所述聚焦电子束与所述半导体器件表面垂直，并平移扫过所述半导体器件表面的待测试区域。
优选的，上述排除电性噪声干扰的方法，其中，当所述半导体器件为NMOS器件时：
所述聚焦电子束的入射能量大于所述NMOS器件表面的移除电子量，以使所述NMOS器件表面呈负偏压状态，从而器件内的无序电荷在负偏压作用下向衬底聚集，并通过所述工作台被释放，以排除干扰电性测试的电荷。
优选的，上述排除电性噪声干扰的方法，其中，当所述半导体器件为PMOS器件时：
所述聚焦电子束的入射能量小于所述PMOS器件表面的移除电子量，以使所述PMOS器件表面呈正偏压状态。
优选的，上述排除电性噪声干扰的方法，其中，所述符合电性测试的偏压条件为四端连续偏压。
上述技术方案具有如下优点或有益效果：本发明提供的一种排除电性噪声干扰的方法，在半导体器件可接受测试(WAT)前，针对微小电流测试，以聚焦电子束做预处理，利用器件各组成部分形成的单一P型/N型结构，利用表面电荷积累形成的电势差使材料内无序电荷在电场作用下向一端聚集并释放，以排除电性干扰对测试的影响，从而使得后续的电性测试获得稳定准确的测试结果。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是现有技术中对半导体器件进行电性测试的测试结构图；
图2是电性测试时电荷干扰测试示意图；
图3是本发明的排除电性噪声干扰的方法流程图；
图4是对半导体器件进行聚焦电子束预处理的示意图；
图5是电子束入射能量与电子溢出量的关系图；
图6是实施例中NMOS器件表面电荷积累与排除示意图。
具体实施方式
下面结合具体实施例对本发明的排除电性噪声干扰的方法作详细说明。
在做电性检测时，与器件电性参数相关工艺，例如有源区、栅极图形工艺，离子注入与离子激活工艺都已经完成，各独立器件皆可以正常运作。但为了尽可能释放材料内无序电荷以排除其干扰，需要在器件内部形成导通回路，无序电荷在导通回路的电场作用下被驱离出器件工作区。本发明要解决的正是排除半导体材料内部电荷在微小电流参数测试时的干扰，使测试值更精确。
本发明的排除电性噪声干扰的方法的原理是：半导体制造厂在产品器件参数可接受测试(WAT)时，针对微小电流测试，在读取测试值前以聚焦电子束做预处理，再以预设偏压获得稳定准确的测试结果。本发明通过利用器件各组成部分形成的单一P型/N型结构，利用表面电荷积累形成的电势差使材料内无序电荷在电场作用下向一端聚集并释放，排除电性干扰对测试的影响。
具体的，如图3所示，本发明提供的一种排除电性噪声干扰的方法，主要包括以下步骤：
首先，将一完成后段铜连线工艺后的半导体器件放置于真空腔内的工作台上；其次，将与半导体器件背面接触的工作台接地，以保持“零”电势；再次，利用聚焦电子束以特定的入射能量入射到半导体器件表面的待测试区域，以在半导体器件表面形成电势差；所形成的所述电势差驱使半导体器件内的无序电荷在电场作用下向一端聚集并释放，以排除电性噪声干扰对半导体器件电性测试的影响；最后，在排除了电性噪声干扰之后，对半导体器件加载符合电性测试的偏压条件，以进行电性测试。
作为一个优选的实施例，本发明采用四端连续偏压对半导体器件进行电性测试。
下面结合一具体的实施例以及附图对本发明的排除电性噪声干扰的方法做详细介绍。
首先，将完成后段铜连线工艺后的晶圆至于真空腔内，与晶圆背面接触的工作台接地，始终保持“零”电势。
其次，如图4所示，利用聚焦电子束1以特定的入射能量入射到晶圆表面的待测试区域，使聚焦电子束1与晶圆表面垂直，并平移扫过待测试区域。
利用聚焦电子束1入射待测试区域的原理是：在一定入射能量的条件下，入射到晶圆表面的电子会激发出二次电子和背散射电子。如图5入射能量与移除电子量的关系图所示，当入射能量介于E1、E2 之间，表面溢出的电子数量多于入射的电子数量，此时表面由于失去电荷偏正极性；反之当入射能量大于E2时，表面溢出的电子数量少于入射的电子数量，此时表面由于获得电子偏负极性。
如图6所示，以NMOS器件为例，需要较大的入射能量使晶圆表面存在更多的电子，在接触孔的连接作用下，NMOS的源、漏极相对于衬底处于低点位状态，此时材料内的无序电荷在此电场作用下向衬底聚集，并通过工作台被释放，排除了干扰测试的电荷，
最后，再在晶圆表面加载电性测试需要的偏压条件，就可以获得准确的测试结果。
当然，在测试PMOS时，则选取介于E1、E2之间的入射能量，其排除干扰电荷的原理与NMOS相同，此处不再赘述。
利用本发明的排除电性噪声干扰的方法，进行电性测试的结果与传统电性测试相比：制备两片相同技术参数的晶圆，在相同测试时间的情况下，使用传统测试条件下得到的非工作状态下源、漏端电流值为30pA/um，而使用本发明提出的测试方法测到的非工作状态下源、漏端电流值约为～2pA/um，其测试结果较原方案更精确。
综上所述，本发明提供了一种排除电性噪声干扰的方法，在半导体器件可接受测试(WAT)前，针对微小电流测试，以聚焦电子束做预处理，利用器件各组成部分形成的单一P型/N型结构，利用表面电荷积累形成的电势差使材料内无序电荷在电场作用下向一端聚集并释放，以排除电性干扰对测试的影响，从而使得后续的电性测试获得稳定准确的测试结果。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (4)

1.一种排除电性噪声干扰的方法，应用于半导体器件的电性测试工艺，其特征在于，包括：
将一完成后段铜连线工艺后的半导体器件放置于真空腔内的工作台上；
将与所述半导体器件背面接触的工作台接地，以保持“零”电势；
利用聚焦电子束以特定的入射能量入射到所述半导体器件表面的待测试区域，以在所述半导体器件表面形成电势差；
其中，形成的所述电势差驱使所述半导体器件内的无序电荷在电场作用下向一端聚集并释放，以排除电性噪声干扰对所述半导体器件电性测试的影响；以及
对所述半导体器件加载符合电性测试的偏压条件，以进行所述电性测试；
所述真空腔体为带电子束的真空腔体；
利用聚焦电子束以特定的入射能量入射到所述半导体器件表面的待测试区域时，使所述聚焦电子束与所述半导体器件表面垂直，并平移扫过所述半导体器件表面的待测试区域。
2.如权利要求1所述的排除电性噪声干扰的方法，其特征在于，当所述半导体器件为NMOS器件时：
所述聚焦电子束的入射能量大于所述NMOS器件表面的移除电子量，以使所述NMOS器件表面呈负偏压状态，从而器件内的无序电荷在负偏压作用下向衬底聚集，并通过所述工作台被释放，以排除干扰电性测试的电荷。
3.如权利要求1所述的排除电性噪声干扰的方法，其特征在于，当所述半导体器件为PMOS器件时：
所述聚焦电子束的入射能量小于所述PMOS器件表面的移除电子量，以使所述PMOS器件表面呈正偏压状态。
4.如权利要求1所述的排除电性噪声干扰的方法，其特征在于，所述符合电性测试的偏压条件为四端连续偏压。
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