CN104241155B - 半导体装置的检查方法 - Google Patents

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Abstract

本发明的目的在于提供一种半导体装置的检查方法，其具有将终端构造中的绝缘膜和/或半绝缘膜的电荷去除的电荷去除工序。本发明涉及的半导体装置的检查方法具有：第1检查工序，在该工序中，对在衬底(14)上形成有单元构造(10)和终端构造(12)的半导体装置的耐压进行检查，该单元构造(10)用于流过主电流，该终端构造(12)包围该单元构造；电荷去除工序，在该第1检查工序之后，在该电荷去除工序中，将该终端构造的在该衬底上方由绝缘膜(36)和/或半绝缘膜(38)形成的表面层(39)的电荷去除；以及第2检查工序，在该电荷去除工序之后，在该第2检查工序中，对该半导体装置的耐压进行检查。

Description

半导体装置的检查方法
技术领域
本发明涉及在例如大电流通断(switching)中使用的半导体装置的检查方法。
背景技术
在专利文献1中公开了一种在终端构造中形成有多个FLR(Field Limiting Ring)的半导体装置。多个FLR是为了抑制半导体装置的耐压下降而设置的。在形成有多个FLR的衬底的主表面上形成有由LOCOS(Local Oxidation of Silicon)形成的场绝缘膜。
专利文献1：日本特开2001-313367号公报
如果终端构造中的绝缘膜由于极化等而带电，则存在在半导体装置的耐压检查中漏电流增加、或者检查时的耐压变得不稳定的问题。终端构造中的半绝缘膜带电也存在同样的问题。因此，需要将终端构造中的绝缘膜和/或半绝缘膜的电荷去除。
发明内容
本发明就是为了解决上述课题而提出的，其目的在于提供一种具有电荷去除工序的半导体装置的检查方法，在该电荷去除工序中，将终端构造中的绝缘膜和/或半绝缘膜的电荷去除。
本发明涉及的半导体装置的检查方法的特征在于，具有：第1检查工序，在该工序中，对在衬底上形成有单元构造和终端构造的半导体装置的耐压进行检查，该单元构造用于流过主电流，该终端构造包围该单元构造；电荷去除工序，在该第1检查工序之后，在该电荷去除工序中，将该终端构造的在该衬底的上方由绝缘膜和/或半绝缘膜形成的表面层的电荷去除；以及第2检查工序，在该电荷去除工序之后，在该第2检查工序中，对该半导体装置的耐压进行检查。
本发明涉及的其他半导体装置的检查方法的特征在于，具有：电荷去除工序，在该工序中，将在衬底上形成有单元构造和终端构造的半导体装置的表面层的电荷去除，该单元构造用于流过主电流，该终端构造形成为包围该单元构造，并在该终端构造的表面具有由绝缘膜和/或半绝缘膜形成的该表面层；以及检查工序，在该电荷去除工序之后，在该检查工序中，对该半导体装置的耐压进行检查。
本发明涉及的其他半导体装置的检查方法的特征在于，具有：封装材料去除工序，在该工序中，将在衬底上形成有单元构造、终端构造、及封装材料的半导体装置的该封装材料去除，使该终端构造所具有的在表面上由绝缘膜和/或半绝缘膜形成的表面层露出，其中，该单元构造用于流过主电流，该终端构造包围该单元构造，该封装材料形成在该表面层的上方；以及电荷去除工序，在该封装材料去除工序之后，在该电荷去除工序中，将该表面层的电荷去除。
发明的效果
根据本发明，能够将终端构造中的绝缘膜和/或半绝缘膜的电荷去除。
附图说明
图1是芯片状态的半导体装置的剖面图。
图2是说明第1检查工序的剖面图。
图3是说明电荷去除工序的剖面图。
图4是示出待机时间和漏电流的关系的曲线图。
图5是检查实施前的半导体装置的剖面图。
图6是示出实施方式2涉及的电荷去除工序的剖面图。
图7是表示接地装置的变形例的剖面图。
图8是表示接地装置的其他变形例的剖面图。
图9是检查实施前的半导体装置的剖面图。
图10是表示实施方式3涉及的电荷去除工序的剖面图。
图11是表示本发明的实施方式3涉及的半导体装置的检查方法的变形例的剖面图。
标号的说明
10：单元构造；12：终端构造；14：衬底；16：阳极；18：表面电极；20：阴极；30：阱区域；32：FLR构造；34：沟道截断部；36：绝缘膜；38：半绝缘膜；39：表面层；40：外周电极；50：电阻装置；50a：第1导电体；50b：第2导电体；60、70、80：导电体；62、72、82：接地装置；100：封装材料；110：第1导电体；112：第2导电体；114：电压施加装置。
具体实施方式
参照附图，对本发明的实施方式涉及的半导体装置的检查方法进行说明。存在对相同或对应的结构要素标注相同的标号，省略重复说明的情况。
实施方式1.
图1是芯片状态的半导体装置的剖面图。该半导体装置在芯片的中央部分具有流过主电流的单元构造10。并且，以包围单元构造10的方式形成有终端构造12。单元构造10和终端构造12形成在衬底14上。
对单元构造10进行说明。在单元构造10中的衬底14的表面侧形成有阳极16。在阳极16的上方形成有表面电极18。在衬底14的背面形成有阴极20。
对终端构造12进行说明。在终端构造12中的衬底14的表面侧形成有阱区域30、FLR构造32、以及沟道截断部34。阱区域30与阳极16接触。FLR构造32中形成有多个FLR(FieldLimiting Ring)。所谓的FLR构造32，是通过形成浮动的扩散层而实现半导体装置内的电场缓和的构造。沟道截断部34形成在衬底14的表面侧，位于终端构造12中与单元构造10相反的部分上。
在终端构造12的衬底14的上方，以与阱区域30及FLR构造32接触的方式形成有绝缘膜36。绝缘膜36由SiO2形成。在绝缘膜36的上方形成有半绝缘膜38。有时将绝缘膜36和半绝缘膜38一起称为表面层39。表面层39以与多个FLR接触的方式形成在多个FLR的上方。在沟道截断部34的上方形成有外周电极40。外周电极40与表面层39接触。
对上述半导体装置的检查方法进行说明。首先，实施对半导体装置的耐压进行检查的第1检查工序。图2是说明第1检查工序的剖面图。在第1检查工序中，向阳极16施加负电压，向阴极20施加正电压。由此，阳极16的电位变得比阴极20的电位低。并且，表面电极18侧的表面层39极化为正。另外，外周电极40侧的表面层39极化为负。
在第1检查工序之后，实施将表面层39的电荷去除的电荷去除工序。图3是说明电荷去除工序的剖面图。在电荷去除工序中采用电阻装置50。在电阻装置50的一端形成有第1导电体50a。在电阻装置50的另一端形成有第2导电体50b。第1导电体50a和第2导电体50b例如具有针状的形状。
在电荷去除工序中，将第1导电体50a抵接在表面电极18上，将第2导电体50b抵接在外周电极40上。由于表面电极18与表面层39的位于单元构造10侧的部分接触，外周电极40与表面层39的位于沟道截断部34侧的部分接触，因此，能够利用电阻装置50将表面层39的电荷从表面层39的两端引出。在图3中，以箭头示出电荷的移动方向。这样，去除表面层39的电荷。在电荷去除工序之后，实施对半导体装置的耐压进行检查的第2检查工序。
此外，如果在第1检查工序实施之后，在表面层39保持带电的状态下实施第2检查工序，则由表面层39的电荷而产生漏电流。可以想到在第1检查工序之后，经过一定的延迟时间(待机时间)后再实施第2检查工序，以抑制该漏电流。图4是示出实施对半导体装置施加3000V的第1检查工序后的待机时间、和在第2检查工序中检测出的漏电流的关系的曲线图。直至第2检查工序中的漏电流下降至例如小于或等于0.5μA为止，需要至少1.4秒左右的待机时间。因而存在检查时间变长的问题。
因此，在本发明的实施方式1涉及的半导体装置的检查方法中，通过在第1检查工序实施后的电荷去除工序而将表面层39的电荷去除。因而，由于无需设置待机时间而能够缩短检查时间。
在电荷去除工序中，也可以利用除了电阻装置50以外的手段将表面层39的电荷去除。半导体装置只要具有终端构造即可，并不特别限定，除了二极管以外，也可以是例如IGBT或MOSFET。表面层39由绝缘膜36和半绝缘膜38形成，但也可以由绝缘膜36、半绝缘膜38中的某一方而形成。检查对象并不限定于芯片状态的半导体装置，也可以是晶圆状态的半导体装置。不限定于FLR构造32，也可以在终端构造12中的衬底14的表面侧形成RESURF构造或VLD(Variation of lateral Doping)构造。此外，上述变形也能够应用于以下实施方式涉及的半导体装置的检查方法。
实施方式2.
图5是检查实施前的半导体装置的剖面图。由于处理过程中的离子进入等外界影响而在表面层39产生电荷。在本发明的实施方式2涉及的半导体装置的检查方法中，首先，实施电荷去除工序而将表面层39的电荷去除。
图6是表示实施方式2涉及的电荷去除工序的剖面图。在电荷去除工序中采用接地装置62，该接地装置62在一端具有导电体60，另一端接地。导电体60具有针状的形状。将导电体60抵接在表面层39上，将表面层39的电荷去除。在电荷去除工序之后，实施对半导体装置的耐压进行检查的检查工序。由此，能够进行稳定的耐压测定。
此外，在由于来自外界的影响而使表面层39带电的情况下，也可以想到使半导体装置受热而进行放电。然而，存在通过进行加热而对半导体装置造成热损伤，或者直至半导体装置恢复为常温为止需要时间的问题。在本发明的实施方式2中，由于采用接地装置62而去除表面层39的电荷，因此不会对半导体装置造成热损伤，并且能够缩短检查时间。
图7是表示接地装置的变形例的剖面图。在接地装置72的一端形成的导电体70具有板状的形状。导电体70为板状导电板。在电荷去除工序中，使导电体70与表面层39面接触而将表面层39的电荷去除。通过使导电体70和表面层39面接触，从而与图6的接地装置62相比，能够提高放电效率。
图8是表示接地装置的其他变形例的剖面图。在接地装置82的一端形成的导电体80是例如金属箔等导电带(ribbon)。在电荷去除工序中，使导电体80与表面层39面接触而将表面层39的电荷去除。通过按照上述方式使导电体80和表面层39面接触，从而与图6的接地装置62相比，能够提高放电效率，并且，与图7的接地装置72相比，能够减小对表面层39造成的损伤。
实施方式3.
图9是检查实施前的半导体装置的剖面图。半导体装置由封装材料100封装。在表面层39的上方形成有封装材料100。封装材料100为例如凝胶封装材料，没有特别限定。
有时由于封装材料100而使表面层39上部的半绝缘膜38极化为负，使表面层39下部的绝缘膜36极化为正。该极化使半导体装置的可靠性评价中的耐压性恶化。该极化在变更封装材料而采用新的封装材料的半导体装置中常见。
对表面层39极化后的半导体装置进行故障解析。首先，去除封装材料100，使表面层39露出。将该工序称为封装材料去除工序。在封装材料去除工序之后，去除表面层39的电荷。将该工序称为电荷去除工序。图10是表示电荷去除工序的剖面图。在电荷去除工序中，采用电压施加装置114将表面层39的电荷去除，该电压施加装置114在一端具有第1导电体110，在另一端具有第2导电体112。
具体而言，将第1导电体110抵接在表面层39上，将第2导电体112抵接在半导体装置的背面，使第1导电体110和第2导电体112产生电位差，以消除表面层39的电荷。在此，使第1导电体110的电位高于第2导电体112的电位。这样，能够使因表面层39的极化而引起的恶化恢复。
图11是表示本发明的实施方式3涉及的半导体装置的检查方法的变形例的剖面图。在由于封装材料而使半绝缘膜38极化为负、使绝缘膜36极化为正时，将第1导电体110抵接在半导体装置的背面，将第2导电体112抵接至表面层39，使第1导电体110的电位高于第2导电体112的电位。

Claims (5)

1.一种半导体装置的检查方法，其特征在于，具有：
第1检查工序，在该工序中，对在衬底上形成有单元构造和终端构造的半导体装置施加电压，该单元构造用于流过主电流，该终端构造包围所述单元构造；
电荷去除工序，在所述第1检查工序之后，在该电荷去除工序中，将所述终端构造的在所述衬底的上方由绝缘膜和/或半绝缘膜形成的表面层的电荷去除；以及
第2检查工序，在所述电荷去除工序之后，在该第2检查工序中，对所述半导体装置的耐压进行检查，
利用所述第1检查工序，使所述表面层进行极化，
在所述终端构造中，在所述衬底的表面侧中的与所述单元构造相反的部分，形成沟道截断部，
在所述单元构造中，以与所述表面层的位于所述单元构造侧的部分接触的方式形成表面电极，
在所述终端构造中，以与所述沟道截断部、和所述表面层的位于所述沟道截断部侧的部分接触的方式形成外周电极，
在所述电荷去除工序中，将在电阻装置的一端形成的第1导电体抵接在所述表面电极上，将在所述电阻装置的另一端形成的第2导电体抵接在所述外周电极上。
2.一种半导体装置的检查方法，其特征在于，具有：
封装材料去除工序，在该工序中，将在衬底上形成有单元构造、终端构造、及封装材料的半导体装置的所述封装材料去除，使所述终端构造所具有的在表面上由绝缘膜和/或半绝缘膜形成的表面层露出，其中，所述单元构造用于流过主电流，所述终端构造包围所述单元构造，所述封装材料形成在所述表面层的上方；以及
电荷去除工序，在所述封装材料去除工序之后，在该电荷去除工序中，将所述表面层的电荷去除，
在所述电荷去除工序中，将在电压施加装置的一端形成的第1导电体抵接在所述表面层上，将在所述电压施加装置的另一端形成的第2导电体抵接在所述半导体装置的背面，使所述第1导电体和所述第2导电体产生电位差，以消除所述表面层的电荷。
3.根据权利要求1或2所述的半导体装置的检查方法，其特征在于，
在所述终端构造中，在所述衬底的表面侧形成有FLR构造、RESURF构造或VLD构造。
4.根据权利要求1或2所述的半导体装置的检查方法，其特征在于，
在所述终端构造中，在所述衬底的表面侧形成有多个FLR，
所述表面层以与所述多个FLR接触的方式形成在所述多个FLR的上方。
5.根据权利要求1或2所述的半导体装置的检查方法，其特征在于，
所述半导体装置为二极管、IGBT或者MOSFET。
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