CN110246814B - 功率芯片预封装、封装方法及其结构、晶圆预封装结构 - Google Patents
功率芯片预封装、封装方法及其结构、晶圆预封装结构 Download PDFInfo
- Publication number
- CN110246814B CN110246814B CN201910467609.2A CN201910467609A CN110246814B CN 110246814 B CN110246814 B CN 110246814B CN 201910467609 A CN201910467609 A CN 201910467609A CN 110246814 B CN110246814 B CN 110246814B
- Authority
- CN
- China
- Prior art keywords
- power chip
- packaging
- electrodes
- wafer
- extraction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 149
- 238000000034 method Methods 0.000 title claims abstract description 47
- 238000000605 extraction Methods 0.000 claims abstract description 84
- 239000005022 packaging material Substances 0.000 claims abstract description 10
- 238000005520 cutting process Methods 0.000 claims abstract description 5
- 238000012858 packaging process Methods 0.000 claims description 21
- 238000002788 crimping Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000006835 compression Effects 0.000 claims description 6
- 238000007906 compression Methods 0.000 claims description 6
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- 238000005245 sintering Methods 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- -1 silicon carbide metal-oxide Chemical class 0.000 claims description 5
- 229910000833 kovar Inorganic materials 0.000 claims description 4
- 239000011156 metal matrix composite Substances 0.000 claims description 4
- 238000011084 recovery Methods 0.000 claims description 4
- 238000003466 welding Methods 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 description 9
- 238000005538 encapsulation Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 239000004642 Polyimide Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 230000001351 cycling effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000004814 polyurethane Substances 0.000 description 2
- 229920002635 polyurethane Polymers 0.000 description 2
- 229920002050 silicone resin Polymers 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
Abstract
本发明公开了一种功率芯片预封装、封装方法及其结构、晶圆预封装结构，用于晶圆，晶圆上阵列排布有多个功率芯片，功率芯片的第一电极位于晶圆的第一表面，功率芯片的第二电极位于晶圆的第二表面，该预封装方法包括：将多个第一引出电极分别连接在功率芯片的第一电极上；利用封装材料填充各个第一引出电极之间的空间，形成包围第一引出电极的第一封装层；将多个第二引出电极分别连接在功率芯片的第二电极上；利用封装材料填充第二引出电极之间的空间，形成包围第二引出电极的第二封装层；对晶圆进行切割，形成预封装功率芯片。通过实施本发明，避免了功率芯片终端受到污染的可能，提高了功率芯片终端耐压的可靠性。
Description
技术领域
本发明涉及功率器件技术领域，具体涉及一种功率芯片预封装、封装方法及其结构、晶圆预封装结构。
背景技术
功率半导体器件通常是指通过电流为数十至数千安，承受电压为数百伏以上的电力电子器件，主要用于电力设备的电能变换。功率半导体器件包括绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)、碳化硅金属－氧化物半导体场效应晶体管(SiC MOSFET)等器件，其中，IGBT属于电压控制型电力电子器件，具有输入阻抗大、驱动功率小、控制电路简单、开关损耗小、开关速度快、工作频率高、元件容量大、无吸收电路等优点，已广泛应用于工业变流、电力牵引等领域。
目前，现有的功率芯片封装方法多采用先将晶圆进行划片形成单颗的功率芯片，然后在对功率芯片进行后续封装工艺。由于传统的封装方法首先要对晶圆划片形成单颗芯片，这就造成功率芯片从划片开始就要暴露在外部环境中，其终端势必会受到一定的污染，尤其是对于高压芯片，其终端对外部环境更加敏感，更容易受到污染，从而导致器件可靠性下降。此外，对划片后芯片的存储与取放也增加了封装流程和成本，影响封装效率。
发明内容
有鉴于此，本发明实施例提供了一种功率芯片预封装、封装方法及其结构、晶圆预封装结构，以解决现有功率芯片封装方法会污染芯片终端、器件可靠性低的问题。
本发明提出的技术方案如下：
本发明实施例第一方面提供一种功率芯片预封装方法，用于晶圆，所述晶圆上阵列排布有多个功率芯片，所述功率芯片的第一电极位于所述晶圆的第一表面，所述功率芯片的第二电极位于所述晶圆的第二表面，该功率芯片预封装方法包括：将多个第一引出电极分别连接在所述功率芯片的第一电极上；利用封装材料填充各个第一引出电极之间的空间，形成包围所述第一引出电极的第一封装层；将多个第二引出电极分别连接在所述功率芯片的第二电极上；利用所述封装材料填充所述第二引出电极之间的空间，形成包围所述第二引出电极的第二封装层；对所述晶圆进行切割，形成预封装功率芯片。
可选地，将多个第一引出电极分别连接在所述功率芯片的第一电极上，包括：采用焊接或烧结工艺将多个第一引出电极分别连接在所述功率芯片的第一电极上。
可选地，将多个第二引出电极分别连接在所述功率芯片的第二电极上，包括：采用焊接或烧结工艺将多个第二引出电极分别连接在所述功率芯片的第二电极上。
本发明实施例第二方面提供一种功率芯片封装方法，该功率芯片封装方法包括：通过压接封装工艺封装根据本发明实施例第一方面及第一方面任一项所述的功率芯片预封装方法得到的预封装功率芯片。
本发明实施例第三方面提供一种晶圆预封装结构，该晶圆预封装结构包括：晶圆，所述晶圆包括阵列排布的多个功率芯片，所述功率芯片的第一电极位于所述晶圆的第一表面，所述功率芯片的第二电极位于所述晶圆的第二表面；多个第一引出电极，分别连接在所述第一电极上；第一封装层，填充各个第一引出电极之间的空间；多个第二引出电极，分别连接在所述第二电极上；第二封装层，填充各个第二引出电极之间的空间，且附着在所述晶圆的第二表面。
可选地，所述第二引出电极的尺寸小于所述功率芯片的尺寸，且大于第一引出电极的尺寸。
可选地，该晶圆预封装结构还包括：第一连接层，所述第一连接层设置在所述第一引出电极和所述第一电极之间；第二连接层，所述第二连接层设置在所述第二引出电极和所述第二电极之间。
可选地，所述第一引出电极或第二引出电极包括：钼片或金属基复合材料可伐合金片。
可选地，所述第一连接层或第二连接层包括：铅锡、铅锡银、纳米银或纳米铜中的任意一种。
可选地，所述功率芯片包括：双绝缘栅晶体管、快恢复二极管及碳化硅金属－氧化物半导体场效应晶体管中的任意一种。
本发明实施例第四方面提供一种功率芯片预封装结构，该功率芯片预封装结构包括：功率芯片，具有第一电极和与所述第一电极设置在相对面的第二电极；多个第一引出电极，分别连接在所述第一电极上；第一封装层，设置在所述功率芯片上，包围所述第一引出电极的侧面；多个第二引出电极，分别连接在所述第二电极上；第二封装层，包围所述第二引出电极的侧面且附着在所述晶圆的第二表面。
本发明实施例第五方面提供一种功率芯片封装结构，该功率芯片封装结构包括：如本发明实施例第四方面所述的功率芯片预封装结构；封装结构，所述封装结构包括功率芯片压接封装结构，用于封装所述功率芯片预封装结构。
本发明提出的技术方案，具有如下效果：
本发明实施例提供的功率芯片预封装方法，在对晶圆进行切割形成单颗功率芯片之前就对功率芯片进行了预封装，使得功率芯片从晶圆划片开始就与外部环境隔绝，避免了功率芯片终端受到污染的可能，提高了功率芯片终端的耐压的可靠性。由于晶圆的第一表面和第二表面都有封装料做支撑，在划片时能够显著改善传统晶圆功率芯片表面终端的崩边现象，提升划片的质量和功率芯片的终端可靠性。同时，该预封装方法在形成单颗功率芯片前完成了功率芯片的双面保护，在提升芯片耐压坚固性的同时，减少了传统封装工艺中功率芯片的存储和取放工艺，在节省封装环节和成本的基础上，通过晶圆级的预封装，降低了后续封装工艺管控要求，在提高封装良率的同时降低了封装成本。
本发明实施例提供的功率芯片封装方法，采用压接封装工艺对预封装功率芯片进行封装时，由于功率芯片进行了预封装，最大程度保护了功率芯片不受封装工艺的影响。因此压接封装克服了功率芯片终端必须暴露在外的缺陷，避免了功率芯片终端在压接封装时受到污染的可能，提高了功率芯片终端耐压的可靠性。
本发明实施例提供的晶圆预封装结构，通过设置晶圆中各个功率芯片的预封装结构，即功率芯片的两侧设置有第一引出电极、第二引出电极、第一封装层及第二封装层等，使得功率芯片从晶圆划片开始就与外部环境隔绝，避免了功率芯片终端受到污染的可能，提高了功率芯片终端耐压的可靠性。由于晶圆的第一表面和第二表面设置有第一封装层和第二封装层，且第二封装层与晶圆第二表面接触，后续对晶圆划片时能够显著改善功率芯片表面终端的崩边现象，提升划片的质量和功率芯片的终端可靠性。同时，该预封装结构减少了传统封装功率芯片产生的存储和取放成本，降低了后续封装工艺管控要求，在提高封装良率的同时降低了封装成本。
本发明实施例提供的功率芯片预封装结构，功率芯片的两侧设置有第一引出电极、第二引出电极、第一封装层及第二封装层等，使得功率芯片从晶圆划片开始就与外部环境隔绝，避免了功率芯片终端受到污染的可能，提高了功率芯片终端耐压的可靠性。由于晶圆的第一表面和第二表面设置有第一封装层和第二封装层，且第二封装层与晶圆第二表面接触，后续对晶圆划片时能够显著改善功率芯片表面终端的崩边现象，提升划片的质量和功率芯片的终端可靠性。同时，该预封装结构减少了传统封装功率芯片产生的存储和取放成本，降低了后续封装工艺管控要求，在提高封装良率的同时降低了封装成本。
本发明实施例提供的功率芯片封装结构包括功率芯片预封装结构和封装结构，其中功率芯片预封装结构包括第一引出电极、第二引出电极、第一封装层、第二封装层等，最大程度保护了功率芯片不受封装工艺的影响。因此压接封装克服了功率芯片终端必须暴露在外的缺陷，避免了功率芯片终端在压接封装时受到污染的可能，提高了功率芯片终端的耐压和漏电流的可靠性。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的功率芯片预封装方法的流程图；
图2A至图2E是根据本发明实施例的功率芯片预封装方法所得到的结构示意图。
图3是根据本发明实施例的功率芯片封装方法所得到的结构示意图；
图4是根据本发明实施例功率芯片预封装结构的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
本发明实施例提供一种功率芯片预封装方法，用于晶圆，晶圆上阵列排布有多个功率芯片，功率芯片的第一电极位于晶圆的第一表面，功率芯片的第二电极位于晶圆的第二表面，该功率芯片预封装方法包括如下步骤：
S101：将多个第一引出电极31分别连接在功率芯片12的第一电极11上。该功率芯片12可以是双绝缘栅晶体管、快恢复二极管及碳化硅金属－氧化物半导体场效应晶体管中的任意一种。当该功率芯片12为IGBT时，第一电极11可以是功率芯片的发射极，第二电极13可以是功率芯片的集电极。将第一引出电极31连接在功率芯片12的第一电极11上时，可以首先将焊膏或焊片21涂覆或放置在第一电极11的表面，之后采用焊接或烧结工艺，将第一引出电极31固定在功率芯片12的第一电极11上。其中，第一引出电极31可以与第一电极11一一对应。经过S101后的结构如图2A所示。
S12：利用封装材料填充各个第一引出电极31之间的空间，形成包围第一引出电极31的第一封装层41。具体地，封装材料可以是包含树脂、固化剂和促进剂的模塑料，其中树脂成分可以为环氧树脂、硅树脂、聚氨酯以及酚醛树脂；也可以为聚酰亚胺(PI)。第一封装层41的高度可以与第一引出电极31的高度相同，也可以不同，本申请对此不做限定。经过S102后的结构如图2B所示。
S103：将多个第二引出电极32分别连接在功率芯片12的第二电极13上。具体地，将第二引出电极32连接在功率芯片12的第二电极13上时，可以首先将焊膏或焊片22涂覆或放置在第二电极13的表面，之后采用焊接或烧结工艺，将第二引出电极32固定在功率芯片12的第二电极13上。其中，第二引出电极32可以与第一引出电极31及第一电极11一一对应。经过S103后的结构如图2C所示。
S104：利用封装材料填充第二引出电极32之间的空间，形成包围第二引出电极32的第二封装层42。其中，第二封装层42的材料可以与第一封装层41的材料相同，也可以不同，本申请对此不做限定。经过S104后的结构如图2D所示。
S105：对晶圆进行切割，形成预封装功率芯片100。对晶圆进行切割时，可以采用机械切割或者等离子刻蚀的方式，也可以选用其他切割方式，本申请对此不做限定。经过S105后的结构如图2E所示。
本发明实施例提供的功率芯片预封装方法，在对晶圆进行切割形成单颗功率芯片之前就对功率芯片进行了预封装，使得功率芯片从晶圆划片开始就与外部环境隔绝，避免了功率芯片终端受到污染的可能，提高了功率芯片终端耐压的可靠性。由于晶圆的第一表面和第二表面都有封装料做支撑，在划片时能够显著改善传统晶圆功率芯片表面终端的崩边现象，提升划片的质量和功率芯片的终端可靠性。同时，该预封装方法在形成单颗功率芯片前完成了功率芯片的双面保护，在提升芯片耐压坚固性的同时，减少了传统封装工艺中功率芯片的存储和取放工艺，在节省封装环节和成本的基础上，通过晶圆级的预封装，降低了后续封装工艺管控要求，在提高封装良率的同时降低了封装成本。
实施例2
本发明实施例还提供一种功率芯片封装方法，该功率芯片封装方法包括如下步骤：
通过压接封装工艺封装根据实施例1所述的功率芯片预封装方法得到的预封装功率芯片。
采用压接封装工艺封装预封装功率芯片时，如图3所示，可以将预封装功率芯片100装入封装外壳200中，并将其放置在下盖板400的凸台上，在顶部再施加上盖板300，从而完成压接式功率器件的封装。
本发明实施例提供的功率芯片封装方法，采用压接封装工艺对预封装功率芯片进行封装时，由于功率芯片进行了预封装，最大程度保护了功率芯片不受封装工艺的影响。因此压接封装克服了功率芯片终端必须暴露在外的缺陷，避免了功率芯片终端在压接封装时受到污染的可能，提高了功率芯片终端耐压的可靠性。
实施例3
本发明实施例还提供一种晶圆预封装结构，如图2D所示，该晶圆预封装结构包括：晶圆，晶圆包括阵列排布的多个功率芯片12，功率芯片12的第一电极11位于晶圆的第一表面，功率芯片12的第二电极13位于晶圆的第二表面；多个第一引出电极31，分别连接在第一电极11上；第一封装层41，填充各个第一引出电极31之间的空间；多个第二引出电极32，分别连接在第二电极13上；第二封装层42，填充各个第二引出电极32之间的空间，且附着在晶圆的第二表面。
本发明实施例提供的晶圆预封装结构，通过设置晶圆中各个功率芯片的预封装结构，即功率芯片的两侧设置有第一引出电极、第二引出电极、第一封装层及第二封装层等，使得功率芯片从晶圆划片开始就与外部环境隔绝，避免了功率芯片终端受到污染的可能，提高了功率芯片终端的耐压的可靠性。由于晶圆的第一表面和第二表面设置有第一封装层和第二封装层，且第二封装层与晶圆第二表面接触，后续对晶圆划片时能够显著改善功率芯片表面终端的崩边现象，提升划片的质量和功率芯片的终端可靠性。同时，该预封装结构减少了传统封装功率芯片产生的存储和取放成本，降低了后续封装工艺管控要求，在提高封装良率的同时降低了封装成本。
作为本发明实施例的一种可选的实施方式，第二引出电极32的尺寸小于功率芯片12的尺寸，且大于第一引出电极31的尺寸。例如，第二引出电极32的尺寸可以比功率芯片12小1毫米左右。在本发明实施例中，设置第二引出电极32的尺寸小于功率芯片12的尺寸大于第一引出电极31的尺寸，可以使得功率芯片12弯曲时避免因产生裂纹甚至发生脆断而失效，提高了功率芯片的可靠性。
可选地，本发明实施例中功率芯片12可以包括双绝缘栅晶体管(IGBT)、快恢复二极管(FRD)及碳化硅金属－氧化物半导体场效应晶体管(SiCMOSFET)中的任意一种，本发明并不以此为限。当功率芯片12为IGBT时，功率芯片的第一电极11为发射极，功率芯片12的第二电极13为集电极。
可选地，第一封装层41和第二封装层42可以是包含树脂、固化剂和促进剂的模塑料，其中树脂成分可以为环氧树脂、硅树脂、聚氨酯以及酚醛树脂；也可以为聚酰亚胺(PI)。第一封装层41和第二封装层42的材料可以相同，也可以不同，本申请对此不做限定。
作为本发明实施例的一种可选的实施方式，为避免功率芯片12在经受温度循环工况时，由于不同材料之间的热膨胀系数差异，导致热失配产生的热应力对功率芯片12造成损伤，第一引出电极31和第二引出电极32的材质可以是金属钼或金属基复合材料可伐合金，金属基复合材料可伐合金可以是金属钼与硅的合金或金属钼与铝的合金，并且，第一引出电极31和第二引出电极32的热膨胀系数与功率芯片12的热膨胀系数相近，该热膨胀系数可以是6±2ppm/℃，以提高功率芯片12抗温度循环、功率循环的可靠性。
作为本发明实施例的一种可选的实施方式，如图2D所示，该晶圆预封装结构还包括：第一连接层21，第一连接层21设置在第一引出电极31和第一电极11之间；第二连接层22，第二连接层22设置在第二引出电极32和第二电极13之间。具体地，第一连接层21和/或第二连接层22的材料为铅锡、铅锡银、纳米银或纳米铜中的任意一种。第一连接层21与第二连接层22的材料可以相同，也可以不同，本申请对此不做限定。可选地，本发明实施例中第二引出电极32和第二电极13之间设置第二连接层22时，由于封装过程中是在晶圆上设置第二连接层22和第二引出电极32之后，利用封装材料填充第二引出电极32之间的空间形成第二封装层42，因此各第二引出电极32之间的第二封装层42附着在晶圆的第二表面，即第二封装层42与晶圆的第二表面接触，从而可以在后续划片时更好的保护功率芯片的终端。
实施例4
本发明实施例还提供一种功率芯片预封装结构，如图4所示，该功率芯片预封装结构包括：功率芯片12，具有第一电极11和与第一电极11设置在相对面的第二电极13；多个第一引出电极31，分别连接在第一电极11上；第一封装层41，设置在功率芯片12上，包围第一引出电极31的侧面；多个第二引出电极32，分别连接在第二电极13上；第二封装层42，包围第二引出电极32的侧面且接触第二电极13。可选地，在第一引出电极31和第一电极11之间还可以设置第一连接层21，在第二引出电极32和第二电极13之间还可以设置第二连接层22。由于封装过程中是在晶圆上设置第二连接层22和第二引出电极32之后，利用封装材料填充第二引出电极32之间的空间形成第二封装层42，因此各第二引出电极32之间的第二封装层42附着在晶圆的第二表面，即第二封装层42与晶圆的第二表面接触，从而可以在后续划片时更好的保护功率芯片的终端。
本发明实施例提供的功率芯片预封装结构，功率芯片的两侧设置有第一引出电极、第二引出电极、第一封装层及第二封装层等，使得功率芯片从晶圆划片开始就与外部环境隔绝，避免了功率芯片终端受到污染的可能，提高了功率芯片终端耐压的可靠性。由于晶圆的第一表面和第二表面设置有第一封装层和第二封装层，且第二封装层与晶圆第二表面接触，后续对晶圆划片时能够显著改善功率芯片表面终端的崩边现象，提升划片的质量和功率芯片的终端可靠性。同时，该预封装结构减少了传统封装功率芯片产生的存储和取放成本，降低了后续封装工艺管控要求，在提高封装良率的同时降低了封装成本。
实施例5
本发明实施例还提供一种功率芯片封装结构，该功率芯片封装结构包括：如实施例4所述的功率芯片预封装结构；封装结构，该封装结构包括功率芯片压接封装结构，用于封装所述功率芯片预封装结构。
本发明实施例提供的功率芯片封装结构包括功率芯片预封装结构和封装结构，其中功率芯片预封装结构包括第一引出电极、第二引出电极、第一封装层、第二封装层等，最大程度保护了功率芯片不受封装工艺的影响。因此压接封装克服了功率芯片终端必须暴露在外的缺陷，避免了功率芯片终端在压接封装时受到污染的可能，提高了功率芯片终端耐压的可靠性。
虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。
Claims (11)
1.一种功率芯片预封装方法，用于晶圆，所述晶圆上阵列排布有多个功率芯片，所述功率芯片的第一电极位于所述晶圆的第一表面，所述功率芯片的第二电极位于所述晶圆的第二表面，其特征在于，包括：
将多个第一引出电极分别连接在所述功率芯片的第一电极上；
利用封装材料填充各个第一引出电极之间的空间，形成包围所述第一引出电极的第一封装层；
将多个第二引出电极分别连接在所述功率芯片的第二电极上，所述第二引出电极的尺寸小于所述功率芯片的尺寸，且大于第一引出电极的尺寸；
利用所述封装材料填充所述第二引出电极之间的空间，形成包围所述第二引出电极的第二封装层；
对所述晶圆进行切割，形成预封装功率芯片。
2.根据权利要求1所述功率芯片预封装方法，其特征在于，将多个第一引出电极分别连接在所述功率芯片的第一电极上，包括：
采用焊接或烧结工艺将多个第一引出电极分别连接在所述功率芯片的第一电极上。
3.根据权利要求1所述功率芯片预封装方法，其特征在于，将多个第二引出电极分别连接在所述功率芯片的第二电极上，包括：
采用焊接或烧结工艺将多个第二引出电极分别连接在所述功率芯片的第二电极上。
4.一种功率芯片封装方法，其特征在于，包括：
通过压接封装工艺封装根据权利要求1-3任一项所述的功率芯片预封装方法得到的预封装功率芯片。
5.一种晶圆预封装结构，其特征在于，包括：
晶圆，所述晶圆包括阵列排布的多个功率芯片，所述功率芯片的第一电极位于所述晶圆的第一表面，所述功率芯片的第二电极位于所述晶圆的第二表面，所述功率芯片采用权利要求1-3任一项所述的功率芯片预封装方法进行预封装；
多个第一引出电极，分别连接在所述第一电极上；
第一封装层，填充各个第一引出电极之间的空间；
多个第二引出电极，分别连接在所述第二电极上，所述第二引出电极的尺寸小于所述功率芯片的尺寸，且大于第一引出电极的尺寸；
第二封装层，填充各个第二引出电极之间的空间，且附着在所述晶圆的第二表面。
6.根据权利要求5所述的晶圆预封装结构，其特征在于，还包括：
第一连接层，所述第一连接层设置在所述第一引出电极和所述第一电极之间；
第二连接层，所述第二连接层设置在所述第二引出电极和所述第二电极之间。
7.根据权利要求5所述的晶圆预封装结构，其特征在于，所述第一引出电极或第二引出电极包括：钼片或金属基复合材料可伐合金片。
8.根据权利要求6所述的晶圆预封装结构，其特征在于，所述第一连接层或第二连接层包括：铅锡、铅锡银、纳米银或纳米铜中的任意一种。
9.根据权利要求5-8任一项所述的晶圆预封装结构，其特征在于，所述功率芯片包括：双绝缘栅晶体管、快恢复二极管及碳化硅金属-氧化物半导体场效应晶体管中的任意一种。
10.一种功率芯片预封装结构，其特征在于，所述功率芯片预封装结构采用权利要求1-3任一项所述的功率芯片预封装方法制备得到，包括：
功率芯片，具有第一电极和与所述第一电极设置在相对面的第二电极；
多个第一引出电极，分别连接在所述第一电极上；
第一封装层，设置在所述功率芯片上，包围所述第一引出电极的侧面；
多个第二引出电极，分别连接在所述第二电极上，所述第二引出电极的尺寸小于所述功率芯片的尺寸，且大于第一引出电极的尺寸；
第二封装层，包围所述第二引出电极的侧面且附着在所述晶圆的第二表面。
11.一种功率芯片封装结构，其特征在于，包括：
如权利要求10所述的功率芯片预封装结构；
封装结构，所述封装结构包括功率芯片压接封装结构，用于封装所述功率芯片预封装结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910467609.2A CN110246814B (zh) | 2019-05-30 | 2019-05-30 | 功率芯片预封装、封装方法及其结构、晶圆预封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910467609.2A CN110246814B (zh) | 2019-05-30 | 2019-05-30 | 功率芯片预封装、封装方法及其结构、晶圆预封装结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110246814A CN110246814A (zh) | 2019-09-17 |
| CN110246814B true CN110246814B (zh) | 2021-07-06 |
Family
ID=67885619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910467609.2A Active CN110246814B (zh) | 2019-05-30 | 2019-05-30 | 功率芯片预封装、封装方法及其结构、晶圆预封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110246814B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103000537A (zh) * | 2011-09-15 | 2013-03-27 | 万国半导体股份有限公司 | 一种晶圆级的封装结构及其制备方法 |
| CN108231706A (zh) * | 2017-12-27 | 2018-06-29 | 全球能源互联网研究院有限公司 | 一种功率半导体器件封装结构及封装方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064362A (ja) * | 2003-08-19 | 2005-03-10 | Nec Electronics Corp | 電子装置の製造方法及びその電子装置並びに半導体装置の製造方法 |
| TW200822315A (en) * | 2006-11-03 | 2008-05-16 | Siliconware Precision Industries Co Ltd | Sensor type semiconductor package and fabrication method thereof |
| CN101388367B (zh) * | 2007-09-13 | 2011-04-20 | 海华科技股份有限公司 | 晶圆级封装方法及其封装结构 |
| CN102543767B (zh) * | 2010-12-07 | 2015-04-08 | 万国半导体(开曼)股份有限公司 | 一种在晶圆级封装的塑封工序中避免晶圆破损的方法 |
| US8853003B2 (en) * | 2011-08-09 | 2014-10-07 | Alpha & Omega Semiconductor, Inc. | Wafer level chip scale package with thick bottom metal exposed and preparation method thereof |
| CN105938804A (zh) * | 2016-06-28 | 2016-09-14 | 中芯长电半导体（江阴）有限公司 | 一种晶圆级芯片封装方法及封装件 |
-
2019
- 2019-05-30 CN CN201910467609.2A patent/CN110246814B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103000537A (zh) * | 2011-09-15 | 2013-03-27 | 万国半导体股份有限公司 | 一种晶圆级的封装结构及其制备方法 |
| CN108231706A (zh) * | 2017-12-27 | 2018-06-29 | 全球能源互联网研究院有限公司 | 一种功率半导体器件封装结构及封装方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110246814A (zh) | 2019-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9048196B2 (en) | Power semiconductor package | |
| US9171773B2 (en) | Semiconductor device | |
| TWI590395B (zh) | 多功率晶片的功率封裝模組及功率晶片單元的製造方法 | |
| JP3846699B2 (ja) | 半導体パワーモジュールおよびその製造方法 | |
| US10115646B2 (en) | Semiconductor arrangement, semiconductor system and method of forming a semiconductor arrangement | |
| JP6711001B2 (ja) | 半導体装置及び製造方法 | |
| CN110211885B (zh) | 功率芯片预封装、封装方法及其结构、晶圆预封装结构 | |
| CN103426837A (zh) | 半导体封装及形成半导体封装的方法 | |
| US20220115283A1 (en) | Semiconductor package, electronic device, and method for manufacturing semiconductor package | |
| US20190287943A1 (en) | Power package module of multiple power chips and method of manufacturing power chip unit | |
| US10937767B2 (en) | Chip packaging method and device with packaged chips | |
| CN110246814B (zh) | 功率芯片预封装、封装方法及其结构、晶圆预封装结构 | |
| US20140224409A1 (en) | Sintering Utilizing Non-Mechanical Pressure | |
| CN110277321B (zh) | 功率芯片预封装、封装方法及其结构、晶圆预封装结构 | |
| CN103545283A (zh) | 具有多个引线框架的半导体封装及其形成方法 | |
| JP7175095B2 (ja) | 半導体装置 | |
| US20190189584A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2000323647A (ja) | モジュール型半導体装置及びその製造方法 | |
| US20130221514A1 (en) | Semiconductor device and fabrication method for the same | |
| US7880281B2 (en) | Switching assembly for an aircraft ignition system | |
| JP2015162645A (ja) | 半導体装置およびその製造方法 | |
| WO2019044243A1 (ja) | パワー半導体モジュール | |
| WO2014004749A1 (en) | Electronic device including silicon carbide diode dies | |
| CN110265309A (zh) | 功率芯片预封装、封装方法及其结构、晶圆预封装结构 | |
| KR102371636B1 (ko) | 양면 기판 반도체 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |