CN105938804A - 一种晶圆级芯片封装方法及封装件 - Google Patents

一种晶圆级芯片封装方法及封装件 Download PDF

Info

Publication number
CN105938804A
CN105938804A CN201610486850.6A CN201610486850A CN105938804A CN 105938804 A CN105938804 A CN 105938804A CN 201610486850 A CN201610486850 A CN 201610486850A CN 105938804 A CN105938804 A CN 105938804A
Authority
CN
China
Prior art keywords
layer
wafer
metal
wafer stage
stage chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610486850.6A
Other languages
English (en)
Inventor
仇月东
林正忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
SJ Semiconductor Jiangyin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SJ Semiconductor Jiangyin Corp filed Critical SJ Semiconductor Jiangyin Corp
Priority to CN201610486850.6A priority Critical patent/CN105938804A/zh
Publication of CN105938804A publication Critical patent/CN105938804A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供一种晶圆级芯片封装方法及封装件，该封装方法在形成有再布线层的晶片正面表面开设沟槽，将多个器件裸芯分隔，然后安装金属凸块，再形成第一保护层以包裹晶片的正面、侧面，并填充在沟槽中，随后对晶片进行背面研磨减薄，使填充在沟槽中的第一保护层露出，在减薄后的晶片背面形成第二保护层，将分隔开的每个器件裸芯密封，最后切割使每个被密封的器件裸芯分离成单个的封装件。本发明的封装方法实现了IC晶片的三维保护，解决了IC晶片切割后易被外界环境污染和破坏的问题，可有效避免焊接部位在后期的工序中受损，且流程简单，易于实施，大大地提高了生产效率和产品良率。制得的封装件具有三维保护，不易损坏，可靠性高。

Description

一种晶圆级芯片封装方法及封装件
技术领域
本发明涉及微电子技术领域，特别是涉及一种晶圆级芯片封装方法及封装件。
背景技术
晶圆级芯片封装方式(Wafer Level Chip Scale Packaging，简称WLCSP)，通过在整片晶圆上进行封装和测试，然后切割成一个个IC颗粒，封装后的芯片体积基本等同于IC裸晶的原尺寸，具有高密度、体积小、可靠性高、电热性能优良等优点。
专利申请号为CN201210193788.3的专利文献公开了一种制造WLCSP的方法和通过该方法制得的晶圆级芯片尺寸封装件，该封装件包括半导体器件、模件、再分布层(RDL)结构、凸块下金属化(UBM)层以及密封环结构，其中，半导体器件包括具有触点焊盘的有源表面，模件覆盖半导体器件的侧面，RDL结构包括与触点焊盘电连接并在半导体器件的有源表面上延伸的第一后钝化层互连(PPI)线，UBM层位于第一PPI线上方并与第一PPI线电连接，密封环结构围绕模件上的半导体器件的上部外围延伸，并包括一密封层，密封层与第一PPI线和UBM层中的至少一个在相同的水平面上延伸。该发明通过在模制半导体器件上同时形成互连线和密封层而形成再布线层压结构。互连线与触点焊盘电连接。密封层与互连线分隔并在模件上延伸。金属凸块安装在触点焊盘上。
然而，目前的WLCSP工艺通常在安装金属凸块后就进行IC晶片的切割，晶圆切割后使得IC晶片的四周暴露在外部环境中，只有在安装了金属凸块的一面设有保护材料，而芯片的其他表面很容易被外界污染和破坏，极大的影响了芯片的寿命。
发明内容
鉴于以上所述现有技术，本发明的目的在于提供一种晶圆级芯片封装方法及封装件，用于解决现有技术中WLCSP工艺的IC晶片切割后易被外界环境污染和破坏的问题。
为实现上述目的及其他相关目的，本发明提供一种晶圆级芯片封装方法，包括以下步骤：
提供具有多个器件裸芯的晶片，所述晶片具有正面表面、背面表面和侧面，所述多个器件裸芯位于所述晶片的正面表面，所述器件裸芯具有触点焊盘；
在所述晶片的正面表面形成再布线层，使所述再布线层与所述器件裸芯的触点焊盘电连接以实现触点焊盘的再分布；
在形成有所述再布线层的正面表面开设沟槽，所述沟槽将所述多个器件裸芯一一分隔；
在开设有沟槽的所述晶片正面表面安装金属凸块，使所述金属凸块通过所述再布线层与所述器件裸芯的触点焊盘电连接；
在安装了所述金属凸块的所述晶片正面表面形成第一保护层，使所述第一保护层包裹所述晶片的正面表面、侧面，并填充在所述沟槽中，仅露出所述金属凸块；
对所述晶片的背面表面进行研磨减薄，使填充在所述沟槽中的所述第一保护层露出；
在减薄后的所述晶片的背面表面形成第二保护层，所述第二保护层与所述第一保护层相连，将分隔开的每个器件裸芯密封；
对所述晶片进行切割，以使每个被密封的器件裸芯分离成单个的封装件。
优选地，所述再布线层包括金属连线以及设于所述金属连线周围的介电层，所述金属连线与所述器件裸芯的触点焊盘连接，并与安装后的所述金属凸块电连接。
优选地，所述金属连线包括一层或多层互连金属层，所述介电层包括一层或多层介电材料层。
优选地，所述金属连线包含多层互连金属层时，所述介电材料层设于所述多层互连金属层之间将每层互连金属层隔开，所述多层互连金属层之间通过通孔实现电连接。
优选地，所述再布线层还包括金属凸块下金属层，所述金属凸块下金属层与所述金属连线连接，所述金属凸块安装在所述金属凸块下金属层上。
优选地，所述金属连线的形成方法为物理气相沉积、化学气相沉积、电镀或化学镀。
优选地，所述金属连线的材料包括Al、Cu、Sn、Ni、Au、Ag中的一种或多种。
优选地，所述介电层的形成方法为旋涂、化学气相沉积或等离子增强化学气相沉积。
优选地，所述介电层的材料为聚苯并噁唑、磷硅玻璃、自旋玻璃、自旋聚合物、氧化硅、SiOxCy、硅碳复合材料中的一种或多种。
优选地，在形成有所述再布线层的正面表面向下开设沟槽的方法为光刻、激光钻孔、机械钻孔或深度反应离子刻蚀。
优选地，所述金属凸块为焊锡球、铜球或锡铜合金球；所述金属凸块在所述晶片上的投影轮廓为圆形、椭圆形或多边形；所述金属凸块的形成方法为电镀或植球。
优选地，形成所述第一保护层和/或所述第二保护层的方法为旋涂、压模成型、印刷、传递模塑、液体模塑封装或真空层压。
优选地，所述第一保护层和所述第二保护层的材料为固化封装材料。
优选地，所述第一保护层和/或所述第二保护层的材料为聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂中的一种或多种。
为实现上述目的及其他相关目的，本发明还提供一种采用上述方法封装的晶圆级芯片封 装件，包括：
器件裸芯，所述器件裸芯具有触点焊盘；
再布线层，所述再布线层设置于所述器件裸芯上；
金属凸块，所述金属凸块安装在所述再布线层上，通过所述再布线层与所述触点焊盘电连接；
保护层，所述保护层将所述器件裸芯及再布线层包裹密封，仅露出部分金属凸块。
优选地，所述再布线层包括金属连线以及设于所述金属连线周围的介电层，所述金属连线与所述器件裸芯的触点焊盘连接，并与安装后的所述金属凸块电连接。
优选地，所述金属连线包括一层或多层互连金属层，所述介电层包括一层或多层介电材料层。
优选地，所述金属连线包含多层互连金属层时，所述介电材料层设于所述多层互连金属层之间将每层互连金属层隔开，所述多层互连金属层之间通过通孔实现电连接。
优选地，所述再布线层还包括金属凸块下金属层，所述金属凸块下金属层与所述金属连线连接，所述金属凸块安装在所述金属凸块下金属层上。
优选地，所述金属连线的材料包括Al、Cu、Sn、Ni、Au、Ag中的一种或多种。
优选地，所述介电层的材料为聚苯并噁唑、磷硅玻璃、自旋玻璃、自旋聚合物、氧化硅、SiOxCy、硅碳复合材料中的一种或多种。
优选地，所述金属凸块为焊锡球、铜球或锡铜合金球；所述金属凸块在所述晶片上的投影轮廓为圆形、椭圆形或多边形；所述金属凸块的形成方法为电镀或植球。
优选地，所述保护层的材料为固化封装材料。
优选地，所述保护层的材料为聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂中的一种或多种。
如上所述，本发明的晶圆级芯片封装方法及封装件，具有以下有益效果：
本发明的晶圆级芯片封装方法通过开设沟槽，形成包裹器件裸芯正面、侧面和背面的隔离保护层，再进行切割分离，实现了IC晶片的三维保护，解决了IC晶片切割后易被外界环境污染和破坏的问题。此外，本发明的封装方法在安装金属凸块之前开设沟槽，在安装金属凸块之后通过保护层进行保护，可有效避免焊接部位在后期的工序中受损，且流程简单，易于实施，大大地提高了生产效率和产品良率。制得的封装件具有三维保护，不易被外界污染和破坏，便于运输，在后续组装应用中不易损坏，封装效果好，器件可靠性高。
附图说明
图1显示为本发明提供的晶圆级芯片封装方法的示意图。
图2a-2h显示为本发明实施例提供的晶圆级芯片封装方法的工艺流程示意图。
图3显示为本发明实施例提供的晶圆级芯片封装件的结构示意图。
元件标号说明
1 器件裸芯
101 触点焊盘
201 金属连线
202 介电层
3 金属凸块
401 第一保护层
402 第二保护层
4 保护层
S1～S8 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，本发明提供一种晶圆级芯片封装方法，包括以下步骤：
S1提供具有多个器件裸芯的晶片，所述晶片具有正面表面、背面表面和侧面，所述多个器件裸芯位于所述晶片的正面表面，所述器件裸芯具有触点焊盘；
S2在所述晶片的正面表面形成再布线层，使所述再布线层与所述器件裸芯的触点焊盘电连接以实现触点焊盘的再分布；
S3在形成有所述再布线层的正面表面开设沟槽，所述沟槽将所述多个器件裸芯一一分隔；
S4在开设有沟槽的所述晶片正面表面安装金属凸块，使所述金属凸块通过所述再布线层与所述器件裸芯的触点焊盘电连接；
S5在安装了所述金属凸块的所述晶片正面表面形成第一保护层，使所述第一保护层包裹所述晶片的正面表面、侧面，并填充在所述沟槽中，仅露出所述金属凸块；
S6对所述晶片的背面表面进行研磨减薄，使填充在所述沟槽中的所述第一保护层露出；
S7在减薄后的所述晶片的背面表面形成第二保护层，所述第二保护层与所述第一保护层相连，将分隔开的每个器件裸芯密封；
S8对所述晶片进行切割，以使每个被密封的器件裸芯分离成单个的封装件。
该封装方法通过开设沟槽在器件裸芯的正面、侧面和背面制作保护层，裸芯被隔离之后再进行切割分离，从而可以实现IC晶片的三维保护，解决了现有WLCSP工艺中IC晶片切割后裸芯四周暴露在外界，易被环境污染和破坏的问题。
此外，本发明的封装方法不同于现有WLCSP工艺在植入金属凸块之后切割，而是在金属凸块安装之前开槽，并在安装金属凸块之后通过保护层进行保护，有效避免了焊接部位在后期工序中的损伤，且流程简单，易于实施。
下面通过具体的实例来详细说明本发明的技术方案。
实施例一
请参阅图2a-2g，本实施提供一种晶圆级芯片封装方法。
首先，提供具有多个器件裸芯1的晶片，如图2a所示，所述晶片具有正面表面、背面表面和侧面，所述多个器件裸芯1位于所述晶片的正面表面，所述器件裸芯1具有触点焊盘101。这里的晶片可以是晶圆，或其他承载器件裸芯1的载体。所述器件裸芯1可以是具有多个半导体器件和电路的IC芯片或分立半导体器件等。
然后，如图2b所示，在所述晶片的正面表面形成再布线层，使所述再布线层与所述器件裸芯1的触点焊盘101电连接以实现触点焊盘的再分布。
具体地，所述再布线层包括金属连线201以及设于所述金属连线201周围的介电层202，所述金属连线201与所述器件裸芯1的触点焊盘101连接，以实现触点焊盘的再分布。其中，所述金属连线201可以包括一层或者多层互连金属层，所述介电层202也可以包括一层或多层介电材料层。优选地，当所述金属连线201包含多层互连金属层时，所述介电材料层可以设置于所述多层互连金属层之间，从而可将每层互连金属层隔开。在所述多层互连金属层之间可以通过形成通孔的方式实现电连接。优选地，所述再布线层还可以包括金属凸块下金属 层(UBM)，所述金属凸块下金属层与所述金属连线201连接，可作为再分布后的新焊盘用于安装金属凸块。
具体地，形成所述金属连线201的方法可以为物理气相沉积、化学气相沉积、电镀、化学镀、或其他适合的金属沉积工艺。优选地，所述金属连线201的材料包括Al、Cu、Sn、Ni、Au、Ag中的一种或多种，或其他适合的导电金属材料。例如，金属连线201可以为Cu线，制作Cu线的种子层可以为Ti/Cu层。
具体地，形成所述介电层202的方法可以为旋涂法、化学气相沉积、等离子增强化学气相沉积、或其他适合的介质沉积工艺。优选地，所述介电层202的材料可以为低k介电材料，即低介电常数材料，此种材料为本领域技术人员所习知，故在此不一一列举。作为本发明的优选方案，所述介电层202的材料可以选自聚苯并噁唑(PBO)、磷硅玻璃(PSG)、自旋玻璃(Spin-On-Glass，SOG)、自旋聚合物(Spin-On-Polymer，SOP)、氧化硅、SiOxCy、硅碳复合材料中的一种或多种，或其他适合的介电材料。
接下来，如图2c所示，在形成有所述再布线层的正面表面向下开设沟槽，所述沟槽将所述多个器件裸芯1一一分隔。优选地，在形成有所述再布线层的正面表面开设沟槽的方法可以为光刻、激光钻孔、机械钻孔、深度反应离子刻蚀、或其他适合的工艺。开设所述沟槽的深度可根据实际需要具体确定，沟槽底部应当低于或齐平于器件裸芯1的底部，以满足将器件裸芯1一一分隔的需要。
如图2d所示，在开设有沟槽的所述晶片正面表面安装金属凸块3，使所述金属凸块3通过所述再布线层与所述器件裸芯1的触点焊盘101电连接。
作为本发明的优选方案，所述金属凸块3可以安装在所述再布线层的所述金属凸块下金属层上，而所述金属凸块下金属层与所述金属连线201连接，所述金属连线201与所述器件裸芯1的触点焊盘101连接，从而使所述金属凸块3与所述器件裸芯1的触点焊盘101电连接，以实现焊盘位置的再分布。具体地，所述金属凸块3的材料可以选自Al、Sn、Ni、Au、Ag、Pb、Bi、Cu中的一种或多种，例如，所述金属凸块3可以为焊锡球、铜球或锡铜合金球。所述焊锡球除了Sn，还可以包括其他材料，如Ag、Cu等。所述金属凸块3在所述晶片上的投影轮廓可以为圆形、椭圆形或多边形，如长方形、三角形等。所述金属凸块3的形成方法可以为电镀或植球。
再接下来，如图2e所示，在安装了所述金属凸块3的所述晶片正面表面形成第一保护层401，使所述第一保护层401包裹所述晶片的正面表面、侧面，并填充在所述沟槽中，仅露出所述金属凸块3。
具体地，形成所述第一保护层401的方法可以为旋涂、压模成型、印刷、传递模塑、液 体模塑封装、真空层压、或其他适合实施的方法。所述第一保护层401的材料可以为固化封装材料，例如可以是聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂、及这些材料的组合物、混合物或复合物等。
如图2f所示，对所述晶片的背面表面进行研磨减薄，使填充在所述沟槽中的所述第一保护层401露出。对晶片进行背面减薄的方法为本领域技术人员所习知，故在此不做赘述。本领域技术人员可以根据实际情况选择适合的工艺方法进行晶片的背面研磨减薄，本发明对此不作限制。
如图2g所示，在减薄后的所述晶片的背面表面形成第二保护层402，所述第二保护层402与所述第一保护层401相连，将分隔开的每个器件裸芯1密封。
具体地，形成所述第二保护层402的方法可以为旋涂、压模成型、印刷、传递模塑、液体模塑封装、真空层压、或其他适合实施的方法。所述第二保护层402的材料可以为固化封装材料，例如可以选自聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂中的一种或多种。
第一保护层401和第二保护层402应当采用非导电材料，用于保护器件裸芯1免收外界环境破坏和污染。第一保护层401和第二保护层402的材料可以相同，也可以不同；形成时可以采用相同的形成方法，也可以各自采用不同的方法制作，本发明对此不作限制。
最后，如图2h所示，对所述晶片进行切割，以使每个被密封的器件裸芯1分离成单个的封装件。
实施例二
请参阅图3，本实施例提供一种采用实施例一的晶圆级芯片封装方法制备得到的封装件。该封装件，包括：器件裸芯1、再布线层、金属凸块3和保护层4；所述器件裸芯1具有触点焊盘101，所述再布线层设置于所述器件裸芯1上，所述金属凸块3安装在所述再布线层上，通过所述再布线层与所述触点焊盘1电连接，所述保护层4将所述器件裸芯1及再布线层包裹密封，仅露出部分金属凸块3。
具体地，所述器件裸芯1可以是具有多个半导体器件和电路的IC芯片或分立半导体器件等器件的裸芯。
具体地，所述再布线层包括金属连线201以及设于所述金属连线201周围的介电层202，所述金属连线201与所述器件裸芯1的触点焊盘101连接，以实现触点焊盘的再分布。其中，所述金属连线201可以包括一层或者多层互连金属层，所述介电层202也可以包括一层或多层介电材料层。优选地，当所述金属连线201包含多层互连金属层时，所述介电材料层可以设置于所述多层互连金属层之间，从而可将每层互连金属层隔开。在所述多层互连金属层之间可以通过形成通孔的方式实现电连接。优选地，所述再布线层还可以包括金属凸块下金属 层(UBM)，所述金属凸块下金属层与所述金属连线201连接，可作为再分布后的新焊盘用于安装金属凸块3。
具体地，所述金属连线201的材料优选为Al、Cu、Sn、Ni、Au、Ag中的一种或多种。所述介电层202的材料优选为低k介电材料。作为本发明的优选方案，所述介电层202的材料可以为磷硅玻璃(PSG)、自旋玻璃(SOG)、自旋聚合物(SOP)、氧化硅、SiOxCy，硅碳复合材料中的一种或多种，或其他适合的介电材料。
具体地，所述金属凸块3的材料可以选自Al、Sn、Ni、Au、Ag、Pb、Bi、Cu中的一种或多种。所述金属凸块3优选为焊锡球、铜球或锡铜合金球；所述焊锡球还可以包括其他材料，如Ag、Cu等。述金属凸块3在所述晶片上的投影轮廓可以为圆形、椭圆形或多边形，如长方形、三角形等。所述金属凸块3的形成方法可以为电镀或植球。优选地，所述保护层4的材料为固化封装材料，用于保护并密封器件裸芯。作为本发明的优选方案，所述保护层4的材料可以为聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂中的一种或多种。
综上所述，本发明的晶圆级芯片封装方法实现了IC晶片的三维保护，解决了IC晶片切割后易被污染和破坏的问题。在金属凸块安装之前开槽，有效避免了焊接部位在后期工序中的损伤，且流程简单，易于实施，大大地提高了生产效率和产品良率。利用本发明方法制得的封装件具有三维保护，不易被外界污染和破坏，便于运输，在后续组装应用中不易损坏，具有封装效果好，器件寿命长、可靠性高等优点。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (24)

1.一种晶圆级芯片封装方法，其特征在于，包括以下步骤：
提供具有多个器件裸芯的晶片，所述晶片具有正面表面、背面表面和侧面，所述多个器件裸芯位于所述晶片的正面表面，所述器件裸芯具有触点焊盘；
在所述晶片的正面表面形成再布线层，使所述再布线层与所述器件裸芯的触点焊盘电连接以实现触点焊盘的再分布；
在形成有所述再布线层的正面表面开设沟槽，所述沟槽将所述多个器件裸芯一一分隔；
在开设有沟槽的所述晶片正面表面安装金属凸块，使所述金属凸块通过所述再布线层与所述器件裸芯的触点焊盘电连接；
在安装了所述金属凸块的所述晶片正面表面形成第一保护层，使所述第一保护层包裹所述晶片的正面表面、侧面，并填充在所述沟槽中，仅露出所述金属凸块；
对所述晶片的背面表面进行研磨减薄，使填充在所述沟槽中的所述第一保护层露出；
在减薄后的所述晶片的背面表面形成第二保护层，所述第二保护层与所述第一保护层相连，将分隔开的每个器件裸芯密封；
对所述晶片进行切割，以使每个被密封的器件裸芯分离成单个的封装件。
2.根据权利要求1所述的晶圆级芯片封装方法，其特征在于：所述再布线层包括金属连线以及设于所述金属连线周围的介电层，所述金属连线与所述器件裸芯的触点焊盘连接，并与安装后的所述金属凸块电连接。
3.根据权利要求2所述的晶圆级芯片封装方法，其特征在于：所述金属连线包括一层或多层互连金属层，所述介电层包括一层或多层介电材料层。
4.根据权利要求3所述的晶圆级芯片封装方法，其特征在于：所述金属连线包含多层互连金属层时，所述介电材料层设于所述多层互连金属层之间将每层互连金属层隔开，所述多层互连金属层之间通过通孔实现电连接。
5.根据权利要求2所述的晶圆级芯片封装方法，其特征在于：所述再布线层还包括金属凸块下金属层，所述金属凸块下金属层与所述金属连线连接，所述金属凸块安装在所述金属凸块下金属层上。
6.根据权利要求2所述的晶圆级芯片封装方法，其特征在于：所述金属连线的形成方法为物理气相沉积、化学气相沉积、电镀或化学镀。
7.根据权利要求2所述的晶圆级芯片封装方法，其特征在于：所述金属连线的材料包括Al、Cu、Sn、Ni、Au、Ag中的一种或多种。
8.根据权利要求2所述的晶圆级芯片封装方法，其特征在于：所述介电层的形成方法为旋涂、化学气相沉积或等离子增强化学气相沉积。
9.根据权利要求2所述的晶圆级芯片封装方法，其特征在于：所述介电层的材料为聚苯并噁唑、磷硅玻璃、自旋玻璃、自旋聚合物、氧化硅、SiOxCy、硅碳复合材料中的一种或多种。
10.根据权利要求1所述的晶圆级芯片封装方法，其特征在于：在形成有所述再布线层的正面表面向下开设沟槽的方法为光刻、激光钻孔、机械钻孔或深度反应离子刻蚀。
11.根据权利要求1所述的晶圆级芯片封装方法，其特征在于：所述金属凸块为焊锡球、铜球或锡铜合金球；所述金属凸块在所述晶片上的投影轮廓为圆形、椭圆形或多边形；所述金属凸块的形成方法为电镀或植球。
12.根据权利要求1所述的晶圆级芯片封装方法，其特征在于：形成所述第一保护层和/或所述第二保护层的方法为旋涂、压模成型、印刷、传递模塑、液体模塑封装或真空层压。
13.根据权利要求1所述的晶圆级芯片封装方法，其特征在于：所述第一保护层和所述第二保护层的材料为固化封装材料。
14.根据权利要求1所述的晶圆级芯片封装方法，其特征在于：所述第一保护层和/或所述第二保护层的材料为聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂中的一种或多种。
15.一种采用权利要求1所述方法封装的晶圆级芯片封装件，其特征在于，包括：
器件裸芯，所述器件裸芯具有触点焊盘；
再布线层，所述再布线层设置于所述器件裸芯上；
金属凸块，所述金属凸块安装在所述再布线层上，通过所述再布线层与所述触点焊盘电连接；
保护层，所述保护层将所述器件裸芯及再布线层包裹密封，仅露出部分金属凸块。
16.根据权利要求15所述的晶圆级芯片封装件，其特征在于：所述再布线层包括金属连线以及设于所述金属连线周围的介电层，所述金属连线与所述器件裸芯的触点焊盘连接，并与安装后的所述金属凸块电连接。
17.根据权利要求16所述的晶圆级芯片封装件，其特征在于：所述金属连线包括一层或多层互连金属层，所述介电层包括一层或多层介电材料层。
18.根据权利要求16所述的晶圆级芯片封装件，其特征在于：所述金属连线包含多层互连金属层时，所述介电材料层设于所述多层互连金属层之间将每层互连金属层隔开，所述多层互连金属层之间通过通孔实现电连接。
19.根据权利要求16所述的晶圆级芯片封装件，其特征在于：所述再布线层还包括金属凸块下金属层，所述金属凸块下金属层与所述金属连线连接，所述金属凸块安装在所述金属凸块下金属层上。
20.根据权利要求16所述的晶圆级芯片封装件，其特征在于：所述金属连线的材料包括Al、Cu、Sn、Ni、Au、Ag中的一种或多种。
21.根据权利要求16所述的晶圆级芯片封装件，其特征在于：所述介电层的材料为聚苯并噁唑、磷硅玻璃、自旋玻璃、自旋聚合物、氧化硅、SiOxCy、硅碳复合材料中的一种或多种。
22.根据权利要求15所述的晶圆级芯片封装件，其特征在于：所述金属凸块为焊锡球、铜球或锡铜合金球；所述金属凸块在所述晶片上的投影轮廓为圆形、椭圆形或多边形；所述金属凸块的形成方法为电镀或植球。
23.根据权利要求15所述的晶圆级芯片封装件，其特征在于：所述保护层的材料为固化封装材料。
24.根据权利要求15所述的晶圆级芯片封装件，其特征在于：所述保护层的材料为聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂中的一种或多种。
CN201610486850.6A 2016-06-28 2016-06-28 一种晶圆级芯片封装方法及封装件 Pending CN105938804A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610486850.6A CN105938804A (zh) 2016-06-28 2016-06-28 一种晶圆级芯片封装方法及封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610486850.6A CN105938804A (zh) 2016-06-28 2016-06-28 一种晶圆级芯片封装方法及封装件

Publications (1)

Publication Number Publication Date
CN105938804A true CN105938804A (zh) 2016-09-14

Family

ID=56873024

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610486850.6A Pending CN105938804A (zh) 2016-06-28 2016-06-28 一种晶圆级芯片封装方法及封装件

Country Status (1)

Country Link
CN (1) CN105938804A (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107369611A (zh) * 2017-07-11 2017-11-21 上海朕芯微电子科技有限公司 新型晶圆减薄背面金属化工艺
CN107910295A (zh) * 2017-12-27 2018-04-13 江阴长电先进封装有限公司 一种晶圆级芯片封装结构及其封装方法
CN108597998A (zh) * 2017-09-30 2018-09-28 中芯集成电路（宁波）有限公司 晶圆级系统封装方法及封装结构
CN109155281A (zh) * 2018-08-03 2019-01-04 深圳市为通博科技有限责任公司 芯片封装的方法
CN109384192A (zh) * 2017-08-04 2019-02-26 上海珏芯光电科技有限公司 微系统封装模块及其制造方法
CN109560091A (zh) * 2017-09-27 2019-04-02 中芯长电半导体（江阴）有限公司 一种封装结构及封装方法
CN109659282A (zh) * 2017-10-11 2019-04-19 中芯长电半导体（江阴）有限公司 一种封装结构及封装方法
CN110246814A (zh) * 2019-05-30 2019-09-17 全球能源互联网研究院有限公司 功率芯片预封装、封装方法及其结构、晶圆预封装结构
CN110277321A (zh) * 2019-05-30 2019-09-24 全球能源互联网研究院有限公司 功率芯片预封装、封装方法及其结构、晶圆预封装结构
CN111463134A (zh) * 2019-01-18 2020-07-28 典琦科技股份有限公司 芯片封装体的制造方法
CN113257692A (zh) * 2021-05-11 2021-08-13 成都奕斯伟系统技术有限公司 一种半导体封装结构制作方法及半导体封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175327A (ja) * 2003-12-15 2005-06-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN101552248A (zh) * 2008-03-31 2009-10-07 卡西欧计算机株式会社 半导体装置及其制造方法
CN102931094A (zh) * 2011-08-09 2013-02-13 万国半导体股份有限公司 具有增大焊接接触面的晶圆级封装结构及制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175327A (ja) * 2003-12-15 2005-06-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN101552248A (zh) * 2008-03-31 2009-10-07 卡西欧计算机株式会社 半导体装置及其制造方法
CN102931094A (zh) * 2011-08-09 2013-02-13 万国半导体股份有限公司 具有增大焊接接触面的晶圆级封装结构及制备方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107369611A (zh) * 2017-07-11 2017-11-21 上海朕芯微电子科技有限公司 新型晶圆减薄背面金属化工艺
CN107369611B (zh) * 2017-07-11 2020-03-17 上海朕芯微电子科技有限公司 新型晶圆减薄背面金属化工艺
CN109384192B (zh) * 2017-08-04 2020-11-06 上海珏芯光电科技有限公司 微系统封装模块及其制造方法
CN109384192A (zh) * 2017-08-04 2019-02-26 上海珏芯光电科技有限公司 微系统封装模块及其制造方法
CN109560091A (zh) * 2017-09-27 2019-04-02 中芯长电半导体（江阴）有限公司 一种封装结构及封装方法
CN108597998A (zh) * 2017-09-30 2018-09-28 中芯集成电路（宁波）有限公司 晶圆级系统封装方法及封装结构
CN109659282A (zh) * 2017-10-11 2019-04-19 中芯长电半导体（江阴）有限公司 一种封装结构及封装方法
CN107910295A (zh) * 2017-12-27 2018-04-13 江阴长电先进封装有限公司 一种晶圆级芯片封装结构及其封装方法
CN107910295B (zh) * 2017-12-27 2023-12-05 江阴长电先进封装有限公司 一种晶圆级芯片封装结构及其封装方法
CN109155281A (zh) * 2018-08-03 2019-01-04 深圳市为通博科技有限责任公司 芯片封装的方法
CN111463134A (zh) * 2019-01-18 2020-07-28 典琦科技股份有限公司 芯片封装体的制造方法
CN110246814A (zh) * 2019-05-30 2019-09-17 全球能源互联网研究院有限公司 功率芯片预封装、封装方法及其结构、晶圆预封装结构
CN110277321A (zh) * 2019-05-30 2019-09-24 全球能源互联网研究院有限公司 功率芯片预封装、封装方法及其结构、晶圆预封装结构
CN113257692A (zh) * 2021-05-11 2021-08-13 成都奕斯伟系统技术有限公司 一种半导体封装结构制作方法及半导体封装结构
CN113257692B (zh) * 2021-05-11 2023-09-15 成都奕成科技股份有限公司 一种半导体封装结构制作方法及半导体封装结构

Similar Documents

Publication Publication Date Title
CN105938804A (zh) 一种晶圆级芯片封装方法及封装件
KR102425720B1 (ko) 반도체 패키지 및 그 제조 방법
US9818684B2 (en) Electronic device with a plurality of redistribution structures having different respective sizes
CN103515260B (zh) 封装内封装及其形成方法
TWI685903B (zh) 半導體裝置及形成微機電系統封裝的方法
CN105261609B (zh) 半导体器件封装件、封装方法和封装的半导体器件
US9111870B2 (en) Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
CN103915353B (zh) 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
CN107039290B (zh) 半导体器件及其制造方法
CN103718289A (zh) 半导体裸片组合件、包含所述半导体裸片组合件的半导体装置及制造方法
CN103943553A (zh) 半导体器件和形成具有垂直互连单元的低轮廓扇出式封装的方法
KR101844634B1 (ko) 패키지 온 패키지 구조물 및 방법
CN106098665A (zh) 互连结构、封装的半导体器件和半导体器件的封装方法
US20200058622A1 (en) Semiconductor package and manufacturing method thereof
CN103367245A (zh) 形成半导体器件的方法
CN102318051A (zh) 具有加固层的半导体芯片
CN106098630A (zh) 一种扇出型晶圆级封装方法及封装件
CN114709179A (zh) 包括封装密封环的半导体封装及其形成方法
KR101982905B1 (ko) 반도체 패키지 및 그 제조 방법
CN107611095A (zh) 晶圆级芯片封装结构及其制备方法
TWI726867B (zh) 半導體封裝及製造其之方法
KR20220110673A (ko) 반도체 패키지 및 그 제조 방법
TW201523802A (zh) 在半導體封裝中使用標準化載體的半導體裝置及方法
CN115440708A (zh) 组件管芯及其制造方法
TW202407917A (zh) 半導體封裝以及製造其之方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160914