CN107910295B - 一种晶圆级芯片封装结构及其封装方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 99
- 229910052751 metal Inorganic materials 0.000 claims abstract description 99
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 56
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 56
- 239000010703 silicon Substances 0.000 claims abstract description 56
- 238000002161 passivation Methods 0.000 claims abstract description 25
- 239000000463 material Substances 0.000 claims abstract description 10
- 238000005538 encapsulation Methods 0.000 claims abstract description 9
- 238000011049 filling Methods 0.000 claims abstract description 8
- 239000002313 adhesive film Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 75
- 238000005520 cutting process Methods 0.000 claims description 31
- 239000011241 protective layer Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000000227 grinding Methods 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 4
- 238000003475 lamination Methods 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 239000011135 tin Substances 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims description 2
- 238000012856 packing Methods 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 239000000945 filler Substances 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
Abstract
本发明公开了一种晶圆级芯片封装结构及其封装方法，属于半导体芯片封装技术领域。其硅基本体（110）的正面设有钝化层（101）并嵌有金属焊盘（102），在硅基本体（110）正面覆盖正面保护层（200），在金属焊盘（102）处形成正面保护层金属焊盘开口（202），在正面保护层金属焊盘开口（202）内设置金属凸块（300），硅基本体（110）的四个侧壁兼有高低起伏的纹路，用填充料包覆金属凸块（300）、正面保护层（200）的裸露面以及硅基本体（110）的侧壁，形成包封层（500），所述金属凸块（300）的上表面露出包封层（500），硅基本体（110）的背面贴上背胶膜形成背面保护层（600）。提供了一种有效保护芯片的方案。
Description
技术领域
本发明涉及一种晶圆级芯片封装结构及其封装方法，属于半导体芯片封装技术领域。
背景技术
在当前的半导体封装技术中，晶圆级芯片尺寸封装是一种先进封装方法，它是先将整片晶圆进行封装，再切割得到单颗芯片的封装方法。随着电子产品的发展，要求芯片尺寸更小、厚度越薄，产品不仅在封装过程中容易损伤；而且在后端应用过程中也易出现产品失效，因此需要对芯片六个面提供足够的保护，以满足日益苛刻的要求。
目前已知的一种方案是：晶圆正面先完成电极凸块，再沿切割道用刀片进行预切割形成沟槽，然后在晶圆表面用聚合物材料填充沟槽。通过研磨方式将电极凸块露出，然后对晶圆背面减薄至露出预切割道，再在背面制作保护层，最后切割形成单颗。该方案采用刀片预切割，在沟槽侧壁会有崩角或隐裂，影响良率及芯片可靠性；刀片形成的沟槽侧壁与底部垂直且表面光滑，不利于填充料与侧壁的结合；刀片开槽受进刀速度限制，其生产效率较低。
发明内容
本发明的目的在于克服上述芯片封装工艺方法的不足，提供一种工艺简单可控、适用性强且能有效保护芯片的晶圆级芯片封装方法。
本发明的目的是这样实现的：
本发明一种晶圆级芯片封装方法，包括以下步骤：
步骤一、提供硅基晶圆，其正面有钝化层并嵌有金属焊盘，在金属焊盘处设有钝化层开口露出部分金属焊盘的上表面，并设有切割道；
步骤二、在硅基晶圆正面覆盖正面保护层，在金属焊盘处形成正面保护层金属焊盘开口，正面保护层金属焊盘开口小于金属焊盘钝化层开口；在切割道处形成正面保护层切割道开口，正面保护层切割道开口的宽度小于切割道的宽度，正面保护层覆盖住切割道侧壁；
步骤三、正面保护层金属焊盘开口内依次通过溅射、光刻、电镀方式形成一定高度的金属凸块；
步骤四、通过干法刻蚀方法在正面保护层切割道开口处形成沟槽，并且其侧壁有高低起伏的纹路，所述沟槽宽度大于正面保护层切割道开口宽度且小于切割道宽度；
步骤五、将硅基晶圆进行等离子清洗，用填充料通过层压方式填充沟槽，并包覆金属凸块；
步骤六、在晶圆通过研磨工艺将金属凸块露出；
步骤七、硅基晶圆背面进行研磨减薄，减薄程度根据实际情况确定；
步骤八、通过背胶工艺在硅基晶圆的裸硅面贴上背胶膜形成背面保护层以保护硅基晶圆的背面；
步骤九、采用激光或刀片方式，在填充保护层的沟槽内沿切割道进行切割形成单颗晶圆级芯片封装结构。
可选地，所述沟槽的宽度范围为30-300微米。
可选地，所述沟槽的深度范围为50微米至500微米。
可选地，所述沟槽的纵截面形状为直孔型、正梯形型或倒梯形型。
可选地，所述正面保护层的厚度范围为2微米至20微米。
可选地，所述正面保护层覆盖住切割道侧壁的厚度大于1微米。
可选地，所述金属凸块材质为铜、锡、镍。
可选地，所述金属凸块高度在5微米至50微米。
可选地，步骤七中，硅基晶圆背面减薄至露出沟槽。
进一步地，所述晶圆级芯片封装结构，其硅基本体的正面设有钝化层并嵌有金属焊盘，在金属焊盘处设有钝化层开口露出金属焊盘的上表面，在硅基晶圆正面覆盖正面保护层，所述正面保护层的厚度范围为2微米至20微米，在金属焊盘处形成正面保护层金属焊盘开口，正面保护层金属焊盘开口小于金属焊盘钝化层开口，在正面保护层金属焊盘开口内设置金属凸块，所述金属凸块的高度范围在5微米至50微米，硅基本体的厚度范围为50微米至500微米，其纵截面呈矩形、正梯形或倒梯形，并且其四个侧壁兼有高低起伏的纹路，用填充料包覆金属凸块、正面保护层的裸露面以及硅基本体的侧壁，形成包封层，包封层在硅基本体的侧壁的宽度范围在30-300微米，所述金属凸块的上表面露出包封层，硅基本体的背面贴上背胶膜形成背面保护层。
有益效果
1）采用干法刻蚀方法形成的沟槽不会形成崩角或隐裂，不会对芯片造成潜在损伤；沟槽侧壁高低起伏的纹路，有助于增加填充材料与侧壁的结合强度；干法刻蚀开槽为圆片整面同时进行，效率更高；
2）采用干法刻蚀的方法预开槽，所开沟槽宽度可小至30微米，这样设计时可相应地缩小切割道宽度，有利于在晶圆上分布更多数量的芯片，降低单颗芯片成本；
3）正面保护层覆盖金属焊盘钝化层开口，金属凸块再生长在正面保护层上，该结构生长的金属凸块更安全可靠；在填充沟槽时，正面保护层可作为缓冲层，以保护钝化层不受损伤。
附图说明
图1为本发明一种晶圆级芯片封装结构的实施例的剖面示意图；
图2A-图2I为本发明一种晶圆级芯片封装方法的实施例的工艺流程的示意图；
图中：
硅基晶圆 100
钝化层 101
金属焊盘 102
金属焊盘钝化层开口 103
切割道104
正面保护层 200
正面保护层切割道开口201
正面保护层金属焊盘开口202
金属凸块 300
沟槽 400
填充料 500
背面保护层 600。
具体实施方式
下面结合附图对本发明的具体实施方式进行详细说明。
本发明一种晶圆级芯片封装结构，如图1所示，其硅基本体100的正面设有钝化层101并嵌有金属焊盘102，在金属焊盘102处设有钝化层开口103露出金属焊盘102的上表面，在硅基晶圆100正面覆盖正面保护层200，一般地，正面保护层材料可为聚酰亚胺类材料，厚度在2微米至20微米之间。在金属焊盘102处形成正面保护层金属焊盘开口202，正面保护层金属焊盘开口202小于金属焊盘钝化层开口103。
在正面保护层金属焊盘开口202内依次通过溅射、光刻、电镀方式形成一定高度的金属凸块300，该金属凸块300的材质可为铜、锡、镍等金属，其高度范围在5微米至50微米。该金属凸块300将电信号从金属焊盘102引出。
硅基本体100的厚度范围可在50微米至500微米之间，其纵截面呈矩形、正梯形或倒梯形，并且其四个侧壁兼有高低起伏的纹路。
以呈半固体状态的含有填料的环氧混合物为填充料通过层压方式包覆金属凸块300、正面保护层200的裸露面以及硅基本体100的侧壁，形成包封层500。包封层500在硅基本体100的侧壁的宽度范围在30-300微米。硅基本体100侧壁上的高低起伏的纹路，有助于增加填充材料与侧壁的结合强度。金属凸块300通过研磨工艺将其上表面露出包封层500。硅基本体100的裸硅面贴上背胶膜形成背面保护层600以保护硅基晶圆100的背面，并加强可靠性。
本发明一种晶圆级芯片封装方法，其实施步骤：
步骤一、如图2A，提供硅基晶圆100，其正面有钝化层101并嵌有金属焊盘102，在金属焊盘处设有钝化层开口103露出金属焊盘102的上表面，并设有切割道104，切割道104的宽度为相邻两颗芯片保护线之间的距离；一般地，在切割道104内若有无效的钝化层或金属焊盘，可用激光切割去除。
步骤二、如图2B，在硅基晶圆100正面覆盖正面保护层200，一般地，正面保护层材料可为聚酰亚胺类材料，厚度在2微米至20微米之间。在金属焊盘102处形成正面保护层金属焊盘开口202，正面保护层金属焊盘开口202小于金属焊盘钝化层开口103；在切割道104处形成正面保护层切割道开口201，正面保护层切割道开口201的宽度小于切割道104的宽度；切割道104处正面保护层200能覆盖住切割道104的侧壁，其厚度大于1微米即可。
步骤三、如图2C，在正面保护层金属焊盘开口202内依次通过溅射、光刻、电镀方式形成一定高度的金属凸块300，该金属凸块300的材质可为铜、锡、镍等金属，其高度范围在5微米至50微米。该金属凸块300将电信号从金属焊盘102引出。
步骤四、如图2D，通过干法刻蚀方法在正面保护层切割道开口201处形成一定宽度和深度的沟槽400，该沟槽400的纵截面形状可为直孔型，也可为正梯形型、倒梯形型，并且其侧壁有高低起伏的纹路。该沟槽400的深度范围可在50微米至500微米之间，其宽度范围可在30-300微米。
步骤五、如图2E，将硅基晶圆100进行等离子清洗，等离子清洗可使用氧气，氩气和氧气混合气体。用呈半固体状态的含有填料的环氧混合物为填充料500通过层压方式填充沟槽400，并包覆金属凸块300。等离子清洁沟槽及金属凸块300的表面，有助于提高填充料与接触表面的结合强度，同时沟槽400的侧壁上的高低起伏的纹路，有助于增加填充材料与侧壁的结合强度。
步骤六、如图2F，再通过研磨工艺将金属凸块300露出；
步骤七、如图2G，硅基晶圆100背面进行研磨减薄，减薄程度根据实际情况确定，可以减薄至露出沟槽400；
步骤八、如图2H，通过背胶工艺在硅基晶圆100的裸硅面贴上背胶膜形成背面保护层600以保护硅基晶圆100的背面，并加强可靠性；
步骤九、如图2I，采用激光或刀片方式，在填充保护层的沟槽内沿切割道104进行切割形成单颗晶圆级芯片封装结构。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步地详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种晶圆级芯片封装方法，其实施步骤如下：
步骤一、提供硅基晶圆，其正面有钝化层并嵌有金属焊盘，在金属焊盘处设有钝化层开口露出部分金属焊盘的上表面，并设有切割道；
步骤二、在硅基晶圆正面覆盖正面保护层，在金属焊盘处形成正面保护层金属焊盘开口，正面保护层金属焊盘开口小于金属焊盘钝化层开口；在切割道处形成正面保护层切割道开口，正面保护层切割道开口的宽度小于切割道的宽度，正面保护层覆盖住切割道侧壁；
步骤三、正面保护层金属焊盘开口内依次通过溅射、光刻、电镀方式形成金属凸块；
步骤四、通过干法刻蚀方法在正面保护层切割道开口处形成沟槽，并且其侧壁有高低起伏的纹路，所述沟槽宽度大于正面保护层切割道开口宽度且小于切割道宽度；
步骤五、将硅基晶圆进行等离子清洗，用填充料通过层压方式填充沟槽，并包覆金属凸块；
步骤六、在硅基晶圆正面通过研磨工艺将金属凸块露出；
步骤七、硅基晶圆背面进行研磨减薄；
步骤八、通过背胶工艺在硅基晶圆的裸硅面贴上背胶膜形成背面保护层以保护硅基晶圆的背面；
步骤九、采用激光或刀片方式，在填充保护层的沟槽内沿切割道进行切割形成单颗晶圆级芯片封装结构。
2.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述沟槽的宽度范围为30-300微米。
3.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述沟槽的深度范围为50微米至500微米。
4.根据权利要求1、2或3所述的晶圆级芯片封装方法，其特征在于，所述沟槽的纵截面形状为直孔型、正梯形型或倒梯形型。
5.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述正面保护层的厚度范围为2微米至20微米。
6.根据权利要求1或5所述的晶圆级芯片封装方法，其特征在于，所述正面保护层覆盖住切割道侧壁的厚度大于1微米。
7.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述金属凸块材质为铜、锡、镍。
8.根据权利要求1或7所述的晶圆级芯片封装方法，其特征在于，所述金属凸块高度在5微米至50微米。
9.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，步骤七中，硅基晶圆背面减薄至露出沟槽的底部。
10.根据权利要求1所述的晶圆级芯片封装方法，其特征在于，所述晶圆级芯片封装结构的硅基本体的正面设有钝化层并嵌有金属焊盘，在金属焊盘处设有钝化层开口露出金属焊盘的上表面，
在硅基本体正面覆盖正面保护层，所述正面保护层的厚度范围为2微米至20微米，在金属焊盘处形成正面保护层金属焊盘开口，正面保护层金属焊盘开口小于金属焊盘钝化层开口，在正面保护层金属焊盘开口内设置金属凸块，所述金属凸块的高度范围在5微米至50微米，硅基本体的厚度范围为50微米至500微米，其纵截面呈矩形、正梯形或倒梯形，并且其四个侧壁兼有高低起伏的纹路，用填充料包覆金属凸块、正面保护层的裸露面以及硅基本体的侧壁，形成包封层，所述包封层在硅基本体的侧壁的宽度范围在30-300微米，所述金属凸块的上表面露出包封层，硅基本体的背面贴上背胶膜形成背面保护层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711441216.1A CN107910295B (zh) | 2017-12-27 | 2017-12-27 | 一种晶圆级芯片封装结构及其封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711441216.1A CN107910295B (zh) | 2017-12-27 | 2017-12-27 | 一种晶圆级芯片封装结构及其封装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107910295A CN107910295A (zh) | 2018-04-13 |
| CN107910295B true CN107910295B (zh) | 2023-12-05 |
Family
ID=61871589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711441216.1A Active CN107910295B (zh) | 2017-12-27 | 2017-12-27 | 一种晶圆级芯片封装结构及其封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107910295B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112352305B (zh) * | 2018-06-26 | 2023-03-03 | 华为技术有限公司 | 芯片封装结构及芯片封装方法 |
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| CN109872979A (zh) * | 2019-02-14 | 2019-06-11 | 南通通富微电子有限公司 | 一种扇出型封装器件 |
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| Publication number | Publication date |
|---|---|
| CN107910295A (zh) | 2018-04-13 |
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