CN102798738B - 半导体测试夹具 - Google Patents

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Abstract

本发明的目的在于提供一种在测试时能够防止在半导体的终端部的放电的半导体测试夹具。本发明的半导体测试夹具的特征在于，具备：台座（1），配设有探针（3）和以在平面视图中包围探针（3）的方式设置的绝缘物（2）；载物台（6），与台座（1）的配设有探针（3）以及绝缘物（2）的一侧的面对置地配置并且能够在台座（1）侧的面上载置被检体（4），在载物台（6）载置被检体（4）并且台座（1）和载物台（6）向接近的方向移动时，探针（3）与形成于被检体（4）的电极接触，并且，绝缘物（2）接触到被检体（4）。

Description

半导体测试夹具
技术领域
本发明涉及半导体测试夹具，特别涉及能够适合在宽带隙（wide-gap）半导体的检查中使用的半导体测试夹具。
背景技术
以往，对于作为高耐压的半导体的宽带隙半导体来说，在装配之前实施半导体芯片的耐压试验、断路试验等的高电压施加试验（以下，也称为测试），为了预先抽出、除去不合格芯片，存在以利用由绝缘性树脂构成的芯片框架进行保护而免受在接合终端部的沿面放电的影响的方式构成的情况（例如，参照专利文献1）。
专利文献1：日本特开2000－183282号公报（第1图）。
由于晶片工艺的性能以及晶片材料的性质的提高，宽带隙半导体的终端部能够缩小（微细化）。此外，使终端部缩小，从而在半导体芯片的制造成本的降低方面得到较大的效果，因此设想终端部今后也将继续缩小。
在专利文献1中，为了保护半导体芯片免受在终端部的放电的影响，以利用由绝缘性树脂构成的芯片框架覆盖终端部的方式构成。但是，当如上述那样终端部缩小时，存在进行测试时在终端部产生放电的问题。
发明内容
本发明是为了解决这些问题而提出的，其目的在于提供一种能够在测试时防止在半导体的终端部的放电的半导体测试夹具。
为了解决上述课题，本发明提供一种半导体测试夹具，其特征在于，具备：夹具台座，配设有探针（probe pin）和以在平面视图（plan view）中包围探针的方式设置的绝缘物；以及载物台（stage），与夹具台座的配设有探针以及绝缘物的一侧的面对置地配置并能够在夹具台座侧的面上载置被检体，在载物台载置被检体并且夹具台座和载物台向接近的方向移动时，探针与形成在被检体的电极接触，并且，绝缘物接触到被检体。
根据本发明，具备：夹具台座，配设有探针和以在平面视图中包围探针的方式设置的绝缘物；以及载物台，与夹具台座的配设有探针以及绝缘物的一侧的面对置地配置并能够在夹具台座侧的面上载置被检体，在载物台载置被检体并且夹具台座和载物台向接近的方向移动时，探针与形成在被检体的电极接触，并且，绝缘物接触到被检体，因此在测试时能够防止在半导体的终端部的放电。
附图说明
图1是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。
图2是示出本发明的实施方式的半导体测试夹具在测试时的情况的图。
图3是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。
图4是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。
图5是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。
图6是示出本发明的实施方式的绝缘物的形状的一个例子的图。
图7是示出前提技术的半导体测试夹具的结构的一个例子的图。
图8是示出前提技术的半导体测试夹具在测试时的情况的图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。
首先，对成为本发明的前提的技术（前提技术）进行说明。
<前提技术>
图7是示出前提技术的半导体测试夹具的结构的一个例子的图。图7（b）、（c）示出图7（a）的F-F剖面图。此外，图7（a）示出在从图7（b）的载物台6侧观察台座1时的平面图。如图7所示，前提技术的半导体测试夹具具备台座1、探针3以及载物台6。
如图7（b）所示，在台座1设置有探针3，在载物台6上载置有具有终端部5的被检体4。此外，如图7（c）所示，当对被检体4进行测试时，探针3与在被检体4的表面形成的电极（表面电极）接触。
图8是示出前提技术的半导体测试夹具在测试时的情况的图。如图8所示，当被检体4的终端部5缩小时，在被检体4的表面形成的GND面和在载物台6的表面形成的高电位面（以细的阴影线示出）的绝缘距离变近，存在在终端部5产生放电的问题。
本发明是为了解决上述的问题而提出的，以下对详细情况进行说明。
<实施方式>
图1是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。图1（b）、（c）示出图1（a）的A-A剖面图。此外，图1（a）示出从图1（b）的载物台6侧观察台座1时的平面图。
如图1所示，本实施方式的半导体测试夹具具备：台座1（夹具台座），配设有探针3和以在平面视图中呈中空地包围探针3的方式设置的绝缘物2；以及载物台6，与台座1的配设有探针3以及绝缘物2的一侧的面对置地配置并且能够在台座1侧的面上载置被检体4。此外，在被检体4设置有终端部5。
图2是示出本实施方式的半导体测试夹具在测试时的情况的图。如图2所示，在测试时，探针3与在被检体4的表面形成的表面电极接触，并且，绝缘物2接触到被检体4的终端部5。即，在载物台6载置被检体4并且台座1和载物台6向接近的方向移动时，探针3与形成于被检体4的表面电极（电极）接触，并且，绝缘物2接触到被检体4。
再有，作为在被检体4的表面形成并且与探针3接触的表面电极，例如有如下电极等：在二极管（Diode）的情况下为阳极电极；在IGBT（Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管）的情况下为发射极电极；在MOSFET（metal-oxide semiconductor field effect transistor：金属氧化物半导体场效应晶体管）的情况下为源极电极。
当绝缘物2与被检体4接触时，在被检体4的表面形成的GND面和在载物台6的表面形成的高电位面被隔离，GND面和高电位面的绝缘距离变长，因此，能够防止在终端部5的放电。这样，在本实施方式中，仅在测试时利用绝缘物2将GND面和高电位面绝缘。
再有，在本实施方式中，绝缘物2接触到被检体4的终端部5，但是，如果能够如图2所示那样将高电位面和GND面隔离，则绝缘物2不限于与终端部5接触也可以在任何部位接触。
图3是示出本实施方式的半导体测试夹具的结构的另外一个例子的图。图3（b）、（c）示出图3（a）的B-B剖面图。此外，图3（a）示出从图3（b）的载物台6侧观察台座1时的平面图。
如图3所示，探针3在平面视图中被绝缘物2实心地包围，前端部分从绝缘物2露出。其他结构以及效果与图1相同。
图4是示出本实施方式的半导体测试夹具的结构的又一个例子的图。图4（b）、（c）示出图4（a）的C-C剖面图。此外，图4（a）示出从图4（b）的载物台6侧观察台座1时的平面图。
如图4所示，台座1具备介于台座1和绝缘物2之间的弹性构件7。其他结构以及效果与图1相同。
作为弹性构件7，例如存在弹簧销（spring pin）、弹簧等。具备弹性构件7，由此，作为进一步的效果，被检体4的厚度的允许范围扩大，并且，能够缓和针对被检体4的应力。
图5是示出本实施方式的半导体测试夹具的结构的又一个例子的图。图5（b）、（c）示出图5（a）的D-D剖面图。此外，图5（a）示出从图5（b）的载物台6侧观察台座1时的平面图。
如图5所示，探针3在平面视图中被绝缘物2实心地包围，前端部从绝缘物2露出。其他结构以及效果与图4相同。
图6是示出本实施方式的绝缘物的形状的一个例子的图。图6的形状例1～3示出绝缘物2的E－E剖面的形状。
如图6的形状例1～3所示，对于绝缘物2来说，以与被检体4对置的面的仅一部分与该被检体4接触的方式形成所述对置面的形状。
对绝缘物2的表面实施图6的形状例1～3所示那样的加工，由此，与绝缘物2的表面平坦的情况相比较，能够使绝缘物2和被检体4的接触面积变小。此外，使接触面积变小，由此，在测试时确保绝缘物2和被检体4的贴紧性，在测试后的脱离时降低绝缘物2和被检体4的贴紧性。这样，能够减少绝缘物2与被检体4接触的部分的损伤。
此外，即使对绝缘物2的表面（即，与被检体4对置的面）实施特氟龙（注册商标）涂敷（coating）等的处理，从而也能够在测试时确保绝缘物2和被检体4的贴紧性，能够在测试后的脱离时降低绝缘物2和被检体4的贴紧性，能够减少绝缘物2与被检体4接触的部分的损伤。
再有，在图1、3中，为了容易对台座1设置绝缘物2，也可以在台座1的与绝缘物2的接触部分设置与绝缘物2相同形状的槽。即，台座1也可以设置规定绝缘物2的配设位置的槽。设置该槽，由此，与在没有槽的平面上设置绝缘物2的情况相比，绝缘物2的设置变得容易，能够防止将绝缘物2设置在台座1时的位置偏移。
此外，只要能够将高电位面和GND面隔离，那么绝缘物2的形状是什么样的形状都可以。例如，具有四个孔的实心的绝缘物2（图3、5）示出了在假定仅耐压泄漏测定的测试的情况下的形状，口字型的中空的绝缘物2（图1、4）示出了在假定耐压泄漏测定以及大电流测定的测试的情况下的形状。
此外，图1～5中的绝缘物2使用了作为用于防止放电的高绝缘性的原材料并且作为用于防止测试时对被检体4的损伤的柔软的原材料的硅类或者有机类原材料。即，绝缘物2包含硅类原材料或者有机类原材料。
此外，本实施方式的半导体测试夹具能够作为晶片测试或者芯片测试用的夹具来应用。
此外，本实施方式的半导体测试夹具能够作为DC测试或者AC测试用的夹具来应用。
此外，本实施方式的半导体测试夹具对于作为被检体4的Si或者SiC、GaN等宽带隙半导体是有效的。特别是，在针对宽带隙半导体的测试时，对作为被检体4的宽带隙半导体施加高电压，所以，容易在被检体4的终端部5产生放电，但是，在这样的情况下本发明的半导体测试夹具是有效的。
如上所述，根据本实施方式，在测试时能够防止在半导体的终端部的放电。
附图标记的说明：
1 台座
2 绝缘物
3 探针
4 被检体
5 终端部
6 载物台
7 弹性构件。

Claims (9)

1.一种半导体测试夹具，其特征在于，具备：
夹具台座(1)，配设有探针(3)和以在平面视图中包围所述探针(3)的方式设置的绝缘物(2)；以及
载物台(6)，与所述夹具台座(1)的配设有所述探针(3)以及所述绝缘物(2)的一侧的面对置地配置并且能够在所述夹具台座(1)侧的面上载置被检体(4)，
在所述载物台(6)载置所述被检体(4)并且所述夹具台座(1)和所述载物台(6)向接近的方向移动时，所述探针(3)与形成于所述被检体(4)的电极接触，并且，所述绝缘物(2)接触到所述被检体(4)，
所述绝缘物用于将在所述被检体的表面形成的GND面和在所述载物台的表面形成的高电位面绝缘。
2.如权利要求1所述的半导体测试夹具，其特征在于，
所述绝缘物(2)包含硅类原材料或者有机类原材料。
3.如权利要求1或者2所述的半导体测试夹具，其特征在于，
所述夹具台座(1)具有规定所述绝缘物(2)的配设位置的槽。
4.如权利要求1所述的半导体测试夹具，其特征在于，
所述夹具台座(1)还具备介于该夹具台座(1)和所述绝缘物(2)之间的弹性构件(7)。
5.如权利要求1或者2所述的半导体测试夹具，其特征在于，
所述半导体测试夹具是晶片测试或者芯片测试用的夹具。
6.如权利要求1或者2所述的半导体测试夹具，其特征在于，
所述半导体测试夹具是DC测试或者AC测试用的夹具。
7.如权利要求1或者2所述的半导体测试夹具，其特征在于，
所述绝缘物(2)以与所述被检体(4)对置的面的仅一部分与该被检体(4)接触的方式形成。
8.如权利要求1或者2所述的半导体测试夹具，其特征在于，
在所述绝缘物(2)的与所述被检体(4)对置的面实施了特氟龙涂敷。
9.如权利要求1或者2所述的半导体测试夹具，其特征在于，
所述被检体(4)是宽带隙半导体。
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