CN106443410B - 一种集成电路测试方法 - Google Patents

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Abstract

本发明提供了一种集成电路测试方法，包括：（1）提供一集成电路测试结构；（2）测试单个沟槽隔离结构的第一介电参数；（3）测试单个半导体器件的第二介电参数；（4）测试相邻的单个沟槽隔离结构合单个半导体器件的第三介电参数；（5）比较第一、第二和第三介电参数，对单个沟槽隔离结构进行评价。

Description

一种集成电路测试方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体测试方法。
背景技术
随着集成电路的集成度的提高，电路中器件之间的距离也越来越小，相邻器件之间的影响越来越大。
现有技术中的集成电路往往通过隔离沟槽进行多个半导体器件的电隔离，例如，图1中在衬底1上形成的多个半导体器件2，例如可以是MOS器件，其包括栅极结构3和源/漏极4，所述多个半导体器件2通过沟槽5进行介电隔离。但是随着相邻器件之间的距离越来越小，相邻器件之间的影响越来越显著，相互之间的电磁干扰或电感电容机制等电性参数的影响越来越大，造成集成电路整体性能的下降。需要通过测试结构对不同结构的器件进行邻近效应的检测，由此提高集成电路设计的准确性和可靠性。
发明内容
基于解决上述集成电路中的问题，本发明提供了一种集成电路测试方法，包括：
（1）提供一集成电路测试结构，所述集成电路测试结构包括：衬底；形成于所述衬底的上表面上的分立的多个半导体器件；设置于所述多个半导体器件之间的、位于所述衬底内的多个沟槽结构，每个所述多个沟槽结构包括设置在所述侧面上的相对的两个电极板层、填充在所述多个沟槽并位于所述电极板层上的沟槽隔离材料、位于电极板层和沟槽隔离材料之间的碳化硅层；
（2）测试单个所述多个沟槽隔离结构的第一介电参数；
（3）测试单个所述多个半导体器件的第二介电参数；
（4）测试相邻的单个所述多个沟槽隔离结构合单个所述多个半导体器件的第三介电参数；
（5）比较第一、第二和第三介电参数，对单个所述多个沟槽隔离结构进行评价。
根据本发明的实施例，测试单个所述多个沟槽隔离结构的第一介电参数具体包括：通过在单个所述多个沟槽隔离结构的两个电极板层上施加电压，然后测试其电容，得出第一介电参数。
根据本发明的实施例，所述施加电压是通过与所述两个电极板层电连接的焊盘进行施加的。
根据本发明的实施例，所述电极板层为沉积的金属层或重掺杂磷的硅层。
根据本发明的实施例，测试单个所述多个半导体器件的第二介电参数具体包括：通过在与单个所述多个半导体器件最邻近的两个电极板层上施加电压，然后测试其电容，得出第二介电参数，该两个电极板层属于不同的沟槽隔离结构。
根据本发明的实施例，测试相邻的单个所述多个沟槽隔离结构合单个所述多个半导体器件的第三介电参数具体包括：标记单个所述多个半导体器件的一侧最邻近的电极板层为第一电极板层，标记单个所述多个半导体器件的另一侧最邻近的沟槽隔离结构的较远的电极板层为第二电极板层，通过在第一电极板层和第二电极板层上施加电压，然后测试其电容，得出第三介电参数。
本发明的技术方案，采用形成在隔离沟槽中的相对的电极板层，不但可以测试出相邻或间隔的沟槽的介电隔离参数，还可以测试出不同半导体器件间的介电隔离参数，并且，根据半导体器件的工作与否，还可以测试工作或非工作状态下的介电隔离参数。在电极板层上还设置一碳化硅层，用以防止电极板层电压的增大而导致的电击穿。
附图说明
图1为现有集成电路的示意图；
图2、3为本发明的集成电路测试结构的示意图；
图4为本发明的集成电路测试方法的流程图。
具体实施方式
参见图2，本发明提供了一种集成电路测试结构，包括：衬底1；形成于所述衬底1的上表面上的分立的多个半导体器件2；设置于所述多个半导体器件2之间的、位于所述衬底1内的多个沟槽结构6，每个所述多个沟槽横截面呈U型，具有俯视呈矩形的开口、邻近所述多个半导体器件的相对的两个侧面和位于沟槽底部的底面；设置在所述侧面上的相对的两个电极板层7；填充在所述多个沟槽并位于所述电极板层上的沟槽隔离材料9。还包括位于电极板层和沟槽隔离材料之间的碳化硅层8。
其中，所述衬底1为一晶元或硅衬底，并且具有一定的厚度，可在后期制作中形成多个器件及其辅件；所述电极板层7为沉积的金属层或重掺杂磷的硅层，其形成在沟槽侧壁并与侧壁具有较好的粘附性，所述金属层可以是铜、铝、金、铂等。
沟槽、电极板层7、碳化硅层8和沟槽隔离材料9共同构成沟槽结构6，所述碳化硅层8具有较大的介电常数，可防止电极板层的击穿，提高测试的可靠度，但是该碳化硅层8的厚度应较小，以尽量减小对测试的干扰。
此外，该测试结构还包括位于所述衬底1的所述上表面的多个测试焊盘10，所述多个测试焊盘10分别与电极板层7电连接。
如图3所示，单个半导体器件的两侧分别具有一个沟槽隔离结构6，所述沟槽隔离结构依次具有焊盘P1、P2、P3、P4，其中焊盘P1、P2同属于左侧的沟槽隔离结构，焊盘P3、P4同属于右侧的沟槽隔离结构，焊盘P1、P4距离所述单个半导体器件较远，而焊盘P2、P3距离所述单个半导体器件较近。
如图4所示，在测试时，首先提供上述的测试结构，然后选定一个半导体器件作为测试器件，同时也选定了其附近的两个沟槽隔离结构，在焊盘P1和P2之间施加电压，测试单个沟槽隔离结构的电容，由此得到第一介电参数；接着，在焊盘P2、P3之间施加电压，测试单个半导体器件的电容，由此得到第二介电参数；然后，在焊盘P1、P3或焊盘P2、P4之间施加电压，测试单个沟槽隔离结构和单个半导体器件之间的电容，由此得到第三介电参数；最后，比较第一、第二和第三介电参数，对单个所述多个沟槽隔离结构进行评价。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (4)

1.一种集成电路测试方法，包括：
（1）提供一集成电路测试结构，所述集成电路测试结构包括：衬底；形成于所述衬底的上表面上的分立的多个半导体器件；设置于所述多个半导体器件之间的、位于所述衬底内的多个沟槽隔离结构，每个所述多个沟槽隔离结构包括设置在其侧面上的相对的两个电极板层、填充在所述多个沟槽隔离结构并位于所述电极板层上的沟槽隔离材料、位于电极板层和沟槽隔离材料之间的碳化硅层；其中，所述多个半导体器件中的一个半导体器件的两侧具有第一和第二沟槽隔离结构，所述第一沟槽隔离结构具有焊盘P1、P2，所述第二沟槽隔离结构具有焊盘P3、P4，焊盘P1、P4距离所述一个半导体器件较远，而焊盘P2、P3距离所述一个半导体器件较近；
（2）在焊盘P1、P2之间施加电压，测试所述第一沟槽隔离结构的电容，由此得到第一介电参数；
（3）在焊盘P2、P3之间施加电压，测试所述一个半导体器件的电容，由此得到第二介电参数；
（4）在焊盘P1、P3之间施加电压，测试所述第一沟槽隔离结构和所述一个半导体器件之间的电容，由此得到第三介电参数；
（5）比较第一、第二和第三介电参数，对所述第一沟槽隔离结构进行评价。
2.根据权利要求1所述的集成电路测试方法，其特征在于，所述电极板层为沉积的金属层或重掺杂磷的硅层。
3.根据权利要求1所述的集成电路测试方法，其特征在于，测试所述一个半导体器件的第二介电参数具体包括：通过在与单个所述多个半导体器件最邻近的两个电极板层上施加电压，然后测试其电容，得出第二介电参数，该两个电极板层属于不同的沟槽隔离结构。
4.根据权利要求1所述的集成电路测试方法，其特征在于，测试相邻的所述第一沟槽隔离结构和所述一个半导体器件的第三介电参数具体包括：标记所述一个半导体器件的一侧最邻近的电极板层为第一电极板层，标记所述一个半导体器件的另一侧最邻近的沟槽隔离结构的较远的电极板层为第二电极板层，通过在第一电极板层和第二电极板层上施加电压，然后测试其电容，得出第三介电参数。
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