KR20150117615A - Teg-fet 및 그 teg 테스트 방법 - Google Patents

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KR20150117615A
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루-난 선
치아-체 수
치아-치 후앙
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에버디스플레이 옵트로닉스 (상하이) 리미티드
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Abstract

본 발명의 TEG-FET는 기판과, 상기 기판에 위치하는 소스 영역과, 상기 기판에 위치하고 상기 기판의 수평방향에서 상기 소스 영역과 대향하여 배치되어 있는 드레인 영역과, 상기 기판과 수직되는 수직방향에서 상기 기판 위를 덮는 유전체층과, 상기 수직방향에서 상기 유전체층 위에 위치하고, 상기 수평방향에서 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 게이트 영역을 포함하고, 상기 게이트 영역은 상기 수평방향에서 소스 영역의 중심 영역으로부터 상기 드레인 영역의 중심 영역을 향하는 축선과 떨어져 있다. 본 발명의 TEG 테스트 방법은 상기 FET를 테스트하기 위한 것이다. TEG-FET의 가장자리 부분의 신뢰성과 동작 특성을 측정할 수 있으며, 반도체 장치의 제품품질을 전면적으로 파악할 수 있어 반도체 장치의 제품품질의 향상에 유리하다.

Description

TEG-FET 및 그 TEG 테스트 방법{TEG-FET and METHOD for TESTING TEG}
본 발명은 FET（Field Effect Transistor）에 관한 것이며, 특히 테스트 소자 그룹(TEG: Test Element Group)에 사용되는 FET 및 이러한 FET를 테스트하기 위한 TEG 테스트 방법에 관한 것이다.
반도체 장치의 생산과정에서 테스트 소자 그룹을 이용하여 반도체 장치의 제품특성 또는 프로세스 성능을 모니터하는 경우가 많다.
예를 들면, 도 1은 선행기술 중의 TEG-FET의 평면도이다. 도 2a와 도 2b는 각각 도 1의 단면선 a-a로부터 상방을 향해 관찰한 단면도와 도 1의 단면선 b-b로부터 좌측을 향해 관찰한 단면도이다. 여기서, 단면선 a-a는 TEG-FET의 전류 채널 방향이고, 단면선 b-b는 TEG-FET의 폭 방향에 위치하며, 단면선 a-a와 서로 수직된다.
도 1, 도 2a와 도 2b를 결부하여 보면, 선행기술의 TEG-FET(FT)는 외부 리드(outside lead)(M)를 통하여 외부의 테스트 패드(Ps)에 연결되는 소스 영역(S)과, 다른 외부 리드(M)를 통하여 외부의 테스트 패드(Pd)에 연결되는 드레인 영역(D)과, 또 다른 외부 리드(M)를 통하여 외부의 테스트 패드(Pg)에 연결되는 게이트 영역(G)을 포함한다.
도 1에 도시된 바와 같이, 게이트 영역(G)은 TEG-FET(FT)의 채널 방향에서 소스 영역(S)과 드레인 영역(D) 사이에 위치하고, TEG-FET(FT)의 폭 방향에서 TEG-FET(FT)의 폭 전체를 관통한다.
여기서, 도 2a는 도 1의 단면선 a-a로부터 상방을 향해 관찰한 단면도를 예시적으로 도시한다. 도 2a에 도시된 바와 같이, TEG-FET(FT)의 소스 영역(S)과 드레인 영역(D)은 일반적으로 기판(B)의 상면으로부터 기판(B) 내부까지 연장하며, 그 위는 유전체층(dielectric layer)(I)에 의해 커버되고, 게이트 영역(G)이 유전체층(I) 위에 위치한다.
여기서, 도 2b는 도 1의 단면선 b-b로부터 좌측을 향해 관찰한 단면도이다. 게이트 영역(G)과 TEG-FET(FT)의 TEG-FET(FT)의 폭 방향에서의 위치관계를 선명하게 나타내기 위하여, 도 2b에서 소스 영역(S)이 보이게끔 유전체층(I)을 투명하게 하고, 각 외부 리드(M)를 생략한다. 도 2b에 도시된 바와 같이, 게이트 영역(G)은 TEG-FET(FT)의 폭 방향에서 TEG-FET(FT)의 폭 전체를 관통한다. 도 2b에는 TEG-FET(FT)의 채널의 가장자리에 근접한 가장자리부(E)도 도시되어 있다.
도 3a와 도 3b는 각각 도 1의 TEG-FET에서의 전기장 분포의 모식도와 전류 분포의 모식도를 예시적으로 도시한다.
도 3a에 도시된 바와 같이, TEG-FET(FT)의 게이트 영역(G)과 소스 영역(S) 사이에 전압을 인가하면, 예를 들면 도면에 도시된 화살표와 같은 전기장 분포가 형성된다. 게이트 영역(G)과 소스 영역(S)의 입체 형상이 일정한 모서리를 가지므로, TEG-FET(FT)의 채널의 가장자리에 근접한 가장자리부(E)에서의 전기장이 더욱 강하다.
도 3b에 도시된 바와 같이, TEG-FET(FT)의 소스 영역(S)과 드레인 영역(D) 사이에 도통 전류(turn-on current)가 흐르면, 예를 들면 도면에 도시된 화살표와 같은 전류 분포가 형성된다. 전류는 소스 영역(S)과 드레인 영역(D) 사이의 일정한 폭의 입체 채널을 흐른다. 또한 TEG-FET(FT)의 채널의 가장자리에 근접한 가장자리부(E)에서의 전기장이 더욱 강하기 때문에, TEG-FET(FT)의 채널의 가장자리에 근접한 가장자리부(E)에서의 전류도 더욱 크다.
한편, 공정상의 원인으로 인해 TEG-FET의 채널의 가장자리에 근접한 부분은 채널 중앙부에 비해 공정 결함이 더 쉽게 발생하므로, TEG-FET의 가장자리에서의 신뢰성과 작동 특성이 더 약하다. 도 1 내지 도 3에 도시된 선행기술의 TEG-FET를 이용하여 테스트 소자 그룹을 테스트할 경우, TEG-FET의 가장자리부와 중앙부 사이의 신뢰성과 작동 특성의 차이를 고려하지 않기 때문에, 반도체 장치의 제품품질을 완전하게 파악할 수 없으며, 따라서 반도체 장치의 제품품질을 향상시키는데 불리하다.
상기 기술문제를 해결하기 위하여 본 발명은 TEG-FET를 제공한다.
상기 TEG-FET는 기판과, 상기 기판에 위치하는 소스 영역과, 상기 기판에 위치하고 상기 기판의 수평방향에서 상기 소스 영역과 대향하여 배치되어 있는 드레인 영역과, 상기 기판과 수직되는 수직방향에서 상기 기판 위를 덮는 유전체층과, 상기 수직방향에서 상기 유전체층 위에 위치하고, 상기 수평방향에서 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 게이트 영역을 포함하고, 상기 게이트 영역은 상기 수평방향에서 소스 영역의 중심 영역으로부터 상기 드레인 영역의 중심 영역을 향하는 축선과 떨어져 있다.
여기서, 상기 게이트 영역은 제1 게이트 영역과 제2 게이트 영역을 포함하고, 상기 제1 게이트 영역과 제2 게이트 영역은 각각 상기 축선의 양측에 배치된다.
여기서, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 상기 소스 영역을 피하여 칩 내부 와이어를 통하여 연결된다.
여기서, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 상기 드레인 영역을 피하여 칩 내부 와이어를 통하여 연결된다.
여기서, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 외부 리드를 통하여 연결된다.
여기서, 상기 소스 영역, 상기 드레인 영역과 상기 게이트 영역은 외부 리드를 통하여 각자의 외부 테스트 패드에 연결된다.
여기서, 상기 소스 영역, 상기 드레인 영역, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 외부 리드를 통하여 각자의 외부 테스트 패드에 연결된다.
본 발명은 TEG-FET를 테스트하기 위한 TEG 테스트 방법을 더 제공한다. 상기 TEG-FET는 기판과, 상기 기판에 위치하는 소스 영역과, 상기 기판에 위치하고 상기 기판의 수평방향에서 상기 소스 영역과 대향하여 배치되어 있는 드레인 영역과, 상기 기판과 수직되는 수직방향에서 상기 기판 위를 덮는 유전체층과, 상기 수직방향에서 상기 유전체층 위에 위치하고, 상기 수평방향에서 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 게이트 영역을 포함하고, 상기 게이트 영역은 상기 수평방향에서 상기 소스 영역의 중심 영역으로부터 상기 드레인 영역의 중심 영역을 향하는 축선과 떨어져 있으며, 상기 TEG 테스트 방법은 상기 FET의 상기 게이트 영역과 상기 소스 영역 사이에 제1 전압을 인가하고, 소정의 시간이 경과된 후에 상기 제1 전압의 인가를 정지하여 상기 FET의 신뢰성을 측정하는 단계S100과, 상기 FET의 상기 게이트 영역과 상기 소스 영역 사이에 제2 전압을 인가하여 상기 FET의 동작 특성을 측정하는 단계S200을 포함한다.
여기서, 상기 단계S100에 있어서, 상기 제1 전압은 상기 게이트 영역과 상기 소스 영역 사이에서 감내할 수 있는 최대 전압의 기대치이고, 상기 단계S200에 있어서, 상기 제2 전압은 상기 게이트 영역과 상기 소스 영역 사이의 동작 전압 범위내의 한 조의 값이다.
여기서, 상기 단계S100에 있어서, 상기 제1 전압은 20V이고, 상기 단계S200에 있어서, 상기 제2 전압은 상기 게이트 영역과 상기 소스 영역 사이의 동작 전압 범위인 -10V~+10V 내의 한 조의 값이다.
여기서, 상기 단계S100과 상기 단계S200에 있어서, 상기 게이트 영역은 제1 게이트 영역과 제2 게이트 영역을 포함하고, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 각각 상기 축선의 양측에 배치된다.
여기서, 상기 단계S100과 상기 단계S200에 있어서, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 상기 소스 영역을 피하여 칩 내부 와이어를 통하여 연결된다.
여기서, 상기 단계S100과 상기 단계S200에 있어서, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 상기 드레인 영역을 피하여 칩 내부 와이어를 통하여 연결된다.
여기서, 상기 단계S100과 상기 단계S200에 있어서, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 외부 리드를 통하여 연결된다.
여기서, 상기 소스 영역, 상기 드레인 영역과 상기 게이트 영역은 외부 리드를 통하여 각자의 외부 테스트 패드에 연결된다.
여기서, 상기 소스 영역, 상기 드레인 영역, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 외부 리드를 통하여 각자의 외부 테스트 패드에 연결된다.
본 발명의 TEG-FET 및 그 TEG 테스트 방법에 의하면, TEG-FET의 가장자리 부분의 신뢰성과 동작 특성을 측정할 수 있으므로 반도체 장치의 제품품질을 전면적으로 요해할 수 있어 반도체 장치의 제품품질의 향상에 유리하다.
도 1은 선행기술의 TEG-FET의 평면도이다.
도 2a와 도 2b는 각각 도 1의 단면선 a-a로부터 상방을 향해 관찰한 단면도, 도1의 단면선 b-b로부터 좌측을 향해 관찰한 단면도이다.
도 3a와 도 3b는 각각 도 1의 TEG-FET에서의 전기장 분포의 모식도와 전류 분포의 모식도이다.
도 4는 본 발명의 일 실시예에 따른 TEG-FET의 평면도이다.
도 5a와 도 5b는 각각 도 4의 단면선 a-a로부터 상방을 향해 관찰한 단면도와 도 4의 단면선 b-b로부터 좌측을 향해 관찰한 단면도이다.
도 6a와 도 6b는 각각 도 4의 TEG-FET에서의 전기장 분포의 모식도와 전류 분포의 모식도이다.
도 7은 본 발명의 다른 실시예에 따른 TEG-FET의 평면도이다.
도 8a와 도 8b는 각각 도 7의 단면선 a-a로부터 상방을 향해 관찰한 단면도와 도 7의 단면선 b-b로부터 좌측을 향해 관찰한 단면도이다.
도 9와 도 9b는 각각 도 7의 TEG-FET에서의 전기장 분포의 모식도와 전류 분포의 모식도이다.
도 10은 본 발명의 TEG 테스트 방법의 흐름도이다.
이하 도 4 내지 도 10을 참조하면서 본 발명을 설명한다. 여기서, 동일한 부호는 동일하거나 또는 유사한 장치, 유닛, 재료 또는 구성을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 TEG-FET의 평면도이다. 도 5a와 도 5b는 각각 도4의 단면선 a-a로부터 상방을 향해 관찰한 단면도와 도 4의 단면선 b-b로부터 좌측을 향해 관찰한 단면도이다. 여기서, 단면선 a-a는 TEG-FET의 전류 채널 방향이고, 단면선 b-b는 TEG-FET의 폭 방향에 위치하며, 또한 단면선 a-a와 서로 수직된다.
도 4, 도 5a와 도 5b로부터 알 수 있는 바와 같이, 본 발명의 TEG-FET(FT1)는 기판(B)과, 기판(B)에 위치하는 소스 영역(S)과, 기판(B)에 위치하고 기판(B)의 수평방향(즉 TEG-FET의 전류 채널 방향)에서 소스 영역(S)과 대향하여 배치되어 있는 드레인 영역(D)과, 기판(B)에 수직되는 방향에서 기판(B) 위 즉 소스 영역(S)과 드레인 영역(D)을 덮는 유전체층(I)과, 상기 수직방향에서 유전체층(I) 위에 위치하고 상기 수평방향에서 소스 영역(S)과 드레인 영역(D) 사이에 위치하는 게이트 영역(G1)을 포함한다. 여기서, 게이트 영역(G1)은 상기 수평방향에서 소스 영역(S)의 중심 영역으로부터 드레인 영역(D)의 중심 영역을 향하는 축선(즉 단면선 a-a)과 떨어져 있다. 즉, 게이트 영역(G1)은 TEG-FET(FT1)의 폭 방향에서 TEG-FET(FT1)의 채널의 중앙부와 이격되어 TEG-FET(FT1)의 채널의 가장자리부(E)에 근접한다.
여기서, 소스 영역(S)은 외부 리드(M)를 통하여 외부의 테스트 패드(Ps)에 연결되고, 드레인 영역(D)은 다른 외부 리드(M)를 통하여 외부의 테스트 패드(Pd)에 연결되며, 게이트 영역(G1)은 또 다른 외부 리드(M)를 통하여 외부의 테스트 패드(Pg)에 연결된다.
여기서, 도 5b는 도 4의 단면선 b-b로부터 좌측을 향해 관찰한 단면도이다. 게이트 영역(G1)과 TEG-FET(FT1)의 TEG-FET(FT1)의 폭 방향에서의 위치관계를 선명하게 나타내기 위하여, 도5b에서 소스 영역(S)이 보이게끔 유전체층(I)을 투명하게 하고, 각 외부 리드(M)를 생략한다. 도 5b에 도시된 바와 같이, 게이트 영역(G1)은 TEG-FET(FT1)의 폭 방향에서 TEG-FET(FT1)의 채널의 중앙부와 이격되며 TEG-FET(FT1)의 채널의 가장자리부(E)에 근접한다.
도 6a와 도 6b는 각각 도 4의 TEG-FET에서의 전기장 분포의 모식도와 전류 분포의 모식도이다.
도 6a에 도시된 바와 같이, TEG-FET(FT1)의 게이트 영역(G1)과 소스 영역(S) 사이에 전압을 인가하면, 예를 들면 도면에 도시된 화살표와 같은 전기장 분포가 형성된다. 전기장은 주로 TEG-FET(FT1)의 채널의 일측 가장자리에 근접한 가장자리부(E)에 존재한다.
도 6b에 도시된 바와 같이, TEG-FET(FT1)의 소스 영역(S)과 드레인 영역(D) 사이에 도통 전류가 존재하면, 예를 들면 도면에 도시된 화살표와 같은 전류 분포가 형성된다. 전류는 주로 TEG-FET(FT1)의 채널의 일측 가장자리에 근접한 가장자리부(E)에 존재한다.
도 7은 본 발명의 또 다른 실시예에 따른 TEG-FET의 평면도이다. 도 8a와 도 8b는 각각 도 7의 단면선 a-a로부터 상방을 향해 관찰한 단면도와 도 7의 단면선 b-b로부터 좌측을 향해 관찰한 단면도이다. 여기서, 단면선a-a는 TEG-FET의 전류 채널 방향이고, 단면선 b-b는 TEG-FET의 폭 방향에 위치하며 단면선 a-a와 서로 수직된다.
도 7, 도 8a와 도 8b를 참조하면, 도 7, 도 8a와 도 8b에 도시된 본 발명의 TEG-FET(FT2)와 도 4, 도 5a와 도 5b에 도시된 본 발명의 TEG-FET(FT1)의 차이점은 도 7, 도 8a와 도 8b에 도시된 본 발명의 TEG-FET(FT2)의 게이트 영역이 게이트 영역(G1) 이외에 게이트 영역(G2)를 더 포함하는데 있다. 게이트 영역(G1)과 게이트 영역(G2)은 각각 수평방향(즉 TEG-FET(FT2)의 전류 채널 방향)에서 소스 영역(S)의 중심 영역으로부터 드레인 영역(D)의 중심 영역을 향하는 축선(즉 단면선a-a)의 양측에 배치되어 있다. 즉, 게이트 영역(G1)과 게이트 영역(G2)은 TEG-FET(FT2)의 폭 방향에서 각각 TEG-FET(FT2)의 채널의 중앙부와 이격되며 TEG-FET(FT2)의 채널의 가장자리부(E)에 근접한다. 도 7, 도 8a와 도 8b에 도시된 바와 같이, 본 발명의 TEG-FET(FT2)의 소스 영역(S), 드레인 영역(D), 게이트 영역(G1)과 게이트 영역(G2)은 외부 리드를 통하여 각자의 외부 테스트 패드에 연결된다.
일 실시예로서, 도 7, 도 8a와 도 8b에 도시된 바와 같이, 본 발명의 TEG-FET(FT2)의 게이트 영역(G1)과 게이트 영역(G2)은 드레인 영역(D)을 피하여 칩 내부 와이어(on-chip wire)를 통하여 연결될 수 있다.
또한, 일 실시예로서, 본 발명의 TEG-FET(FT2)의 게이트 영역(G1)과 게이트 영역(G2)은 소스 영역(S)을 피하여 칩 내부 와이어를 통하여 연결될 수도 있다.
또한, 일 실시예로서, 본 발명의 TEG-FET(FT2)의 게이트 영역(G1)과 게이트 영역(G2)은 각각 외부 리드를 통하여 서로 연결될 수도 있다.
도 9a와 도 9b는 각각 도 7의 TEG-FET에서의 전기장 분포의 모식도와 전류 분포의 모식도이다.
도 9a에 도시된 바와 같이, TEG-FET(FT2)의 게이트 영역(G1, G2)와 소스 영역(S) 사이에 전압을 인가하면 예를 들면 도면에 도시된 화살표와 같은 전기장 분포가 형성된다. 전기장은 주로 TEG-FET(FT2)의 채널 양측의 가장자리에 근접한 가장자리부(E)에 존재한다.
도 9b에 도시된 바와 같이, TEG-FET(FT2)의 소스 영역(S)과 드레인 영역(D) 사이에 도통 전류가 존재하면, 예를 들면 도면의 화살표와 같은 전류분포가 형성된다. 전류는 주로 TEG-FET(FT2)의 채널 양측의 가장자리에 근접한 가장자리부(E)에 존재한다.
본 발명의 상기와 같은 TEG-FET를 이용하여 본 발명의 테스트 소자 그룹을 테스트할 수 있다.
도 10은 본 발명의 TEG 테스트 방법의 흐름도이다. 도 10에 도시된 바와 같이, 본 발명의 TEG 테스트 방법은 도 4 내지 도 9에 도시된 TEG-FET의 테스트에 사용되고, 하기와 같은 단계를 포함한다.
단계S100에 있어서, FET의 게이트 영역과 소스 영역사이에 제1 전압을 인가하고 소정의 시간이 경과된 후에 제1 전압의 인가를 정지하여 FET의 신뢰성을 측정한다. 예를 들면, 산화층의 내전압 특성을 측정한다. 여기서, 제1 전압은 예를 들면 게이트 영역과 소스 영역 사이에서 감내할 수 있는 내전압(withstanding voltage)의 최대 기대치이며, 예를 들면 20V의 직류전압이다.
단계 S200에 있어서, FET의 게이트 영역과 소스 영역 사이에 제2 전압을 인가하여, FET의 정상적인 동작 시의 동작 특성을 측정한다. 예를 들면 FET의 과도특성(transfer characteristic)을 측정한다. 여기서, 제2전압은 예를 들면 게이트 영역과 소스 영역 사이의 동작 전압 범위내의 한 조(group)의 값이며, 예를 들면 -10V부터 +10V 사이의 한 조의 직류전압값이다. 다시 말해, 제2전압은 상기 동작 전압 범위내에 존재하는 복수의 전압값을 가지며, 복수의 전압값이 동작 특성을 측정하기 위한 하나의 조를 구성한다.
또한, 일 실시예로서, 본 발명의 TEG 테스트 방법에 있어서, 상기 단계S100과 상기 단계S200에서의 상기 게이트 영역은 제1 게이트 영역과 제2 게이트 영역을 포함하고, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 각각 상기 축선의 양측에 배치된다.
또한, 일 실시예로서, 본 발명의 TEG 테스트 방법에 있어서, 상기 단계S100과 상기 단계S200에서의 상기 제1 게이트 영역과 상기 제2 게이트 영역은 상기 소스 영역을 피하여 칩 내부 와이어를 통하여 연결된다.
또한, 일 실시예로서, 본 발명의 TEG 테스트 방법에 있어서, 상기 단계S100과 상기 단계S200에서의 상기 제1 게이트 영역과 상기 제2 게이트 영역은 상기 드레인 영역을 피하여 칩 내부 와이어를 통하여 연결된다.
또한, 일 실시예로서, 본 발명의 TEG 테스트 방법에 있어서, 상기 단계S100과 상기 단계S200에서의 상기 제1 게이트 영역과 상기 제2 게이트 영역은 외부 리드를 통하여 연결된다.
또한, 일 실시예로서, 본 발명의 TEG 테스트 방법에 있어서, 상기 소스 영역, 상기 드레인 영역과 상기 게이트 영역은 외부 리드를 통하여 각자의 외부 테스트 패드에 연결된다.
또한, 일 실시예로서, 본 발명의 TEG 테스트 방법에 있어서, 상기 소스 영역, 상기 드레인 영역, 상기 제1 게이트 영역과 상기 제2 게이트 영역은 외부 리드를 통하여 각자의 외부 테스트 패드에 연결된다.
본 발명의 TEG-FET 및 그 TEG 테스트 방법에 의하면, TEG-FET의 가장자리 부분의 신뢰성과 동작 특성을 측정할 수 있으므로, 전면적으로 반도체 장치의 제품품질을 파악할 수 있어 반도체 장치의 제품품질의 향상에 유리하다.
전형적인 실시예를 통하여 본 발명을 설명하였지만, 본 발명의 용어는 단지 예시적인 것일 뿐 제한적인 것이 아님을 이해해야 한다. 본 발명이 다양한 구체적인 실시예로 구현될 수 있으므로, 본 발명의 범위는 상기 실시예의 어떠한 세부 설명에도 한정되지 않고, 첨부되는 청구 범위내에서 광범하게 해석되어야 한다. 따라서, 본 발명의 청구 범위 또는 균등 범위내의 모든 변화와 개진은 모두 본 발명의 청구범위에 속한다.

Claims (10)

  1. 기판과,
    상기 기판에 위치하는 소스 영역과,
    상기 기판에 위치하고 상기 기판의 수평방향에서 상기 소스 영역과 대향하여 배치되어 있는 드레인 영역과,
    상기 기판과 수직되는 수직방향에서 상기 기판 위를 덮는 유전체층과,
    상기 수직방향에서 상기 유전체층 위에 위치하고, 상기 수평방향에서 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 게이트 영역을 포함하고,
    상기 게이트 영역은 상기 수평방향에서 소스 영역의 중심 영역으로부터 상기 드레인 영역의 중심 영역을 향하는 축선과 떨어져 있는 것을 특징으로 하는 TEG-FET.
  2. 제1 항에 있어서,
    상기 게이트 영역은 제1 게이트 영역과 제2 게이트 영역을 포함하고, 상기 제1 게이트 영역과 제2 게이트 영역은 각각 상기 축선의 양측에 배치되는 것을 특징으로 하는 TEG-FET.
  3. 제2 항에 있어서,
    상기 제1 게이트 영역과 상기 제2 게이트 영역은 상기 소스 영역을 피하여 칩 내부 와이어를 통하여 연결되는 것을 특징으로 하는 TEG-FET.
  4. 제2 항에 있어서,
    상기 제1 게이트 영역과 상기 제2 게이트 영역은 상기 드레인 영역을 피하여 칩 내부 와이어를 통하여 연결되는 것을 특징으로 하는 TEG-FET.
  5. 제2 항에 있어서,
    상기 제1 게이트 영역과 상기 제2 게이트 영역은 외부 리드를 통하여 연결되는 것을 특징으로 하는 TEG-FET.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 소스 영역, 상기 드레인 영역과 상기 게이트 영역은 외부 리드를 통하여 각자의 외부 테스트 패드에 연결되는 것을 특징으로 하는 TEG-FET.
  7. 상기 제1 항 내지 제5 항 중의 어느 한 항에 기재된 TEG-FET를 테스트하기 위한 TEG 테스트 방법에 있어서,
    상기 TEG 테스트 방법은,
    상기 FET의 상기 게이트 영역과 상기 소스 영역 사이에 제1 전압을 인가하고, 소정의 시간이 경과된 후에 상기 제1 전압의 인가를 정지하여 상기 FET의 신뢰성을 측정하는 단계S100과,
    상기 FET의 상기 게이트 영역과 상기 소스 영역 사이에 제2 전압을 인가하여 상기 FET의 동작 특성을 측정하는 단계S200을 포함하는 것을 특징으로 하는 TEG 테스트 방법.
  8. 제7 항에 있어서,
    상기 단계S100에 있어서, 상기 제1 전압은 상기 게이트 영역과 상기 소스 영역 사이의 내전압(withstanding voltage)의 최대 기대치이고,
    상기 단계S200에 있어서, 상기 제2 전압은 상기 게이트 영역과 상기 소스 영역 사이의 동작 전압 범위내의 한 조의 값임을 특징으로 하는 TEG 테스트 방법.
  9. 제8 항에 있어서,
    상기 단계S100에 있어서, 상기 제1 전압은 20V이고,
    상기 단계S200에 있어서, 상기 제2 전압은 상기 게이트 영역과 상기 소스 영역 사이의 동작 전압 범위인 -10V~+10V 내의 한 조의 값임을 특징으로 하는 TEG 테스트 방법.
  10. 제7 항에 있어서,
    상기 소스 영역, 상기 드레인 영역과 상기 게이트 영역은 외부 리드를 통하여 각자의 외부 테스트 패드에 연결되는 것을 특징으로 하는 TEG 테스트 방법.
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