JPH07245401A - 縦型半導体装置の特性測定方法 - Google Patents
縦型半導体装置の特性測定方法Info
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- JPH07245401A JPH07245401A JP5820494A JP5820494A JPH07245401A JP H07245401 A JPH07245401 A JP H07245401A JP 5820494 A JP5820494 A JP 5820494A JP 5820494 A JP5820494 A JP 5820494A JP H07245401 A JPH07245401 A JP H07245401A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
Abstract
(57)【要約】
【目的】縦型トランジスタの動作特性をウエハの状態で
正確に測定すること。 【構成】縦型ＤＭＯＳトランジスタ１はシリコンウエハ
２上に形成され、ドレイン電極３、ソースボンディング
パッド（ソース電極）４、ゲートボンディングパッド
（ゲート電極）５、ドレイン電極３と等電位であるドレ
インセンシングパッド（検出電極）６を有する。定電流
源19にはドレイン電極と面接触させるためのフォーシン
グステージ22Ａ及びソース電極４の電圧を検出するソー
スフォーシング端子22Ｂが、電圧計21にはドレインセン
シング端子23Ａ及びソースセンシング端子23Ｂが接続さ
れている。ゲート信号用定電圧源20には、ソース基準電
位としてゲートに定電圧信号を印加するため、電源20の
基準側は、ソースのフォーシング及びセンシング線に、
反対側はゲート電極５をプロービングするため、ゲート
フォーシング端子24及びセンシング端子25に電気的に接
続される。
正確に測定すること。 【構成】縦型ＤＭＯＳトランジスタ１はシリコンウエハ
２上に形成され、ドレイン電極３、ソースボンディング
パッド（ソース電極）４、ゲートボンディングパッド
（ゲート電極）５、ドレイン電極３と等電位であるドレ
インセンシングパッド（検出電極）６を有する。定電流
源19にはドレイン電極と面接触させるためのフォーシン
グステージ22Ａ及びソース電極４の電圧を検出するソー
スフォーシング端子22Ｂが、電圧計21にはドレインセン
シング端子23Ａ及びソースセンシング端子23Ｂが接続さ
れている。ゲート信号用定電圧源20には、ソース基準電
位としてゲートに定電圧信号を印加するため、電源20の
基準側は、ソースのフォーシング及びセンシング線に、
反対側はゲート電極５をプロービングするため、ゲート
フォーシング端子24及びセンシング端子25に電気的に接
続される。
Description
【０００１】
【産業上の利用分野】本発明は、ソース電極とゲート電
極が表面にあり、ドレイン電極が裏面にあるような縦型
トランジスタの特性を測定する方法に関する。
極が表面にあり、ドレイン電極が裏面にあるような縦型
トランジスタの特性を測定する方法に関する。
【０００２】
【従来の技術】従来、縦型パワーＭＯＳＦＥＴでは、表
面にボンディングの可能なゲート電極、ソース電極が設
けられ、裏面にドレイン電極が形成されている。そのド
レイン電極は、電気的接合と放熱特性を考慮して、チッ
プ裏面の全体に接合用金属皮膜を形成することで形成さ
れている。
面にボンディングの可能なゲート電極、ソース電極が設
けられ、裏面にドレイン電極が形成されている。そのド
レイン電極は、電気的接合と放熱特性を考慮して、チッ
プ裏面の全体に接合用金属皮膜を形成することで形成さ
れている。
【０００３】縦型パワーＭＯＳＦＥＴはこのような構造
をとるため、ウエハ上では全チップに対して共通にドレ
イン電極が形成されている。この結果、ウエハの状態で
各チップ毎に縦型パワーＭＯＳＦＥＴの動作特性を測定
すると、全面のドレイン電極の電圧降下、ドレインフォ
ーシング平板の電圧降下のために、各チップ毎の特性を
正確に測定することが困難である。
をとるため、ウエハ上では全チップに対して共通にドレ
イン電極が形成されている。この結果、ウエハの状態で
各チップ毎に縦型パワーＭＯＳＦＥＴの動作特性を測定
すると、全面のドレイン電極の電圧降下、ドレインフォ
ーシング平板の電圧降下のために、各チップ毎の特性を
正確に測定することが困難である。
【０００４】
【発明が解決しようとする課題】従って、従来の測定方
法では、ウエハの状態で各チップ毎に動作特性を正確に
測定することが困難であるために、各チップ毎にダイシ
ングし、モールドした後に、各トランジスタ毎に動作特
性を測定していた。このため、素子の検査効率や素子の
製造効率が悪いという問題がある。
法では、ウエハの状態で各チップ毎に動作特性を正確に
測定することが困難であるために、各チップ毎にダイシ
ングし、モールドした後に、各トランジスタ毎に動作特
性を測定していた。このため、素子の検査効率や素子の
製造効率が悪いという問題がある。
【０００５】又、ウエハの状態であえて測定するとする
と、大電流を流して測定するような場合には、上記の電
圧降下が大きく、各素子の動作特性が正確に測定でき
ず、結局、各素子の設計上のマージンを大きくとる必要
があり、チップ肥大化によるコスト上昇を招いていた。
と、大電流を流して測定するような場合には、上記の電
圧降下が大きく、各素子の動作特性が正確に測定でき
ず、結局、各素子の設計上のマージンを大きくとる必要
があり、チップ肥大化によるコスト上昇を招いていた。
【０００６】本発明は上記の課題を解決するために成さ
れたものであり、その目的は縦型トランジスタの動作特
性をウエハの状態で正確に測定できるようにすることで
ある。
れたものであり、その目的は縦型トランジスタの動作特
性をウエハの状態で正確に測定できるようにすることで
ある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の発明の構成は、表面にゲート電極及びソース電極、裏
面にドレイン電極を有する縦型トランジスタの特性を測
定する方法において、縦型トランジスタのパターンが各
チップに形成され、各チップ共通にドレイン電極が形成
されたウエハにおいて、ウエハ表面の各チップに、ドレ
インに接続される検出電極を形成し、チップのゲート電
極とソース電極間に所定の制御電圧を印加し、ソース電
極とドレイン電極間に定電流を流し、チップのソース電
極と検出電極間のソース検出電極間電圧を測定し、定電
流とソース検出電極間電圧とから各チップの縦型トラン
ジスタの特性をウエハの状態で測定することを特徴とす
る。又、請求項２に記載の発明は、定電流は、ソース電
極とドレイン電極とに端子を接続して電流を流すフォー
シング回路により供給され、ソース検出電極間電圧は、
ソース電極と検出電極とに端子を接続して端子間の電圧
を検出するセンシング回路により検出されることを特徴
とする。
の発明の構成は、表面にゲート電極及びソース電極、裏
面にドレイン電極を有する縦型トランジスタの特性を測
定する方法において、縦型トランジスタのパターンが各
チップに形成され、各チップ共通にドレイン電極が形成
されたウエハにおいて、ウエハ表面の各チップに、ドレ
インに接続される検出電極を形成し、チップのゲート電
極とソース電極間に所定の制御電圧を印加し、ソース電
極とドレイン電極間に定電流を流し、チップのソース電
極と検出電極間のソース検出電極間電圧を測定し、定電
流とソース検出電極間電圧とから各チップの縦型トラン
ジスタの特性をウエハの状態で測定することを特徴とす
る。又、請求項２に記載の発明は、定電流は、ソース電
極とドレイン電極とに端子を接続して電流を流すフォー
シング回路により供給され、ソース検出電極間電圧は、
ソース電極と検出電極とに端子を接続して端子間の電圧
を検出するセンシング回路により検出されることを特徴
とする。
【０００８】
【作用及び発明の効果】上記の検出電極は各チップ毎に
分離しており、各チップのドレインに接続されているの
で、ドレインの電位を精度良く検出できる。又、ソース
電極とゲート電極間に制御電圧を印加して、ソース電極
とドレイン電極間に定電流を流して、その時のソース、
ドレイン間のソースドレイン間電圧を、ソース電極と検
出電極間のソース検出電極間電圧で検出している。よっ
て、検出電極により各チップ個別にドレインの電位を検
出できるためウエハの状態で各チップの動作特性を個別
に測定することができる。又、定電流の流入及び流出の
給電リードとは別に電圧検出リードを設けて電圧を検出
していることから、トランジスタの動作特性が正確に検
出できる。
分離しており、各チップのドレインに接続されているの
で、ドレインの電位を精度良く検出できる。又、ソース
電極とゲート電極間に制御電圧を印加して、ソース電極
とドレイン電極間に定電流を流して、その時のソース、
ドレイン間のソースドレイン間電圧を、ソース電極と検
出電極間のソース検出電極間電圧で検出している。よっ
て、検出電極により各チップ個別にドレインの電位を検
出できるためウエハの状態で各チップの動作特性を個別
に測定することができる。又、定電流の流入及び流出の
給電リードとは別に電圧検出リードを設けて電圧を検出
していることから、トランジスタの動作特性が正確に検
出できる。
【０００９】このように、各トランジスタの動作特性が
ウエハの状態で測定できることから、検査効率が高く、
トランジスタの製造効率も高くなる。
ウエハの状態で測定できることから、検査効率が高く、
トランジスタの製造効率も高くなる。
【００１０】
【実施例】図２は、本発明の一実施例である半導体装置
が形成されたウエハ２の平面図、図３は、図２中の半導
体装置１チップの部分斜視図である。図３に示すように
本発明の一実施例である縦型ＤＭＯＳトランジスタ（Ｖ
ＤＭＯＳ）１は、シリコンウエハ２上に形成される。そ
のＶＤＭＯＳは、図３に示すように外部接続用としてド
レイン電極３、ソースボンディングパッド（ソース電
極）４、ゲートボンディングパッド（ゲート電極）５を
備えており、ドレイン電極３と等電位の出力がドレイン
センシング配線７を介してドレインセンシングパッド
（検出電極）６から電気的に取り出されるようになって
いる。
が形成されたウエハ２の平面図、図３は、図２中の半導
体装置１チップの部分斜視図である。図３に示すように
本発明の一実施例である縦型ＤＭＯＳトランジスタ（Ｖ
ＤＭＯＳ）１は、シリコンウエハ２上に形成される。そ
のＶＤＭＯＳは、図３に示すように外部接続用としてド
レイン電極３、ソースボンディングパッド（ソース電
極）４、ゲートボンディングパッド（ゲート電極）５を
備えており、ドレイン電極３と等電位の出力がドレイン
センシング配線７を介してドレインセンシングパッド
（検出電極）６から電気的に取り出されるようになって
いる。
【００１１】次に、図３のＶＤＭＯＳの断面構造図を図
１に示す。図１に示すように本発明に係る半導体装置
は、Ｎ- エピタキシャル層８が形成されたＮ型シリコン
基板９を用いシリコン酸化膜10a を介してＰ- チャネル
領域11及びＮ+ ソース領域12を２重拡散形成したＶＤＭ
ＯＳトランジスタ部Ａ、エピタキシャル層８上のシリコ
ン酸化膜10a にリンドープポリシリコン膜１３を堆積し
アルミニウム金属皮膜14を形成したゲート電極部Ｂ、シ
リコン基板９に外部接続用金属皮膜17を形成したドレイ
ン電極部Ｃ１、及びＶＤＭＯＳトランジスタのＮ+ ソー
ス領域11を形成時に選択的にシリコン基板エピタキシャ
ル層８にＮ+ 拡散領域15を形成しドレイン電位と等電位
としたドレインセンシング部Ｃ２から構成される。ま
た、ドレインセンシング部Ｃ２は、外部からプローブピ
ン等を接触させドレイン電位が測定出来るように絶縁保
護膜16を除去したプロービングパッド構造となる。
１に示す。図１に示すように本発明に係る半導体装置
は、Ｎ- エピタキシャル層８が形成されたＮ型シリコン
基板９を用いシリコン酸化膜10a を介してＰ- チャネル
領域11及びＮ+ ソース領域12を２重拡散形成したＶＤＭ
ＯＳトランジスタ部Ａ、エピタキシャル層８上のシリコ
ン酸化膜10a にリンドープポリシリコン膜１３を堆積し
アルミニウム金属皮膜14を形成したゲート電極部Ｂ、シ
リコン基板９に外部接続用金属皮膜17を形成したドレイ
ン電極部Ｃ１、及びＶＤＭＯＳトランジスタのＮ+ ソー
ス領域11を形成時に選択的にシリコン基板エピタキシャ
ル層８にＮ+ 拡散領域15を形成しドレイン電位と等電位
としたドレインセンシング部Ｃ２から構成される。ま
た、ドレインセンシング部Ｃ２は、外部からプローブピ
ン等を接触させドレイン電位が測定出来るように絶縁保
護膜16を除去したプロービングパッド構造となる。
【００１２】次に、前記構成に係るＶＤＭＯＳをウエハ
状態で１チップのオン抵抗を測定する際の測定方法を示
した構造図を図４に示し、オン抵抗測定の等価回路図を
図５に示し、測定方法について説明する。
状態で１チップのオン抵抗を測定する際の測定方法を示
した構造図を図４に示し、オン抵抗測定の等価回路図を
図５に示し、測定方法について説明する。
【００１３】この測定方法に使用される測定装置18はフ
ォーシング用定電流源19、ゲート号用定電圧源20および
電圧計21を備えており、定電流源19にはＶＤＭＯＳウエ
ハ２のドレイン電極３と面接触させるためのフォーシン
グステージ22Ａ及びソース電極４とプロービングするた
めのソースフォーシングピン22Ｂが、電圧計21にはドレ
インセンシングピン23Ａ及びソースセンシングピン23Ｂ
がそれぞれ電気的に接続されている。
ォーシング用定電流源19、ゲート号用定電圧源20および
電圧計21を備えており、定電流源19にはＶＤＭＯＳウエ
ハ２のドレイン電極３と面接触させるためのフォーシン
グステージ22Ａ及びソース電極４とプロービングするた
めのソースフォーシングピン22Ｂが、電圧計21にはドレ
インセンシングピン23Ａ及びソースセンシングピン23Ｂ
がそれぞれ電気的に接続されている。
【００１４】一方、ゲート信号用定電圧源20には、ソー
ス基準電位としてゲートに定電圧信号を印加するため、
電源20の負極は、ソースのフォーシング線３１及びセン
シング線３２に、正極はゲート電極５をプロービングす
るため、ゲートフォーシングピン24及びセンシングピン
25に電気的に接続される。
ス基準電位としてゲートに定電圧信号を印加するため、
電源20の負極は、ソースのフォーシング線３１及びセン
シング線３２に、正極はゲート電極５をプロービングす
るため、ゲートフォーシングピン24及びセンシングピン
25に電気的に接続される。
【００１５】測定に際して、ＶＤＭＯＳウエハ２がドレ
インフォーシングステージ22Ａの上にセットされると、
ソース電極４にソースフォーシングピン22Ｂ及びソース
センシングピン23Ｂが、ゲート電極５にゲートフォーシ
ングピン24及びゲートセンシングピン25が、ドレインセ
ンシング電極６にドレインセンシングピン23Ａがそれぞ
れ接触される。これにより、各測定用ピンとＶＤＭＯＳ
１の電極が電気的に接続されることになる。
インフォーシングステージ22Ａの上にセットされると、
ソース電極４にソースフォーシングピン22Ｂ及びソース
センシングピン23Ｂが、ゲート電極５にゲートフォーシ
ングピン24及びゲートセンシングピン25が、ドレインセ
ンシング電極６にドレインセンシングピン23Ａがそれぞ
れ接触される。これにより、各測定用ピンとＶＤＭＯＳ
１の電極が電気的に接続されることになる。
【００１６】続いて、測定装置18のゲート信号用電源20
よりＶＤＭＯＳ１（図５ではｎチャネルＤＭＯＳ）のチ
ャネルをオンさせるために十分な電圧をゲートフォーシ
ングピン24及びセンシングピン25を通じて供給し、フォ
ーシング用定電流源19により大電流をＶＤＭＯＳ１のド
レイン電極３〜ソース電極４間にドレインフォーシング
ステージ22Ａ及びソースフォーシングピン22Ｂを通じて
供給する。同時に、測定装置18の電圧計21によりＶＤＭ
ＯＳ１のオン電圧が次式(1) により測定される。
よりＶＤＭＯＳ１（図５ではｎチャネルＤＭＯＳ）のチ
ャネルをオンさせるために十分な電圧をゲートフォーシ
ングピン24及びセンシングピン25を通じて供給し、フォ
ーシング用定電流源19により大電流をＶＤＭＯＳ１のド
レイン電極３〜ソース電極４間にドレインフォーシング
ステージ22Ａ及びソースフォーシングピン22Ｂを通じて
供給する。同時に、測定装置18の電圧計21によりＶＤＭ
ＯＳ１のオン電圧が次式(1) により測定される。
【００１７】
【数１】 ＶON＝ＩDS×（ＲON＋ＲD ＋ＲS ）・・・・(1)
【００１８】(1) 式中、ＶONはドレイン電極３〜ソース
電極４間の電圧降下、ＩDSはドレイン電極３〜ソース電
極４間電流、ＲONはＶＤＭＯＳ１のオン抵抗、ＲD はド
レイン電極３とドレインフォーシングステージ22Ａとの
間の接触抵抗、ＲS はソース電極４とソースフォーシン
グピン22Ｂとの間の接触抵抗である。
電極４間の電圧降下、ＩDSはドレイン電極３〜ソース電
極４間電流、ＲONはＶＤＭＯＳ１のオン抵抗、ＲD はド
レイン電極３とドレインフォーシングステージ22Ａとの
間の接触抵抗、ＲS はソース電極４とソースフォーシン
グピン22Ｂとの間の接触抵抗である。
【００１９】このとき、大電流が通電されるフォーシン
グ用測定子22Ａ、22Ｂとドレイン電極３、ソース電極４
の接触面間には、接触抵抗26Ａ、26Ｂがそれぞれ作用す
るが、ドレインセンシングピン23Ａとドレインセンシン
グ電極６との接触部分、及び、ソースセンシングピン23
Ｂとソース電極４との接触部分には大電流が通電される
わけではないため、接触抵抗の影響は作用しない。その
結果、ドレイン電極３〜ソース電極４間の電圧降下が、
式(1) において、接触抵抗ＲD 、ＲS に影響されないで
測定出来るため、ドレイン電極３〜ソース電極４間のオ
ン抵抗ＲONは正確に測定されることになる。
グ用測定子22Ａ、22Ｂとドレイン電極３、ソース電極４
の接触面間には、接触抵抗26Ａ、26Ｂがそれぞれ作用す
るが、ドレインセンシングピン23Ａとドレインセンシン
グ電極６との接触部分、及び、ソースセンシングピン23
Ｂとソース電極４との接触部分には大電流が通電される
わけではないため、接触抵抗の影響は作用しない。その
結果、ドレイン電極３〜ソース電極４間の電圧降下が、
式(1) において、接触抵抗ＲD 、ＲS に影響されないで
測定出来るため、ドレイン電極３〜ソース電極４間のオ
ン抵抗ＲONは正確に測定されることになる。
【００２０】ＶＤＭＯＳの各チップにドレインセンシン
グ電極を設けることにより、オン抵抗等の測定時におい
て、ドレイン、ソース両電極について、フォーシング電
極にフォーシング用測定ピンを、センシング電極にセン
シング用測定ピンをそれぞれ接触されることができるた
め、フォーシング電極部に大電流を通電させながら、セ
ンシング用測定ピンにより大電流印加部から独立して電
気的測定を実行することができる。その結果、大電流通
電による接触抵抗の測定値中への影響を抑制することが
出来るため、ウエハ状態でＶＤＭＯＳの電気的特性を正
確に測定することが出来る。
グ電極を設けることにより、オン抵抗等の測定時におい
て、ドレイン、ソース両電極について、フォーシング電
極にフォーシング用測定ピンを、センシング電極にセン
シング用測定ピンをそれぞれ接触されることができるた
め、フォーシング電極部に大電流を通電させながら、セ
ンシング用測定ピンにより大電流印加部から独立して電
気的測定を実行することができる。その結果、大電流通
電による接触抵抗の測定値中への影響を抑制することが
出来るため、ウエハ状態でＶＤＭＯＳの電気的特性を正
確に測定することが出来る。
【００２１】又、ドレインセンシング電極６の大きさ
は、大電流を流さないので電極６に先端径φ50μｍ程度
のプローブピンが電気的に接続できる広さであれば十分
であり、φ100 μｍ程度しか必要ない。このため、デバ
イスサイズの拡大によるコスト高騰を招くことなく、高
価な特殊測定装置を使用しなくても現有測定設備を流用
可能である。
は、大電流を流さないので電極６に先端径φ50μｍ程度
のプローブピンが電気的に接続できる広さであれば十分
であり、φ100 μｍ程度しか必要ない。このため、デバ
イスサイズの拡大によるコスト高騰を招くことなく、高
価な特殊測定装置を使用しなくても現有測定設備を流用
可能である。
【００２２】又、本発明の測定方法によれば、パワーＭ
ＯＳＦＥＴ（ＶＤＭＯＳ）のオン抵抗のような電気的特
性を正確に測定することができる。このため、余分な電
気的特性マージンの増大を防止することが可能であるの
でＶＤＭＯＳのチップサイズを設計仕様内の最小サイズ
にできる。さらに、ウエハ状態でＶＤＭＯＳの電気特性
を完全に測定可能であるため、そのＶＤＭＯＳ素子を使
用する製品への不良持ち込みを無くすることが出来る。
ＯＳＦＥＴ（ＶＤＭＯＳ）のオン抵抗のような電気的特
性を正確に測定することができる。このため、余分な電
気的特性マージンの増大を防止することが可能であるの
でＶＤＭＯＳのチップサイズを設計仕様内の最小サイズ
にできる。さらに、ウエハ状態でＶＤＭＯＳの電気特性
を完全に測定可能であるため、そのＶＤＭＯＳ素子を使
用する製品への不良持ち込みを無くすることが出来る。
【００２３】上記の実測例は、図５の等価回路に示すよ
うに、ｎチャネルＶＤＭＯＳについて具体的に説明した
が、ウエハ内のＶＤＭＯＳの各チップにおいて、ドレイ
ンセンシング電極６を備えていれば、ｐチャネルのＶＤ
ＭＯＳについてもゲートに印加する信号レベルを変更す
るだけで、同様にオン抵抗等電気特性を正確に測定可能
である。又、測定する電気特性は、ＶＤＭＯＳのオン抵
抗に限定されない。
うに、ｎチャネルＶＤＭＯＳについて具体的に説明した
が、ウエハ内のＶＤＭＯＳの各チップにおいて、ドレイ
ンセンシング電極６を備えていれば、ｐチャネルのＶＤ
ＭＯＳについてもゲートに印加する信号レベルを変更す
るだけで、同様にオン抵抗等電気特性を正確に測定可能
である。又、測定する電気特性は、ＶＤＭＯＳのオン抵
抗に限定されない。
【図１】本発明の具体的な実施例方法で用いられるウエ
ハに形成された測定対象の縦型トランジスタの構成図。
ハに形成された測定対象の縦型トランジスタの構成図。
【図２】同実施例のウエハの平面図。
【図３】同実施例のウエハの１つのチップの構成を示し
た構成図。
た構成図。
【図４】同実施例の測定方法を実現するための装置構成
を示した構成図。
を示した構成図。
【図５】同実施例の測定方法を実現するための回路構成
を示した回路図。
を示した回路図。
１…縦型ＤＭＯＳトランジスタ ２…シリコンウエハ ３…ドレイン電極 ４…ソースボンディングパッド（ソース電極） ５…ゲートボンディングパッド（ゲート電極） ６…ドレインセンシングパッド（検出電極） ８…Ｎ- エピタキシャル層 ９…シリコン基板
Claims (2)
- 【請求項１】 表面にゲート電極及びソース電極、裏面
にドレイン電極を有する縦型トランジスタの特性を測定
する方法において、 前記縦型トランジスタのパターンが各チップに形成さ
れ、各チップ共通にドレイン電極が形成されたウエハに
おいて、ウエハ表面の各チップに、ドレインに接続され
る検出電極を形成し、 前記チップの前記ゲート電極と前記ソース電極間に所定
の制御電圧を印加し、前記ソース電極と前記ドレイン電
極間に定電流を流し、 前記チップの前記ソース電極と前記検出電極間のソース
検出電極間電圧を測定し、 前記定電流と前記ソース検出電極間電圧とから前記各チ
ップの前記縦型トランジスタの特性をウエハの状態で測
定することを特徴とする縦型トランジスタの特性測定方
法。 - 【請求項２】 前記定電流は、前記ソース電極と前記ド
レイン電極とに端子を接続して電流を流すフォーシング
回路により供給され、前記ソース検出電極間電圧は、前
記ソース電極と前記検出電極とに端子を接続して端子間
の電圧を検出するセンシング回路により検出されること
を特徴とする請求項１に記載の縦型半導体装置の特性測
定方法。
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|---|---|---|---|
| JP6058204A JP2858390B2 (ja) | 1994-03-02 | 1994-03-02 | 縦型半導体装置の特性測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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| JP2858390B2 JP2858390B2 (ja) | 1999-02-17 |
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|---|---|---|---|
| JP6058204A Expired - Fee Related JP2858390B2 (ja) | 1994-03-02 | 1994-03-02 | 縦型半導体装置の特性測定方法 |
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|---|---|
| JP (1) | JP2858390B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-03-02 JP JP6058204A patent/JP2858390B2/ja not_active Expired - Fee Related
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