JPH06163911A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ボンディングパッドなどを設けることなく、
ドレイン・ソース間耐圧がツェナー電圧以上の所定電圧
があるか否かを検査可能とする。 【構成】 ツェナーダイオード１６および検査用ＭＯＳ
ＦＥＴ１７の直列回路をパワーＭＯＳＦＥＴ１５のドレ
イン端子Ｄとゲート端子Ｇとの間に接続した状態に形成
する。検査用ＭＯＳＦＥＴ１７のゲートを抵抗体３２を
介してソース端子Ｓ，ウエハ検査用パッドが形成された
検査用端子Ｘに接続する。検査用端子Ｘに制御電圧Ｖａ
を印加すると、検査用ＭＯＳＦＥＴ１７をオフすること
ができ、パワーＭＯＳＦＥＴ１５のドレイン端子Ｄに、
電圧（ＶＺ＋Ｖａ＋ＶTP）以上の高い検査電圧Ｖを印加
できるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板の主表面に
形成された電力用半導体素子およびこの電力用半導体素
子に電気的に接続された過電圧保護用半導体素子を備え
た半導体装置に関する。

【０００２】

【従来の技術】この種の半導体装置としては、例えば、
パワーＭＯＳＦＥＴなどの電力用半導体素子と、そのゲ
ート・ドレイン間にツェナーダイオードなど過電圧保護
用半導体素子とを電気的に接続した構成のものがある。
これは、例えば、パワーＭＯＳＦＥＴのドレイン・ソー
ス間に、そのパワーＭＯＳＦＥＴのドレイン・ソース間
耐圧ＢＶDSよりも低いツェナー電圧ＶＺを有するツェナ
ーダイオードを接続した構成としており、外部サージな
どにより過電圧が印加されたときには、ツェナーダイオ
ードを先にブレークダウンさせるので、これにより、パ
ワーＭＯＳＦＥＴのゲートにオン信号を与えて導通状態
にしてサージを吸収し、もってパワーＭＯＳＦＥＴが素
子破壊に至るようなブレークダウンを防止するようにし
たものである。

【０００３】この場合、例えば、パワーＭＯＳＦＥＴの
ドレイン・ソース間耐圧ＢＶDSに対して所定のマージン
をとったツェナー電圧ＶＺとなるように、パワーＭＯＳ
ＦＥＴとツェナーダイオードとを半導体基板としてのウ
エハ上に一体に形成し、表面電極により電気的に接続し
た状態に形成する。これにより、素子が形成された組み
立て前のウエハの状態では、図４に示すように、パワー
ＭＯＳＦＥＴ１のドレイン端子Ｄとゲート端子Ｇとの間
に図示極性のツェナーダイオード２が接続された構成と
なるのである。

【０００４】

【発明が解決しようとする課題】ところで、一般に、半
導体装置は、その製作段階において、ウエハ上に形成さ
れた状態で電気的特性が規格内に入っているか否かを検
査することが行われている。これは、ウエハ上の検査用
パッドあるいはボンディングワイヤ接続用のボンディン
グパッドに検査用の針電極を接触させて行うもので、こ
れにより、組み立て前の段階で設計どおりに製作されて
いるか否かを検査するのである。この場合、パワーＭＯ
ＳＦＥＴ１の電気的特性のひとつとして、ドレイン・ソ
ース間耐圧ＢＶDSは重要な特性であり、製造工程上にお
いては特性にばらつきが生じるため、規格に対して低い
ものができることも避けられない状況である。

【０００５】しかしながら、上述のように、パワーＭＯ
ＳＦＥＴ１とツェナーダイオード２とをあらかじめ表面
電極により電気的に接続した状態にウエハ上に形成する
と、その状態では既にパワーＭＯＳＦＥＴ１に対して上
記した保護動作が行われるようになっているので、パワ
ーＭＯＳＦＥＴ１のドレイン・ソース間耐圧ＢＶDSの値
が規格内に入っているか否かを検査する場合において
も、前述の保護動作が行われてしまうため、ツェナー電
圧ＶＺよりも高い電圧を印加することができない構成で
ある。つまり、この状態では、パワーＭＯＳＦＥＴ１が
所定のマージンを有するドレイン・ソース間耐圧ＢＶDS
を有するか否かを検査することができないのである。

【０００６】このため、パワーＭＯＳＦＥＴ１の検査と
して、ドレイン・ソース間耐圧ＢＶDSを測定するのでは
なく、ツェナー電圧ＶＺ以上あることをもって素子の良
否を判定することにすると、僅かにツェナー電圧ＶＺを
上回る程度で規格耐圧に対しては低い耐圧しかない場合
には、使用時に外部サージなどによりダメージを受けや
すくなり、ひいては素子破壊に至る虞があり、結果とし
て信頼性が低下する不具合がある。

【０００７】そこで、このような不具合を解決するため
に、例えば、図５に示すように、ウエハの形成状態にお
いては、電気的構成としてパワーＭＯＳＦＥＴ１のドレ
イン端子Ｄとツェナーダイオード２のカソード端子Ｋと
を接続しない構成とし、且つ、そのドレイン端子Ｄおよ
びツェナーダイオード２のカソード端子Ｋのそれぞれ
に、組み立て時に両者の間をボンディングワイヤにより
接続可能とするためのボンディングパッドを設ける構成
とすることが考えられている。

【０００８】これにより、ウエハ状態における検査で
は、パワーＭＯＳＦＥＴ１のドレイン端子Ｄとソース端
子Ｓとの間に検査用の針電極などにより検査電圧を印加
して直接ドレイン・ソース間の耐圧ＢＶDSを測定するこ
とができ、しかも、組み立て時にはドレイン端子Ｄとカ
ソード端子Ｋとをボンディングワイヤにより電気的に接
続して前述のような保護動作が行えるようにしようとい
うものである。

【０００９】しかしながら、上述のように、組み立て時
にボンディングワイヤにより電気的に接続する構成とし
た場合には、半導体基板の主表面にボンディングを行う
ためのボンディングパッドを設ける必要上から、前述し
た検査用の針電極を接触させるだけの検査用パッドを設
ける場合に比べて非常に広い面積が必要になる不具合が
ある。また、この場合には、ボンディングパッドを形成
するために、リードフレームとの位置関係，ボンディン
グ装置の物理的な制約，隣接するボンディングワイヤと
干渉しない配置あるいは組み付け時の制約等の設計上の
大きく制約を受ける不具合がある。

【００１０】本発明は、上記事情に鑑みてなされたもの
で、その目的は、ボンディングパッドなどを設けること
なく、電力用半導体素子と過電圧保護用半導体素子とを
半導体基板の主表面上であらかじめ電気的に接続した構
成としながら、電力用半導体素子の耐圧を過電圧保護用
半導体素子の動作電圧以上の検査電圧で測定可能とし、
全体として素子の設計上の制約を少なくすると共に素子
の小形化を図り得る半導体装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、半導体基板の
主表面に形成された電力用半導体素子と、この電力用半
導体素子に電気的に接続された過電圧保護用半導体素子
とを備えた半導体装置を対象とするものであり、前記半
導体基板に制御入力端子に与えられる信号により前記電
力用半導体素子と過電圧保護用半導体素子との電気的な
導通状態を変化させるように形成された検査用半導体素
子と、前記半導体基板に検査用の針電極を前記検査用半
導体素子の制御入力端子に電気的に接続可能とするよう
に形成された検査用電極と、前記半導体基板に前記検査
用電極に前記針電極が接触されたときに前記検査用半導
体素子の制御入力端子に信号を与えるように形成された
バイアス手段とを具備したところに特徴を有する。

【００１２】

【作用】本発明の半導体装置によれば、電力用半導体素
子および過電圧保護用半導体素子が半導体基板上に形成
された状態で、その電力用半導体素子の端子間の耐圧を
測定する場合には、半導体基板に検査用の針電極を接触
させて次のようにして行うことができる。すなわち、ま
ず、電力用半導体素子の耐圧測定を行うべき端子間に針
電極を接触させると共に、バイアス手段の検査用電極に
針電極を接触させる。針電極から検査用電極を介して検
査用半導体素子の制御入力端子に信号が与えられると、
検査用半導体素子は電力用半導体素子と過電圧保護用半
導体素子との電気的な導通状態を変化させる。

【００１３】電力用半導体素子の端子間に針電極により
印加している検査電圧は、電気的に接続された過電圧保
護用半導体素子にも印加されているが、その印加電圧の
大きさは検査用半導体素子による導通状態の変化で制御
される。これにより、電力用半導体素子の端子間に印加
する検査電圧の大きさが過電圧保護用半導体素子の動作
電圧以上である場合でも、検査用半導体素子に与える信
号を制御すれば、過電圧保護用半導体素子に印加される
電圧をその動作電圧以下に制御することができるように
なるので、電力用半導体素子の耐圧が過電圧保護用半導
体素子の動作電圧以上で所定の規格値を満足しているか
否かを測定することができる。

【００１４】一方、検査用半導体素子に信号を与えない
状態つまり検査を行わない状態においては、電力用半導
体素子と過電圧保護用半導体素子との間が電気的に導通
状態とすることができるので、電力用半導体素子に過電
圧保護用半導体素子の動作電圧以上の電圧が印加された
ときに、過電圧保護用半導体素子が動作して電力用半導
体素子を保護するように動作させることができる。

【００１５】

【実施例】以下、本発明をゲート・ドレイン間保護用の
ツェナーダイオードを有するパワーＭＯＳＦＥＴに適用
した場合の第１の実施例について図１および図２を参照
して説明する。全体の断面構成を模式的に示す図２にお
いて、半導体基板としての高濃度のｐ形不純物が導入さ
れたシリコン基板１１は、主表面側にエピタキシャル成
長等により形成されたｎ形領域層１２を有している。こ
のｎ形領域層１２は、素子分離用の高濃度のｐ形拡散領
域１３，１４により３つの分離ｎ形領域層１２ａ，１２
ｂ，１２ｃに分離されている。

【００１６】３つの分離ｎ形領域層１２ａ，１２ｂ，１
２ｃには、周知の選択拡散法を用いて形成された、電力
用半導体素子としてのｎチャンネルのパワーＭＯＳＦＥ
Ｔ１５，過電圧保護用半導体素子としてのツェナーダイ
オード１６および検査用半導体素子としてのｐチャンネ
ルの検査用ＭＯＳＦＥＴ１７が設けられている。

【００１７】すなわち、パワーＭＯＳＦＥＴ１５におい
ては、半導体基板１１と分離ｎ形領域層１２ａとの間
に、エピタキシャル成長を行う前に設けられたｎ形不純
物により高濃度のｎ形埋込領域層１８が形成されてお
り、このｎ形埋込領域層１８には主表面側から形成され
た高濃度のｎ形拡散領域１９により連結された状態に形
成されている。ドレイン領域となる分離ｎ形領域層１２
ａには、セルを形成するｐ形拡散領域２０が多数形成さ
れており、そのそれぞれにはソース領域となる高濃度の
ｎ形拡散領域２１が形成されている。ゲート酸化膜２２
は、隣接するｐ形拡散領域２０の間に跨がるように形成
されており、その上部には多結晶シリコンからなるゲー
ト電極２３が配設されている。そして、ゲート電極２３
は、与えられたゲート電圧に応じて、ｐ形拡散領域２０
上層部にチャンネル領域を形成するようになっている。

【００１８】次に、検査用ＭＯＳＦＥＴ１７において、
チャンネル形成領域となる分離ｎ形領域層１２ｃにはド
レインおよびソース領域となる２つのｐ形拡散領域２
４，２５が形成されている。ゲート酸化膜２６は、これ
ら２つのｐ形拡散領域に跨がるように形成されており、
その上部には多結晶シリコンからなるゲート電極２７が
配設されている。そして、制御入力端子としてのゲート
電極２７は、与えられたゲート電圧に応じて分離ｎ形領
域層１２ｃ上層部にチャンネル領域を形成するようにな
っている。

【００１９】また、ツェナーダイオード１６において、
分離ｎ形領域層１２ｂには低濃度のｐ形拡散領域２８が
形成されると共に、その内側に高濃度のｐ形拡散領域２
９および高濃度のｎ形拡散領域３０が接触する状態で形
成されている。そして、ｐ形拡散領域２９およびｎ形拡
散領域３０とによりツェナーダイオード１６が構成され
ている。そして、分離ｎ形領域層１２ｂと１２ｃとの間
の主表面にはシリコン酸化膜等によりなる絶縁膜３１が
形成されており、この上部には多結晶シリコンに所定の
不純物を導入して形成されるバイアス手段としての抵抗
体３２が配設されている。

【００２０】また、図示はしないが、パワーＭＯＳＦＥ
Ｔ１５，ツェナーダイオード１６，検査用ＭＯＳＦＥＴ
１７および抵抗体３２には、これらの各部と電気的に接
続される表面電極が形成されると共に、外部とボンディ
ングワイヤにより接続するためのボンディングパッドお
よび検査用電極としてのウエハ検査用パッドが形成され
ている。そして、ボンディングパッドには組み立て時に
ボンディングワイヤが接続され、外部のリード端子に電
気的に接続されるようになっている。また、ウエハ検査
用パッドは、製作工程中に素子の電気的特性を測定する
ために検査用の針電極が接触されるようになっている。

【００２１】この場合、電気的な接続構成は次のように
なっている。パワーＭＯＳＦＥＴ１５のセルを構成する
ｐ形拡散領域２０と高濃度ｎ形拡散領域とにはこれらに
共通に接触する表面電極が形成され、その表面電極はボ
ンディングパッドが形成されたソース端子Ｓに接続され
ている。パワーＭＯＳＦＥＴ１５のゲート電極２３は検
査用ＭＯＳＦＥＴ１７のドレイン領域となるｐ形拡散領
域２４に接続されると共にボンディングパッドが形成さ
れたゲート端子Ｇに接続されている。また、ｎ形拡散領
域１９はツェナーダイオード１６のｎ形拡散領域３０と
共にボンディングパッドが形成されたドレイン端子Ｄに
接続されている。

【００２２】検査用ＭＯＳＦＥＴ１７のソース領域とな
るｐ形拡散領域２５は、表面電極によりツェナーダイオ
ード１６のｐ形拡散領域２９に接続されており、ゲート
電極２７は表面電極により抵抗体３２の一方の端子３２
ａに接続されると共に、検査用パッドが形成された検査
用端子Ｘに接続されている。さらに、抵抗体３２の他方
の端子３２ｂはパワーＭＯＳＦＥＴ１５のソース端子Ｓ
に接続されている。なお、抵抗体３２の端子３２ｂは別
途に設けた検査用パッドに接続する構成としても良い。

【００２３】さて、このような構成を電気的な構成とし
て表すと、図１に示すようになる。すなわち、ｎチャン
ネルのパワーＭＯＳＦＥＴ１５のドレイン端子Ｄとゲー
ト端子Ｇとの間には、図示極性のツェナーダイオード１
６および検査用ＭＯＳＦＥＴ１７のソース端子Ｓａおよ
びドレイン端子Ｄａ間を直列に接続した回路が接続され
いている。また、検査用ＭＯＳＦＥＴ１７のゲート端子
Ｇａはウエハ検査用パッドが形成された検査用端子Ｘに
接続されると共に、抵抗体３２を介してパワーＭＯＳＦ
ＥＴ１５のソース端子Ｓに接続されている。

【００２４】この場合、ウエハ検査用パッドは、検査用
の針電極が接触可能な面積で形成すれば良いから、例え
ば、５０μｍのＡｕワイヤをボンディングするためのボ
ンディングパッドを形成する場合に比べて１／４程度の
小さい面積で形成することができる。そして、本実施例
による検査用ＭＯＳＦＥＴ１７，抵抗体３２およびウエ
ハ検査用パッドを形成した場合の面積は、従来構成のボ
ンディングパッドを形成して検査後にボンディングする
構成の場合における必要な面積に比べて全体として４０
％以下の少ない面積とすることができるものである。

【００２５】次に本実施例の作用について説明する。す
なわち、上記のようにシリコン基板１１に形成されたパ
ワーＭＯＳＦＥＴ１５のドレイン・ソース間耐圧ＢＶDS
が所定の規格範囲にあるか否かを、ウエハ状態で検査す
る方法について説明する。まず、検査用の針電極を、ボ
ンディングパッドが形成されたドレイン端子Ｄ，ソース
端子Ｓに接触させると共に、ウエハ検査用パッドが形成
された検査用端子Ｘに接触させる。次に、実際の使用状
態に対応する状態として、検査用端子Ｘに制御電圧Ｖａ
を与えない状態でドレイン端子Ｄとソース端子Ｓとの間
に検査電圧Ｖを印加していく。この状態においては、検
査用ＭＯＳＦＥＴ１７は、ゲート端子Ｇａに制御電圧Ｖ
ａが印加されていないことから、ソース端子Ｓａにその
しきい値電圧ＶTP以上の電圧が印加されると導通状態と
なってソース端子Ｓａとドレイン端子Ｄａとの間が略同
電位となる。

【００２６】したがって、パワーＭＯＳＦＥＴ１５のド
レイン端子Ｄとソース端子Ｓとの間に印加される検査電
圧Ｖが、ツェナーダイオード１６のツェナー電圧ＶＺと
検査用ＭＯＳＦＥＴ１７のしきい値電圧ＶTPとの和の電
圧（ＶＺ＋ＶTP）以上になると、ツェナーダイオード１
６が導通状態となってゲート端子Ｇにゲート電圧を印加
するようになり、パワーＭＯＳＦＥＴ１５も導通状態と
なる。つまり、この状態においては、パワーＭＯＳＦＥ
Ｔ１５のドレイン・ソース間がブレークダウンする耐圧
ＢＶDS１として、ツェナーダイオード１６のツェナー電
圧ＶＺと検査用ＭＯＳＦＥＴ１７のしきい値電圧ＶTPと
の和の電圧（ＶＺ＋ＶTP）に略等しい検査電圧Ｖが測定
されるようになる。

【００２７】この場合、パワーＭＯＳＦＥＴ１５が規格
どおりに正常に製作されていれば、その真のドレイン・
ソース間耐圧ＢＶDSは、上述のＢＶDS１（＝ＶＺ＋ＶT
P）以上になる筈であるから、このとき測定されたドレ
イン・ソース間耐圧ＢＶDS１は、単に、ツェナーダイオ
ード１６のツェナー電圧ＶＺと検査用ＭＯＳＦＥＴ１７
のしきい値電圧ＶTPとの和の電圧（ＶＺ＋ＶTP）を測定
したことになる。ところが、パワーＭＯＳＦＥＴ１５の
ドレイン・ソース間耐圧ＢＶDSが規格どおりに製作され
ておらず、ツェナーダイオード１６のツェナー電圧ＶＺ
と検査用ＭＯＳＦＥＴ１７のしきい値電圧ＶTPとの和の
電圧（ＶＺ＋ＶTP）程度の低い値である場合でも、測定
されるのは電圧（ＶＺ＋ＶTP）に等しい検査電圧Ｖであ
るから、この結果からは、検査対象であるパワーＭＯＳ
ＦＥＴ１５のドレイン・ソース間耐圧ＢＶDSが、電圧
（ＶＺ＋ＶTP）よりも大きいということだけである。

【００２８】次に、検査用端子Ｘに制御電圧Ｖａを印加
すると、検査用ＭＯＳＦＥＴ１７はソース端子Ｓａに電
圧（Ｖａ＋ＶTP）が印加されたときに導通状態となるか
ら、検査用ＭＯＳＦＥＴ１７がパワーＭＯＳＦＥＴ１５
のドレイン端子Ｄに印加された検査電圧Ｖのうち電圧
（Ｖａ＋ＶTP）だけ分担することになる。したがって、
パワーＭＯＳＦＥＴ１５のドレイン端子Ｄに印加される
検査電圧Ｖの値が、ツェナー電圧ＶＺに制御電圧Ｖａと
検査用ＭＯＳＦＥＴ１７のしきい値電圧ＶTPとを加えた
電圧になったとき（Ｖ＝ＶＺ＋Ｖａ＋ＶTP）にツェナー
ダイオード１６および検査用ＭＯＳＦＥＴ１７が導通し
てパワーＭＯＳＦＥＴ１５を導通状態とするようにな
る。

【００２９】このとき、パワーＭＯＳＦＥＴ１５のドレ
イン・ソース間耐圧ＢＶDSが検査電圧Ｖ（＝ＶＺ＋Ｖａ
＋ＶTP）よりも低いとき（ＢＶDS＜Ｖ）には、検査電圧
Ｖがドレイン・ソース間耐圧ＢＶDSに達したときにパワ
ーＭＯＳＦＥＴ１５がブレークダウンするので、そのと
きの検査電圧ＶがパワーＭＯＳＦＥＴ１５のドレイン・
ソース間耐圧ＢＶDSであることが測定できる。

【００３０】したがって、制御電圧Ｖａを徐々に上昇さ
せていきながら検査電圧ＶをパワーＭＯＳＦＥＴ１５に
印加してブレークダウンするときの電圧値を測定してゆ
き、制御電圧Ｖａを高くしてもブレークダウンするとき
の電圧値が略一定になったときの検出電圧ＶがパワーＭ
ＯＳＦＥＴ１５のドレイン・ソース間耐圧ＢＶDSとなる
のである。

【００３１】なお、素子の特性上において、検査用ＭＯ
ＳＦＥＴ１７に印加できる最大の制御電圧Ｖａｍａｘを
印加したときに、検査電圧Ｖの測定値がツェナー電圧Ｖ
Ｚと制御電圧Ｖａｍａｘの和（Ｖ＝ＶＺ＋Ｖａｍａｘ）
であるときには、パワーＭＯＳＦＥＴ１５のドレイン・
ソース間耐圧ＢＶDSがその検出電圧Ｖよりも高いことを
示している。そして、この場合には、パワーＭＯＳＦＥ
Ｔ１５のドレイン・ソース間耐圧ＢＶDSの測定はできな
いことになるが、検出電圧Ｖよりも高いことをもって耐
圧ＢＶDSが規格範囲内にあることがわかるので、実際の
動作に際してはパワーＭＯＳＦＥＴ１５の特性上での支
障がないことが判定できる。

【００３２】また、上述の場合に、検査用ＭＯＳＦＥＴ
１７に印加可能な制御電圧Ｖａをさらに高くできるよう
に形成しておけば、パワーＭＯＳＦＥＴ１５に印加可能
な検査電圧Ｖをさらに高くすることができ、ドレイン・
ソース間耐圧ＢＶDSを測定できるようになるものであ
る。

【００３３】このような本実施例によれば、半導体基板
１１に検査用ＭＯＳＦＥＴ１７，抵抗体３２および検査
用パッドを設け、ウエハ状態における検査時に検査用パ
ッドに制御電圧Ｖａを印加することによりツェナーダイ
オード１６のツェナー電圧ＶＺよりも高い検査電圧Ｖを
印加可能としてパワーＭＯＳＦＥＴ１５のドレイン・ソ
ース間耐圧ＢＶDSが所定の規格内にあるか否かを検査可
能としたので、組み立て時にボンディングによりツェナ
ーダイオードのカソードとパワーＭＯＳＦＥＴのドレイ
ン端子とを接続する必要がなくなり、多大な面積を占有
するボンディングパッドを設けない構成としながら、ウ
エハ状態での検査を行うことができ、全体として素子の
設計上の制約が少なくなると共に素子の小形化が図れ
る。

【００３４】図３は本発明の第２の実施例を示すもの
で、以下第１の実施例と異なる部分について説明する。
すなわち、本実施例においては、図３に電気的構成で示
すように、検査用ＭＯＳＦＥＴ１７に代えて検査用半導
体素子としてｎｐｎ形のバイポーラトランジスタ３３を
設けたものである。

【００３５】この場合、トランジスタ３３は、第１の実
施例と同様にして、周知の選択拡散技術により半導体基
板１１の主表面側に設けられるもので、そのコレクタは
パワーＭＯＳＦＥＴ１５のドレイン端子Ｄに接続され、
エミッタはツェナーダイオード１６を介してパワーＭＯ
ＳＦＥＴ１５のゲート端子Ｇに接続され、ベースは抵抗
体３２を介してコレクタに接続されると共にウエハ検査
用パッドが形成された検査用端子Ｙに接続された状態に
形成されている。

【００３６】このような構成によれば、検査用端子Ｙに
制御電圧Ｖｂを印加しない状態においては、パワーＭＯ
ＳＦＥＴ１５のドレイン・ソース間に検査電圧Ｖが印加
されると、抵抗体３２を介してトランジスタ３３のベー
スにもバイアスが与えられるようになるので、トランジ
スタ３３は導通状態となる。したがって、この状態で
は、ツェナーダイオード１６のカソードにはトランジス
タ３３を介して略検査電圧Ｖが印加されるようになるの
である。

【００３７】そして、このように検査用端子Ｙに電圧を
印加しない状態は、実際の使用状態に対応するものであ
るから、使用時にはツェナーダイオード１６に印加され
る電圧つまりパワーＭＯＳＦＥＴ１５のドレイン端子Ｄ
に印加される電圧がツェナー電圧ＶＺ以上である場合に
は、ツェナーダイオード１６が導通状態となってパワー
ＭＯＳＦＥＴ１５をオンさせて破壊に至るのを防止する
ように働く。

【００３８】一方、検査用端子Ｙに、トランジスタ３３
のエミッタ電位と同程度の電圧Ｖｂを与えると、トラン
ジスタ３３をオフさせることができる。したがって、検
査用端子Ｙに電圧Ｖｂを与えることにより、ツェナーダ
イオード１６を動作させることなくパワーＭＯＳＦＥＴ
１５のドレイン・ソース間に検査電圧Ｖを印加すること
ができるようになる。この結果、パワーＭＯＳＦＥＴ１
５のドレイン・ソース間耐圧ＢＶDSが規格範囲内にある
か否かを検査することができるようになり、パワーＭＯ
ＳＦＥＴ１５のドレーン・ソース間耐圧ＢＶDSが、ツェ
ナーダイオード１６のツェナー電圧ＶＺに対して規格ど
おりのマージンが保証されているか否かを判定すること
もできるので、本実施例によっても第１の実施例と同様
の効果を得ることができる。

【００３９】なお、上記各実施例においては、電力用半
導体素子としてｎチャンネルのパワーＭＯＳＦＥＴ１５
に適用した場合について述べたが、これに限らず、例え
ば、ｐチャンネルのパワーＭＯＳＦＥＴでも良いし、あ
るいはＩＧＢＴ，バイポーラ形トランジスタなどについ
てもその極性を問わず適用できるものである。

【００４０】

【発明の効果】本発明の半導体装置によれば、半導体基
板に、検査用半導体素子，検査用電極およびバイアス手
段を設け、検査用電極に針電極を接触させた状態で、バ
イアス手段により検査用半導体素子の制御入力端子に信
号を与えると、検査用半導体素子により、電力用半導体
素子と過電圧保護用半導体素子との間の導通状態が変化
されるようにしたので、半導体基板に余分なボンディン
グパッドなどを設けることなく、半導体基板に形成され
た電力用半導体素子の耐圧が過電圧保護用半導体素子の
動作電圧以上あることを検査することができるようにな
り、全体の面積を小さくできると共に、設計上の制約が
少なくなるという優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す電気的構成図

【図２】全体構成を模式的に示す縦断側面図

【図３】本発明の第２の実施例を示す図１相当図

【図４】従来例を示す図１相当図

【図５】他の従来例を示す図１相当図

【符号の説明】

１１はシリコン基板（半導体基板）、１５はパワーＭＯ
ＳＦＥＴ（電力用半導体素子）、１６はツェナーダイオ
ード（過電圧保護用半導体素子）、１７は検査用ＭＯＳ
ＦＥＴ（検査用半導体素子）、２２，２６はゲート酸化
膜、２７はゲート電極（制御入力端子）、３２は抵抗体
（バイアス手段）、３３はトランジスタ（検査用半導体
素子）である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7377−4Ｍ 23/62 27/04 Ｍ 8427−4Ｍ Ｈ 8427−4Ｍ 27/06 9170−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ｂ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面に形成された電力用
   半導体素子と、この電力用半導体素子に電気的に接続さ
   れた過電圧保護用半導体素子とを備えた半導体装置にお
   いて、 前記半導体基板に制御入力端子に与えられる信号により
   前記電力用半導体素子と過電圧保護用半導体素子との電
   気的な導通状態を変化させるように形成された検査用半
   導体素子と、 前記半導体基板に検査用の針電極を前記検査用半導体素
   子の制御入力端子に電気的に接続可能とするように形成
   された検査用電極と、 前記半導体基板に前記検査用電極に前記針電極が接触さ
   れたときに前記検査用半導体素子の制御入力端子に信号
   を与えるように形成されたバイアス手段とを具備したこ
   とを特徴とする半導体装置。