JPH11345965A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11345965A JPH11345965A JP10150032A JP15003298A JPH11345965A JP H11345965 A JPH11345965 A JP H11345965A JP 10150032 A JP10150032 A JP 10150032A JP 15003298 A JP15003298 A JP 15003298A JP H11345965 A JPH11345965 A JP H11345965A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、電流検出端子を備えた半導体装置
において、オン抵抗比（カレントミラー比）のゲート電
圧及びチャネル温度依存性を小さくし、電流検出精度を
上げることを目的とする。 【解決手段】 同一半導体基板内に、ドレイン端子を共
用した第１半導体素子及び第２半導体素子を形成し、第
１半導体素子のソースをソース端子、第２半導体素子の
ソースを電流検出用のミラー端子としてなる半導体装置
において、該第２半導体素子のセルに形成されるソース
拡散層を、隣接するセルのソース拡散層と互いに対向す
る部分にだけ形成している。または、第１半導体素子に
ソース拡散層の一部又は全部を形成しないセルを最外周
セル以外のところに形成する。または、第２半導体素子
のソースとミラー端子間に半導体からなる抵抗を接続す
る。
において、オン抵抗比（カレントミラー比）のゲート電
圧及びチャネル温度依存性を小さくし、電流検出精度を
上げることを目的とする。 【解決手段】 同一半導体基板内に、ドレイン端子を共
用した第１半導体素子及び第２半導体素子を形成し、第
１半導体素子のソースをソース端子、第２半導体素子の
ソースを電流検出用のミラー端子としてなる半導体装置
において、該第２半導体素子のセルに形成されるソース
拡散層を、隣接するセルのソース拡散層と互いに対向す
る部分にだけ形成している。または、第１半導体素子に
ソース拡散層の一部又は全部を形成しないセルを最外周
セル以外のところに形成する。または、第２半導体素子
のソースとミラー端子間に半導体からなる抵抗を接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電流検出端子を備
えた半導体装置に関する。
えた半導体装置に関する。
【０００２】
【従来の技術】従来より、この種の半導体装置として、
例えば、図１９に示す如く、二重拡散型電界効果トラン
ジスタ（ＤＭＯＳ）からなるパワーＭＯＳＦＥＴ２０が
知られている。この種のパワーＭＯＳＦＥＴ２０は、同
一半導体基板内にドレイン端子Ｄ及びゲート端子Ｇを共
用したＤＭＯＳ２１及びＤＭＯＳ２２を形成し、ＤＭＯ
Ｓ２１のソースをソース端子Ｓ及びケルビン端子Ｋ、Ｄ
ＭＯＳ２２のソースを電流検出用のミラー端子Ｍとした
ものであり、ＤＭＯＳ２１及びＤＭＯＳ２２が、ドレイ
ン端子Ｄから流れ込む電流をそのオン抵抗比（カレント
ミラー比）に応じて分流するため、ミラー端子Ｍ側に流
れる電流ＩＭからソース端子Ｓ側に流れる電流ＩＳを検
出することができる。図２２ａの回路の場合、抵抗Ｒの
両端電圧（抵抗Ｒの電圧降下）Ｖｏからソース端子Ｓに
流れる電流ＩＳを検出して、負荷電流を制御するのに使
用される。［ＩＳ＝Ｖｏ÷（抵抗Ｒの抵抗値）×（オン
抵抗比）］ 次に、パワーＭＯＳＦＥＴ２０の構造について説明す
る。図２０は前記ＤＭＯＳ２１の一部とＤＭＯＳ２２の
平面図であり、図２１は図２０のＡ−Ａ′断面図であ
る。半導体基板１はｎ＋ 型のシリコン基板によって構
成され、ＤＭＯＳ２１とＤＭＯＳ２２の共通ドレインと
されるもので、その裏面部にはドレイン電極１０が形成
され、この電極１０からドレイン端子Ｄが取り出されて
いる。半導体基板１の上面側には、ｎ−型のシリコンエ
ピタキシャル層２が形成される。このエピタキシャル層
２の表面部には、ｐ型の拡散層６ａ，６ｂが形成され、
ｐ型の拡散層６ａ内にＤＭＯＳのソースとなるｎ＋型の
拡散層８ａが形成される。また、ｐ型の拡散層６ａ，６
ｂ内には、寄生バイポーラトランジスタ動作を抑制する
ために高濃度のｐ＋型拡散層７ａ，７ｂが形成される。
さらにエピタキシャル層２の表面にゲート酸化膜３を介
してゲートとなる多結晶シリコン層４を形成し、多結晶
シリコン層４を覆うように層間絶縁膜５が形成される。
層間絶縁膜５上にアルミニウムからなるミラー電極９ｂ
とソース電極９ａを形成する。このアルミニウムからな
る電極は、大電流が流れるため、ＩＣ等と比べて厚さが
厚く（厚さ４〜５μｍ程度）、等方性のウエットエッチ
ングでエッチングするのが一般的（異方性のドライエッ
チングでは、レジストがもたないため）である。そのた
め、コンタクトから電極端部までの距離（図２１の寸法
ａ）やエッチング寸法（図２１の寸法ｂ）がある程度必
要となり、セルとセルの間で電極をエッチングすること
ができず、ＭＯＳとして動作しない細長のダミーセル
（ｐ型の拡散層６ｂで形成されているソース拡散層８ａ
のないＭＯＳ）をソース電極９ａ下のセル（ｐ型の拡散
層６ａで形成されるＭＯＳ）とミラー電極９ｂ下のセル
の間に形成している。上記多結晶シリコン層４及びミラ
ー電極９ｂ及びソース電極９ａからはゲート端子Ｇ及び
ミラー端子Ｍ及びソース端子Ｓが取り出されている。
例えば、図１９に示す如く、二重拡散型電界効果トラン
ジスタ（ＤＭＯＳ）からなるパワーＭＯＳＦＥＴ２０が
知られている。この種のパワーＭＯＳＦＥＴ２０は、同
一半導体基板内にドレイン端子Ｄ及びゲート端子Ｇを共
用したＤＭＯＳ２１及びＤＭＯＳ２２を形成し、ＤＭＯ
Ｓ２１のソースをソース端子Ｓ及びケルビン端子Ｋ、Ｄ
ＭＯＳ２２のソースを電流検出用のミラー端子Ｍとした
ものであり、ＤＭＯＳ２１及びＤＭＯＳ２２が、ドレイ
ン端子Ｄから流れ込む電流をそのオン抵抗比（カレント
ミラー比）に応じて分流するため、ミラー端子Ｍ側に流
れる電流ＩＭからソース端子Ｓ側に流れる電流ＩＳを検
出することができる。図２２ａの回路の場合、抵抗Ｒの
両端電圧（抵抗Ｒの電圧降下）Ｖｏからソース端子Ｓに
流れる電流ＩＳを検出して、負荷電流を制御するのに使
用される。［ＩＳ＝Ｖｏ÷（抵抗Ｒの抵抗値）×（オン
抵抗比）］ 次に、パワーＭＯＳＦＥＴ２０の構造について説明す
る。図２０は前記ＤＭＯＳ２１の一部とＤＭＯＳ２２の
平面図であり、図２１は図２０のＡ−Ａ′断面図であ
る。半導体基板１はｎ＋ 型のシリコン基板によって構
成され、ＤＭＯＳ２１とＤＭＯＳ２２の共通ドレインと
されるもので、その裏面部にはドレイン電極１０が形成
され、この電極１０からドレイン端子Ｄが取り出されて
いる。半導体基板１の上面側には、ｎ−型のシリコンエ
ピタキシャル層２が形成される。このエピタキシャル層
２の表面部には、ｐ型の拡散層６ａ，６ｂが形成され、
ｐ型の拡散層６ａ内にＤＭＯＳのソースとなるｎ＋型の
拡散層８ａが形成される。また、ｐ型の拡散層６ａ，６
ｂ内には、寄生バイポーラトランジスタ動作を抑制する
ために高濃度のｐ＋型拡散層７ａ，７ｂが形成される。
さらにエピタキシャル層２の表面にゲート酸化膜３を介
してゲートとなる多結晶シリコン層４を形成し、多結晶
シリコン層４を覆うように層間絶縁膜５が形成される。
層間絶縁膜５上にアルミニウムからなるミラー電極９ｂ
とソース電極９ａを形成する。このアルミニウムからな
る電極は、大電流が流れるため、ＩＣ等と比べて厚さが
厚く（厚さ４〜５μｍ程度）、等方性のウエットエッチ
ングでエッチングするのが一般的（異方性のドライエッ
チングでは、レジストがもたないため）である。そのた
め、コンタクトから電極端部までの距離（図２１の寸法
ａ）やエッチング寸法（図２１の寸法ｂ）がある程度必
要となり、セルとセルの間で電極をエッチングすること
ができず、ＭＯＳとして動作しない細長のダミーセル
（ｐ型の拡散層６ｂで形成されているソース拡散層８ａ
のないＭＯＳ）をソース電極９ａ下のセル（ｐ型の拡散
層６ａで形成されるＭＯＳ）とミラー電極９ｂ下のセル
の間に形成している。上記多結晶シリコン層４及びミラ
ー電極９ｂ及びソース電極９ａからはゲート端子Ｇ及び
ミラー端子Ｍ及びソース端子Ｓが取り出されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記オ
ン抵抗比は、常に一定な値ではなく、ゲート電圧やチャ
ネル温度によって変化してしまい、負荷電流ＩＳの検出
精度が低くなるという問題がある。負荷電流の検出精度
を上げるため、ＤＭＯＳ２２のバックゲートをＤＭＯＳ
２１のソースと接続した特公平７−７７２６２が有る
（図２５参照）が、ミラー端子Ｍとソース端子Ｓの電位
が異なるような場合に有効であり、図１９のようにオペ
アンプＯＰでケルビン端子Ｋとミラー端子Ｍを同電位に
している場合には効果が無い。
ン抵抗比は、常に一定な値ではなく、ゲート電圧やチャ
ネル温度によって変化してしまい、負荷電流ＩＳの検出
精度が低くなるという問題がある。負荷電流の検出精度
を上げるため、ＤＭＯＳ２２のバックゲートをＤＭＯＳ
２１のソースと接続した特公平７−７７２６２が有る
（図２５参照）が、ミラー端子Ｍとソース端子Ｓの電位
が異なるような場合に有効であり、図１９のようにオペ
アンプＯＰでケルビン端子Ｋとミラー端子Ｍを同電位に
している場合には効果が無い。
【０００４】このオン抵抗比のゲート電圧及びチャネル
温度依存性があることについて説明する。通常オン抵抗
比（カレントミラー比）は、１０００程度に設定されて
いる。よって、セル比も１０００程度になり、図２２ｂ
の場合、ＤＭＯＳ２２のセル数が２０であるから、ＤＭ
ＯＳ２１のセル数は２０，０００程度（図２０は、ＤＭ
ＯＳ２１の一部分のみを図示しているにすぎない。）と
なっている。図２０で示した隣にセルの無いセルａ（セ
ルａ′）とセルｂ（セルｂ′）を比べると、セルａ（セ
ルａ′）の方がドレイン領域のドレイン電流密度が低
く、単位セル当たりのオン抵抗（ドレイン領域の抵抗成
分）が小さい。ＤＭＯＳ２２の方がＤＭＯＳ２１より、
このオン抵抗の小さいセル（セルａ，セルａ′）の占め
る割合が多く（セル数が少ないため）、ＤＭＯＳ２１と
ＤＭＯＳ２２の単位セル当たりの平均オン抵抗は、図２
２のようにズレてしまう。ゲート電圧を大きくして、チ
ャネル抵抗成分を減らすと、（ＤＭＯＳ２２の単位セル
当たりのオン抵抗）÷（ＤＭＯＳ２１の単位セル当たり
のオン抵抗）が小さくなり、オン抵抗比（カレントミラ
ー比）が小さくなる。また、チャネル抵抗成分に比べ
て、ドレイン領域の抵抗成分の方が温度係数が大きく
（ｐ型の拡散層６ａとエピタキシャル層２の不純物濃度
によっては、異なる場合もある。）、チャネル温度を上
げると、上式が小さくなり、オン抵抗比（カレントミラ
ー比）が小さくなる。（図２３及び図２４参照） そこで本発明は、こうした電流検出端子を備えた半導体
装置において、オン抵抗比（カレントミラー比）のゲー
ト電圧及びチャネル温度依存性を小さくし、負荷電流の
検出精度を上げることを目的としてなされた。
温度依存性があることについて説明する。通常オン抵抗
比（カレントミラー比）は、１０００程度に設定されて
いる。よって、セル比も１０００程度になり、図２２ｂ
の場合、ＤＭＯＳ２２のセル数が２０であるから、ＤＭ
ＯＳ２１のセル数は２０，０００程度（図２０は、ＤＭ
ＯＳ２１の一部分のみを図示しているにすぎない。）と
なっている。図２０で示した隣にセルの無いセルａ（セ
ルａ′）とセルｂ（セルｂ′）を比べると、セルａ（セ
ルａ′）の方がドレイン領域のドレイン電流密度が低
く、単位セル当たりのオン抵抗（ドレイン領域の抵抗成
分）が小さい。ＤＭＯＳ２２の方がＤＭＯＳ２１より、
このオン抵抗の小さいセル（セルａ，セルａ′）の占め
る割合が多く（セル数が少ないため）、ＤＭＯＳ２１と
ＤＭＯＳ２２の単位セル当たりの平均オン抵抗は、図２
２のようにズレてしまう。ゲート電圧を大きくして、チ
ャネル抵抗成分を減らすと、（ＤＭＯＳ２２の単位セル
当たりのオン抵抗）÷（ＤＭＯＳ２１の単位セル当たり
のオン抵抗）が小さくなり、オン抵抗比（カレントミラ
ー比）が小さくなる。また、チャネル抵抗成分に比べ
て、ドレイン領域の抵抗成分の方が温度係数が大きく
（ｐ型の拡散層６ａとエピタキシャル層２の不純物濃度
によっては、異なる場合もある。）、チャネル温度を上
げると、上式が小さくなり、オン抵抗比（カレントミラ
ー比）が小さくなる。（図２３及び図２４参照） そこで本発明は、こうした電流検出端子を備えた半導体
装置において、オン抵抗比（カレントミラー比）のゲー
ト電圧及びチャネル温度依存性を小さくし、負荷電流の
検出精度を上げることを目的としてなされた。
【０００５】
【課題を解決するための手段】半導体基板内に、ドレイ
ン端子を共用した第１半導体素子及び第２半導体素子を
形成し、第１半導体素子のソースをソース端子、第２半
導体素子のソースを電流検出用のミラー端子としてなる
半導体装置において、該第２半導体素子のセルに形成さ
れるソース拡散層を、隣接するセルのソース拡散層と互
いに対向する部分にだけ形成している。または、第１半
導体素子にソース拡散層の一部又は全部を形成しないセ
ルを最外周セル以外のところに形成する。または、第２
半導体素子のソースとミラー端子間に半導体からなる抵
抗を接続する。
ン端子を共用した第１半導体素子及び第２半導体素子を
形成し、第１半導体素子のソースをソース端子、第２半
導体素子のソースを電流検出用のミラー端子としてなる
半導体装置において、該第２半導体素子のセルに形成さ
れるソース拡散層を、隣接するセルのソース拡散層と互
いに対向する部分にだけ形成している。または、第１半
導体素子にソース拡散層の一部又は全部を形成しないセ
ルを最外周セル以外のところに形成する。または、第２
半導体素子のソースとミラー端子間に半導体からなる抵
抗を接続する。
【０００６】上記のような半導体装置にあっては、第１
半導体素子と第２半導体素子のオン抵抗成分構成が近く
なり、オン抵抗比（カレントミラー比）のゲート電圧及
びチャネル温度依存性が小さくなる。
半導体素子と第２半導体素子のオン抵抗成分構成が近く
なり、オン抵抗比（カレントミラー比）のゲート電圧及
びチャネル温度依存性が小さくなる。
【０００７】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【０００８】図１〜図８は、本発明の第１の実施例であ
る。図１は、チップ平面図、図２は、図１のＤＭＯＳ２
２の平面図、図３は、図２のＡ−Ａ′断面図、図４は、
図１のＢ−Ｂ′断面図、図５は、図１のＣ−Ｃ′断面
図、図６は、等価回路、図７及び図８は、オン抵抗比
（カレントミラー比）の特性である。図中の同一部分に
は同一参照符号を付して重複説明は省略する。
る。図１は、チップ平面図、図２は、図１のＤＭＯＳ２
２の平面図、図３は、図２のＡ−Ａ′断面図、図４は、
図１のＢ−Ｂ′断面図、図５は、図１のＣ−Ｃ′断面
図、図６は、等価回路、図７及び図８は、オン抵抗比
（カレントミラー比）の特性である。図中の同一部分に
は同一参照符号を付して重複説明は省略する。
【０００９】図３に示すように、半導体基板１はｎ＋型
のシリコン基板によって構成され、図６のＤＭＯＳ２１
とＤＭＯＳ２２の共通ドレインとされるもので、その裏
面部にはドレイン電極１０が形成され、このドレイン電
極１０からドレイン端子Ｄが取り出されている。半導体
基板１の上面側には、ｎ−型のシリコンエピタキシャル
層２が形成される。このエピタキシャル層２の表面部に
は、ｐ型の拡散層６ａ，６ｂが形成され、ｐ型の拡散層
６ａ内にＤＭＯＳのソースとなるｎ＋型の拡散層８ａが
形成される。また、ｐ型の拡散層６ａ，６ｂ内には、寄
生バイポーラトランジスタ動作を抑制するために高濃度
のｐ＋型の拡散層７ａ，７ｂが形成される。さらにエピ
タキシャル層２の表面にゲート酸化膜３を介してゲート
となる多結晶シリコン層４を形成し、多結晶シリコン層
４を覆うように層間絶縁膜５が形成される。層間絶縁膜
５上にアルミニウムからなるミラー電極９ｂとソース電
極９ａを形成する。電極９ａと電極９ｂを分離するため
に、ＭＯＳとして動作しない細長のダミーセル（ｐ型の
拡散層６ｂで形成されているソース拡散層８ａのないＭ
ＯＳ）をソース電極９ａ下のセル（ｐ型の拡散層６ａで
形成されるＭＯＳ）とミラー電極９ｂ下のセルの間に形
成している。上記多結晶シリコン層４は、図１のゲート
パッド部のゲート電極９ｃと電気的に接続され、ゲート
パッド部からボンディングワイヤーを通して、ゲート端
子Ｇが取り出されている。上記ミラー電極９ｂは、図１
のミラーパッドを覆うように形成され、ミラーパッド部
からボンディングワイヤーを通して、ミラー端子Ｍが取
り出されている。ソース電極９ａからは、ボンディング
ワイヤーを通してソース端子Ｓ及びケルビン端子Ｋが取
り出されている。
のシリコン基板によって構成され、図６のＤＭＯＳ２１
とＤＭＯＳ２２の共通ドレインとされるもので、その裏
面部にはドレイン電極１０が形成され、このドレイン電
極１０からドレイン端子Ｄが取り出されている。半導体
基板１の上面側には、ｎ−型のシリコンエピタキシャル
層２が形成される。このエピタキシャル層２の表面部に
は、ｐ型の拡散層６ａ，６ｂが形成され、ｐ型の拡散層
６ａ内にＤＭＯＳのソースとなるｎ＋型の拡散層８ａが
形成される。また、ｐ型の拡散層６ａ，６ｂ内には、寄
生バイポーラトランジスタ動作を抑制するために高濃度
のｐ＋型の拡散層７ａ，７ｂが形成される。さらにエピ
タキシャル層２の表面にゲート酸化膜３を介してゲート
となる多結晶シリコン層４を形成し、多結晶シリコン層
４を覆うように層間絶縁膜５が形成される。層間絶縁膜
５上にアルミニウムからなるミラー電極９ｂとソース電
極９ａを形成する。電極９ａと電極９ｂを分離するため
に、ＭＯＳとして動作しない細長のダミーセル（ｐ型の
拡散層６ｂで形成されているソース拡散層８ａのないＭ
ＯＳ）をソース電極９ａ下のセル（ｐ型の拡散層６ａで
形成されるＭＯＳ）とミラー電極９ｂ下のセルの間に形
成している。上記多結晶シリコン層４は、図１のゲート
パッド部のゲート電極９ｃと電気的に接続され、ゲート
パッド部からボンディングワイヤーを通して、ゲート端
子Ｇが取り出されている。上記ミラー電極９ｂは、図１
のミラーパッドを覆うように形成され、ミラーパッド部
からボンディングワイヤーを通して、ミラー端子Ｍが取
り出されている。ソース電極９ａからは、ボンディング
ワイヤーを通してソース端子Ｓ及びケルビン端子Ｋが取
り出されている。
【００１０】また、図４に示すように、上記ｎ−型のシ
リコンエピタキシャル層２の表面部には、ｐ型の拡散層
１２が形成され、このｐ型の拡散層１２上に酸化膜１１
が形成され、この酸化膜１１上に上記多結晶シリコン層
に不純物を拡散したｎ＋型多結晶シリコン層１３とｐ型
多結晶シリコン層１４が形成される。このｎ＋型多結晶
シリコン層１３とｐ型多結晶シリコン層１４を覆うよう
に層間絶縁膜５が形成される。この層間絶縁膜５を介し
て、ｎ＋型多結晶シリコン層１３と電極９ａ，９ｃが接
続される。このｎ＋型多結晶シリコン層１３とｐ型多結
晶シリコン層１４のｐｎ接合が図６のダイオード２６と
なり、図１のゲートパッド部外周に形成される。
リコンエピタキシャル層２の表面部には、ｐ型の拡散層
１２が形成され、このｐ型の拡散層１２上に酸化膜１１
が形成され、この酸化膜１１上に上記多結晶シリコン層
に不純物を拡散したｎ＋型多結晶シリコン層１３とｐ型
多結晶シリコン層１４が形成される。このｎ＋型多結晶
シリコン層１３とｐ型多結晶シリコン層１４を覆うよう
に層間絶縁膜５が形成される。この層間絶縁膜５を介し
て、ｎ＋型多結晶シリコン層１３と電極９ａ，９ｃが接
続される。このｎ＋型多結晶シリコン層１３とｐ型多結
晶シリコン層１４のｐｎ接合が図６のダイオード２６と
なり、図１のゲートパッド部外周に形成される。
【００１１】また、図１のミラーパッド部は、図５に示
すように、ＭＯＳとして動作しない大きなダミーセル
（ｐ型の拡散層６ｂで形成されているｎ＋型の拡散層８
ａのないＭＯＳ）をミラー電極９ｂ下に形成している。
このダミーセル内にｎ＋型の拡散層８ａと同じｎ＋型の
拡散層８ｂ（このｎ＋型の拡散層８ｂは、多結晶シリコ
ン層４と離れて形成しているため、ＭＯＳとして動作し
ない。）を形成し、このｎ＋型の拡散層８ｂとミラー電
極９ｂを接続している。このｎ＋型の拡散層８ｂとｐ＋
型の拡散層７ｂのｐｎ接合が図６のダイオード２７とな
る。
すように、ＭＯＳとして動作しない大きなダミーセル
（ｐ型の拡散層６ｂで形成されているｎ＋型の拡散層８
ａのないＭＯＳ）をミラー電極９ｂ下に形成している。
このダミーセル内にｎ＋型の拡散層８ａと同じｎ＋型の
拡散層８ｂ（このｎ＋型の拡散層８ｂは、多結晶シリコ
ン層４と離れて形成しているため、ＭＯＳとして動作し
ない。）を形成し、このｎ＋型の拡散層８ｂとミラー電
極９ｂを接続している。このｎ＋型の拡散層８ｂとｐ＋
型の拡散層７ｂのｐｎ接合が図６のダイオード２７とな
る。
【００１２】図６のダイオード２６は、ゲート端子Ｇと
ソース端子Ｓ間の静電気保護用であり、従来のパワーＭ
ＯＳＦＥＴのゲートとソース間に形成されているダイオ
ードと同じものである。図６のダイオード２７は、特公
平７−７７２６２の構造を説明した図２５中の寄生ダイ
オード２５と同じ構造のものであり、降伏電圧が約２Ｖ
のツェナーダイオードとなる。特公平７−７７２６２の
半導体装置は、寄生ダイオード２５があることによっ
て、ゲート端子Ｇとミラー端子Ｍ間の静電気耐量が大き
い。この効果を得るために同じ構造のダイオード２７を
形成したのである。ゲート端子Ｇとミラー端子Ｍ間に静
電気等の過電圧を印加しても、直列接続されたダイオー
ド２６とダイオード２７で電圧がクランプされ、ゲート
酸化膜３が絶縁破壊しない。ゲート端子Ｇとミラー端子
Ｍ間の静電気保護対策として、ダイオード２６と同じ構
造のダイオードをゲート端子Ｇとミラー端子Ｍ間に接続
するという方法もあるが、この場合、接続したダイオー
ドの漏れ電流がミラー端子Ｍに流れ込み、電流検出精度
が落ちるという問題がある。図６のようにダイオード２
６とダイオード２７を設ければ、電流検出精度を落とす
ことなく静電気保護が可能になる。
ソース端子Ｓ間の静電気保護用であり、従来のパワーＭ
ＯＳＦＥＴのゲートとソース間に形成されているダイオ
ードと同じものである。図６のダイオード２７は、特公
平７−７７２６２の構造を説明した図２５中の寄生ダイ
オード２５と同じ構造のものであり、降伏電圧が約２Ｖ
のツェナーダイオードとなる。特公平７−７７２６２の
半導体装置は、寄生ダイオード２５があることによっ
て、ゲート端子Ｇとミラー端子Ｍ間の静電気耐量が大き
い。この効果を得るために同じ構造のダイオード２７を
形成したのである。ゲート端子Ｇとミラー端子Ｍ間に静
電気等の過電圧を印加しても、直列接続されたダイオー
ド２６とダイオード２７で電圧がクランプされ、ゲート
酸化膜３が絶縁破壊しない。ゲート端子Ｇとミラー端子
Ｍ間の静電気保護対策として、ダイオード２６と同じ構
造のダイオードをゲート端子Ｇとミラー端子Ｍ間に接続
するという方法もあるが、この場合、接続したダイオー
ドの漏れ電流がミラー端子Ｍに流れ込み、電流検出精度
が落ちるという問題がある。図６のようにダイオード２
６とダイオード２７を設ければ、電流検出精度を落とす
ことなく静電気保護が可能になる。
【００１３】図２及び図３は、従来例の図２２ｂ及び図
２２ｃと対比できるように、同じ部分を図示したもので
あり、図２において、セルａ（ＤＭＯＳ２２の最外周セ
ル）のソースとなるｎ＋型の拡散層８ａが隣接するセル
ｂのｎ＋型の拡散層８ａと互いに対向する部分にだけ形
成している点が従来例の図２２ｂと異なるところであ
る。このようにすることによって、図２のセルａは、ド
レイン電流密度が低くならない。よって、ＤＭＯＳ２２
の単位セル当たりの平均オン抵抗におけるドレイン領域
の抵抗成分がアップし、図２２のオン抵抗成分のズレが
小さくなり、オン抵抗比（カレントミラー比）のゲート
電圧及びチャネル温度依存性が小さくなる。図７及び図
８は、本発明の第１実施例と従来構造の両方を試作して
得られたオン抵抗比（カレントミラー比）特性を示す。
本発明の第１実施例にすることによって、オン抵抗比
（カレントミラー比）特性が良くなっている。
２２ｃと対比できるように、同じ部分を図示したもので
あり、図２において、セルａ（ＤＭＯＳ２２の最外周セ
ル）のソースとなるｎ＋型の拡散層８ａが隣接するセル
ｂのｎ＋型の拡散層８ａと互いに対向する部分にだけ形
成している点が従来例の図２２ｂと異なるところであ
る。このようにすることによって、図２のセルａは、ド
レイン電流密度が低くならない。よって、ＤＭＯＳ２２
の単位セル当たりの平均オン抵抗におけるドレイン領域
の抵抗成分がアップし、図２２のオン抵抗成分のズレが
小さくなり、オン抵抗比（カレントミラー比）のゲート
電圧及びチャネル温度依存性が小さくなる。図７及び図
８は、本発明の第１実施例と従来構造の両方を試作して
得られたオン抵抗比（カレントミラー比）特性を示す。
本発明の第１実施例にすることによって、オン抵抗比
（カレントミラー比）特性が良くなっている。
【００１４】第１実施例で説明したＤＭＯＳ２１及びＤ
ＭＯＳ２２のセルは、ｐ型の拡散層６ａの平面形状が八
角形、ソース拡散層８ａの平面形状が環状、セルが正方
配置であるが、ＤＭＯＳ２２のセルに形成されるソース
拡散層８ａを、隣接するセルのソース拡散層８ａと互い
に対向する部分にだけ形成していれば、セルの形状及び
配置方法はどんなものでもよい。例えば、ソース拡散層
８ａが非環状（特開平６−９７４４８の構造）の場合、
図２を図２のようにすればよい。また、ｐ型の拡散層６
ａの平面形状が円形の場合は、図２を図１０（セルが正
方配置）又は図１１（セルが千鳥配置）のようにすれば
よい。
ＭＯＳ２２のセルは、ｐ型の拡散層６ａの平面形状が八
角形、ソース拡散層８ａの平面形状が環状、セルが正方
配置であるが、ＤＭＯＳ２２のセルに形成されるソース
拡散層８ａを、隣接するセルのソース拡散層８ａと互い
に対向する部分にだけ形成していれば、セルの形状及び
配置方法はどんなものでもよい。例えば、ソース拡散層
８ａが非環状（特開平６−９７４４８の構造）の場合、
図２を図２のようにすればよい。また、ｐ型の拡散層６
ａの平面形状が円形の場合は、図２を図１０（セルが正
方配置）又は図１１（セルが千鳥配置）のようにすれば
よい。
【００１５】また、第１実施例の半導体装置は、電流検
出端子付きＤＭＯＳであるが、電流検出端子付きＩＧＢ
Ｔにも適用が可能であり、第１の実施例におけるｎ＋型
のシリコン基板１をｐ＋型のシリコン基板に変更するこ
とで、ＤＭＯＳ２１及びＤＭＯＳ２２をＩＧＢＴに変更
することができる。
出端子付きＤＭＯＳであるが、電流検出端子付きＩＧＢ
Ｔにも適用が可能であり、第１の実施例におけるｎ＋型
のシリコン基板１をｐ＋型のシリコン基板に変更するこ
とで、ＤＭＯＳ２１及びＤＭＯＳ２２をＩＧＢＴに変更
することができる。
【００１６】また、第１実施例の半導体装置は、外部回
路で電流制御を行っているが、チップ内に制御部等の回
路を内蔵してもかまわない。例えば、図１２に示すよう
に、ｎ−型のシリコンエピタキシャル層２の表面部に
は、ｐ型の拡散層１２が形成され、このｐ型の拡散層１
２上に酸化膜１１が形成され、この酸化膜１１上に上記
多結晶シリコン層に不純物を拡散したｎ＋型多結晶シリ
コン層１３とｎ型多結晶シリコン層１５が形成される。
このｎ＋型多結晶シリコン層１３とｎ型多結晶シリコン
層１５を覆うように層間絶縁膜５が形成される。この層
間絶縁膜５を介して、ｎ＋型多結晶シリコン層１３と電
極９ｄが接続される。このｎ型多結晶シリコン層１５が
抵抗２８となる。ｐ型の拡散層１２内にＮチャネルＭＯ
Ｓ２９のソースとドレインとなるｎ＋型の拡散層８ｃ，
８ｄが形成される。また、ｐ型の拡散層１２内には、Ｎ
チャネルＭＯＳ２９のバックゲートとなるｐ＋型の拡散
層７ｃが形成される。さらにｐ型の拡散層１２の表面に
ゲート酸化膜３を介してゲートとなる多結晶シリコン層
１６ａを形成し、多結晶シリコン層１６ａを覆うように
層間絶縁膜５が形成される。層間絶縁膜５上にアルミニ
ウムからなるソース電極９ｅとドレイン電極９ｆを形成
する。ｎ−型のシリコンエピタキシャル層２表面にＰチ
ャネルＭＯＳ３０のソースとドレインとなるｐ型の拡散
層１７ａ，１７ｂが形成される。また、シリコンエピタ
キシャル層２表面に、ｐチャネルＭＯＳ３０のバックゲ
ートとなるｎ＋型の拡散層８ｅが形成される。さらに、
シリコンエピタキシャル層２の表面にゲート酸化膜３を
介してゲートとなる多結晶シリコン層１６ｂを形成し、
多結晶シリコン層１６ｂを覆うように層間絶縁膜５が形
成される。層間絶縁膜５上にアルミニウムからなるソー
ス電極９ｇとドレイン電極９ｈを形成する。このように
すれば、同一半導体基板上に、抵抗２８とＮチャネルＭ
ＯＳ２９とＰチャネルＭＯＳ３０を形成することができ
る。図中のＧｎ，Ｓｎ，Ｄｎは、ＮチャネルＭＯＳ２９
のゲート、ソース、ドレインであり、Ｇｐ，Ｓｐ，Ｄｐ
は、ＰチャネルＭＯＳ３０のゲート、ソース、ドレイン
である。抵抗２８とＮチャネルＭＯＳ２９とＰチャネル
ＭＯＳ３０を図１３のように配線すれば、オペアンプを
つくることができる。抵抗２８とＮチャネルＭＯＳ２９
とＰチャネルＭＯＳ３０から、図２２ａのゲート駆動回
路や制御回路も同様につくることが可能であり、図２２
ａで示した負荷ＲＬ以外の回路をチップ内に内蔵するこ
とが可能である。
路で電流制御を行っているが、チップ内に制御部等の回
路を内蔵してもかまわない。例えば、図１２に示すよう
に、ｎ−型のシリコンエピタキシャル層２の表面部に
は、ｐ型の拡散層１２が形成され、このｐ型の拡散層１
２上に酸化膜１１が形成され、この酸化膜１１上に上記
多結晶シリコン層に不純物を拡散したｎ＋型多結晶シリ
コン層１３とｎ型多結晶シリコン層１５が形成される。
このｎ＋型多結晶シリコン層１３とｎ型多結晶シリコン
層１５を覆うように層間絶縁膜５が形成される。この層
間絶縁膜５を介して、ｎ＋型多結晶シリコン層１３と電
極９ｄが接続される。このｎ型多結晶シリコン層１５が
抵抗２８となる。ｐ型の拡散層１２内にＮチャネルＭＯ
Ｓ２９のソースとドレインとなるｎ＋型の拡散層８ｃ，
８ｄが形成される。また、ｐ型の拡散層１２内には、Ｎ
チャネルＭＯＳ２９のバックゲートとなるｐ＋型の拡散
層７ｃが形成される。さらにｐ型の拡散層１２の表面に
ゲート酸化膜３を介してゲートとなる多結晶シリコン層
１６ａを形成し、多結晶シリコン層１６ａを覆うように
層間絶縁膜５が形成される。層間絶縁膜５上にアルミニ
ウムからなるソース電極９ｅとドレイン電極９ｆを形成
する。ｎ−型のシリコンエピタキシャル層２表面にＰチ
ャネルＭＯＳ３０のソースとドレインとなるｐ型の拡散
層１７ａ，１７ｂが形成される。また、シリコンエピタ
キシャル層２表面に、ｐチャネルＭＯＳ３０のバックゲ
ートとなるｎ＋型の拡散層８ｅが形成される。さらに、
シリコンエピタキシャル層２の表面にゲート酸化膜３を
介してゲートとなる多結晶シリコン層１６ｂを形成し、
多結晶シリコン層１６ｂを覆うように層間絶縁膜５が形
成される。層間絶縁膜５上にアルミニウムからなるソー
ス電極９ｇとドレイン電極９ｈを形成する。このように
すれば、同一半導体基板上に、抵抗２８とＮチャネルＭ
ＯＳ２９とＰチャネルＭＯＳ３０を形成することができ
る。図中のＧｎ，Ｓｎ，Ｄｎは、ＮチャネルＭＯＳ２９
のゲート、ソース、ドレインであり、Ｇｐ，Ｓｐ，Ｄｐ
は、ＰチャネルＭＯＳ３０のゲート、ソース、ドレイン
である。抵抗２８とＮチャネルＭＯＳ２９とＰチャネル
ＭＯＳ３０を図１３のように配線すれば、オペアンプを
つくることができる。抵抗２８とＮチャネルＭＯＳ２９
とＰチャネルＭＯＳ３０から、図２２ａのゲート駆動回
路や制御回路も同様につくることが可能であり、図２２
ａで示した負荷ＲＬ以外の回路をチップ内に内蔵するこ
とが可能である。
【００１７】図１４及び図１５は、本発明の第２の実施
例を示す平面図及び断面図である。尚、図中の同一部分
には同一参照符号を付して重複説明は省略する。
例を示す平面図及び断面図である。尚、図中の同一部分
には同一参照符号を付して重複説明は省略する。
【００１８】第１実施例には、まだ、オン抵抗比（カレ
ントミラー比）のゲート電圧及びチャネル温度依存性が
ある。このことは、図２２のように、オン抵抗成分のズ
レがまだあることを意味する。パワーＭＯＳＦＥＴは、
チップサイズ（セル数）が小さいほど、セルの無い外周
領域（ＭＯＳ動作していない部分）の影響を受けて、単
位セル当たりのオン抵抗が小さくなる。ＤＭＯＳ２２も
これと同じで、ＤＭＯＳ２２の周りにあるＭＯＳ動作し
ていない領域（ＤＭＯＳ２２とＤＭＯＳ２１間のダミー
セルやミラーパッド）の影響をうけており、ドレイン領
域の抵抗成分が小さくなってしまう。
ントミラー比）のゲート電圧及びチャネル温度依存性が
ある。このことは、図２２のように、オン抵抗成分のズ
レがまだあることを意味する。パワーＭＯＳＦＥＴは、
チップサイズ（セル数）が小さいほど、セルの無い外周
領域（ＭＯＳ動作していない部分）の影響を受けて、単
位セル当たりのオン抵抗が小さくなる。ＤＭＯＳ２２も
これと同じで、ＤＭＯＳ２２の周りにあるＭＯＳ動作し
ていない領域（ＤＭＯＳ２２とＤＭＯＳ２１間のダミー
セルやミラーパッド）の影響をうけており、ドレイン領
域の抵抗成分が小さくなってしまう。
【００１９】第２の実施例は、第１の実施例よりもさら
に、オン抵抗比（カレントミラー比）のゲート電圧及び
チャネル温度依存性を小さくするものである。図２２の
ＤＭＯＳ２１におけるドレイン領域の抵抗成分を小さく
する方法（第１実施例の逆の発想［第１実施例は、ＤＭ
ＯＳ２２のドレイン領域の抵抗成分をアップ］）で、図
１４（ＤＭＯＳ２１の平面図）及び図１５（図１４のＤ
−Ｄ′断面図）に示したように、ＤＭＯＳ２１の一部の
セルをダミーセル（ＭＯＳ動作しないセル）にし、ドレ
イン電流密度が低くなるセルを増やせばよい。ＤＭＯＳ
２１のセルの約２０〜３０％程度（ＤＭＯＳ２１とＤＭ
ＯＳ２２の配置、拡散条件、セル寸法によって異なり、
最適値にするには、試作等を行って、ダミーセルの割合
を調整する必要がある）をダミーセルにすることで、図
７及び図８に示した依存性をほとんどなくすことができ
る。（この場合、ＤＭＯＳ２１は、ダミーセル分の面積
が余計に必要となり、チップサイズが大きくなるという
欠点も有するが、オン抵抗比［カレントミラー比］のゲ
ート電圧及びチャネル温度依存性を大幅に改善でき
る。）図１４では、ダミーセルを均等に配置している
が、ある部分にダミーセルを集中するように配置しても
かまわない。
に、オン抵抗比（カレントミラー比）のゲート電圧及び
チャネル温度依存性を小さくするものである。図２２の
ＤＭＯＳ２１におけるドレイン領域の抵抗成分を小さく
する方法（第１実施例の逆の発想［第１実施例は、ＤＭ
ＯＳ２２のドレイン領域の抵抗成分をアップ］）で、図
１４（ＤＭＯＳ２１の平面図）及び図１５（図１４のＤ
−Ｄ′断面図）に示したように、ＤＭＯＳ２１の一部の
セルをダミーセル（ＭＯＳ動作しないセル）にし、ドレ
イン電流密度が低くなるセルを増やせばよい。ＤＭＯＳ
２１のセルの約２０〜３０％程度（ＤＭＯＳ２１とＤＭ
ＯＳ２２の配置、拡散条件、セル寸法によって異なり、
最適値にするには、試作等を行って、ダミーセルの割合
を調整する必要がある）をダミーセルにすることで、図
７及び図８に示した依存性をほとんどなくすことができ
る。（この場合、ＤＭＯＳ２１は、ダミーセル分の面積
が余計に必要となり、チップサイズが大きくなるという
欠点も有するが、オン抵抗比［カレントミラー比］のゲ
ート電圧及びチャネル温度依存性を大幅に改善でき
る。）図１４では、ダミーセルを均等に配置している
が、ある部分にダミーセルを集中するように配置しても
かまわない。
【００２０】また、図１４では、ダミーセルを用いてい
るが、ドレイン電流密度が低くなるセルであれば何でも
良く、ｎ＋型の拡散層８ａの一部が無いセル（例えば、
図２のセルａ）をダミーセルの替わりに用いてもよい
し、ＤＭＯＳ２１のセル全てをｎ＋型の拡散層８ａの一
部が無いセルにしてもよい。
るが、ドレイン電流密度が低くなるセルであれば何でも
良く、ｎ＋型の拡散層８ａの一部が無いセル（例えば、
図２のセルａ）をダミーセルの替わりに用いてもよい
し、ＤＭＯＳ２１のセル全てをｎ＋型の拡散層８ａの一
部が無いセルにしてもよい。
【００２１】また、第１の実施例と組み合わせて実施す
ることも可能である。
ることも可能である。
【００２２】図１６及び図１７及び図１８は、本発明の
第３の実施例を示すオン抵抗成分及び断面図及び回路図
である。尚、図中の同一部分には同一参照符号を付して
重複説明は省略する。
第３の実施例を示すオン抵抗成分及び断面図及び回路図
である。尚、図中の同一部分には同一参照符号を付して
重複説明は省略する。
【００２３】第３の実施例も、第１の実施例よりもさら
に、オン抵抗比（カレントミラー比）のゲート電圧及び
チャネル温度依存性を小さくするものであり、図２２の
ＤＭＯＳ２２におけるドレイン領域の抵抗成分を見かけ
上大きくする方法で、図１８に示したように、ＤＭＯＳ
２２と直列に抵抗３１を接続することで、図１６のＤＭ
ＯＳ２１とＤＭＯＳ２２の単位セル当たりのオン抵抗を
同じにすることができる。ドレイン領域の抵抗成分と抵
抗３１の温度係数（温度に対する抵抗値の変化）を同じ
に設定すれば、温度を変えても図１６の関係が保たれ、
図７及び図８に示した依存性をほとんどなくすことがで
きる。抵抗３１は、図１７に示すように、ｎ−型のシリ
コンエピタキシャル層２の表面部に、ｐ型の拡散層１２
が形成され、このｐ型の拡散層１２内に抵抗となるｎ−
型の拡散層１８が形成され、このｎ−型の拡散層１８を
覆うように酸化膜１１及び層間絶縁膜５が形成される。
酸化膜１１及び層間絶縁膜５を介してアルミニウムから
なる電極９ｉが拡散層１８と接続するように形成する。
抵抗となるｎ−型の拡散層１８は、ドレイン領域の抵抗
成分と温度係数が同じになるように、ｎ−型のシリコン
エピタキシャル層２とほぼ同じ不純物濃度になるように
調整する。
に、オン抵抗比（カレントミラー比）のゲート電圧及び
チャネル温度依存性を小さくするものであり、図２２の
ＤＭＯＳ２２におけるドレイン領域の抵抗成分を見かけ
上大きくする方法で、図１８に示したように、ＤＭＯＳ
２２と直列に抵抗３１を接続することで、図１６のＤＭ
ＯＳ２１とＤＭＯＳ２２の単位セル当たりのオン抵抗を
同じにすることができる。ドレイン領域の抵抗成分と抵
抗３１の温度係数（温度に対する抵抗値の変化）を同じ
に設定すれば、温度を変えても図１６の関係が保たれ、
図７及び図８に示した依存性をほとんどなくすことがで
きる。抵抗３１は、図１７に示すように、ｎ−型のシリ
コンエピタキシャル層２の表面部に、ｐ型の拡散層１２
が形成され、このｐ型の拡散層１２内に抵抗となるｎ−
型の拡散層１８が形成され、このｎ−型の拡散層１８を
覆うように酸化膜１１及び層間絶縁膜５が形成される。
酸化膜１１及び層間絶縁膜５を介してアルミニウムから
なる電極９ｉが拡散層１８と接続するように形成する。
抵抗となるｎ−型の拡散層１８は、ドレイン領域の抵抗
成分と温度係数が同じになるように、ｎ−型のシリコン
エピタキシャル層２とほぼ同じ不純物濃度になるように
調整する。
【００２４】一般に市販されている抵抗は、抵抗の温度
係数がほとんどないため、ミラー端子Ｍに外付けの抵抗
を直列に接続した場合、ある温度でのオン抵抗比（カレ
ントミラー比）のゲート電圧依存性をなくすことができ
るが、温度を変えれば、オン抵抗比（カレントミラー
比）のゲート電圧依存性が現れる、また、オン抵抗比
（カレントミラー比）のチャネル温度依存性も無くなら
ない。
係数がほとんどないため、ミラー端子Ｍに外付けの抵抗
を直列に接続した場合、ある温度でのオン抵抗比（カレ
ントミラー比）のゲート電圧依存性をなくすことができ
るが、温度を変えれば、オン抵抗比（カレントミラー
比）のゲート電圧依存性が現れる、また、オン抵抗比
（カレントミラー比）のチャネル温度依存性も無くなら
ない。
【００２５】図１７では、抵抗３１がｎ−型の拡散層１
８で形成されているが、温度係数が同じになるように不
純物濃度が調整されていれば、ｐ型の拡散層で抵抗を形
成してもよいし、図１２の抵抗２８のような構造にして
もかまわない。
８で形成されているが、温度係数が同じになるように不
純物濃度が調整されていれば、ｐ型の拡散層で抵抗を形
成してもよいし、図１２の抵抗２８のような構造にして
もかまわない。
【００２６】また、第１の実施例や第２の実施例と組み
合わせて実施することも可能である。
合わせて実施することも可能である。
【００２７】
【発明の効果】以上説明したように、本発明は、電流検
出端子を備えた半導体装置において、第１半導体素子と
第２半導体素子のオン抵抗成分が近くなるようにしたの
で、オン抵抗比（カレントミラー比）のゲート電圧及び
チャネル温度依存性が小さくなり、負荷電流の検出精度
が上がるという効果がある。
出端子を備えた半導体装置において、第１半導体素子と
第２半導体素子のオン抵抗成分が近くなるようにしたの
で、オン抵抗比（カレントミラー比）のゲート電圧及び
チャネル温度依存性が小さくなり、負荷電流の検出精度
が上がるという効果がある。
【図１】本発明に係る半導体装置の第１の実施例を示す
チップ全体の平面図。
チップ全体の平面図。
【図２】本発明に係る半導体装置の第１の実施例を示す
平面図。
平面図。
【図３】本発明に係る半導体装置の第１の実施例を示す
チップ断面図。
チップ断面図。
【図４】本発明に係る半導体装置の第１の実施例を示す
チップ断面図。
チップ断面図。
【図５】本発明に係る半導体装置の第１の実施例を示す
チップ断面図。
チップ断面図。
【図６】本発明に係る半導体装置の第１の実施例を示す
等価回路図。
等価回路図。
【図７】本発明に係る半導体装置の第１の実施例を示す
特性図。
特性図。
【図８】本発明に係る半導体装置の第１の実施例を示す
特性図。
特性図。
【図９】本発明に係る半導体装置の第１の実施例を示す
チップ平面図。
チップ平面図。
【図１０】本発明に係る半導体装置の第１の実施例を示
すチップ平面図。
すチップ平面図。
【図１１】本発明に係る半導体装置の第１の実施例を示
すチップ平面図。
すチップ平面図。
【図１２】本発明に係る半導体装置の第１の実施例を示
すチップ断面図。
すチップ断面図。
【図１３】本発明に係る半導体装置の第１の実施例を示
す等価回路図。
す等価回路図。
【図１４】本発明に係る半導体装置の第２の実施例を示
すチップ平面図。
すチップ平面図。
【図１５】本発明に係る半導体装置の第２の実施例を示
すチップ断面図。
すチップ断面図。
【図１６】本発明に係る半導体装置の第３の実施例を示
す特性図。
す特性図。
【図１７】本発明に係る半導体装置の第３の実施例を示
すチップ断面図。
すチップ断面図。
【図１８】本発明に係る半導体装置の第３の実施例を示
す等価回路図。
す等価回路図。
【図１９】従来の半導体装置の実施例を示す回路図。
【図２０】従来の半導体装置の実施例を示すチップ平面
図。
図。
【図２１】従来の半導体装置の実施例を示すチップ断面
図。
図。
【図２２】従来の半導体装置の実施例を示す特性図。
【図２３】従来の半導体装置の実施例を示す特性図。
【図２４】従来の半導体装置の実施例を示す特性図。
【図２５】従来の半導体装置の実施例を示す等価回路
図。
図。
１ ｎ＋型のシリコン基板 ２ ｎ−型のシリコンエピタキシャル層 ３ ゲート酸化膜 ４ 多結晶シリコン層 ５ 層間絶縁膜 ６ａ，６ｂ ｐ型の拡散層 ７ａ，７ｂ，７ｃ ｐ＋型の拡散層 ８ａ，８ｂ，８ｃ，８ｄ，８ｅ ｎ＋型の拡散層 ９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ，９ｇ，９ｈ，９
ｉ 電極 １０ ドレイン電極 １１ 酸化膜 １２ ｐ型の拡散層 １３ ｎ＋型多結晶シリコン層 １４ ｐ型多結晶シリコン層 １５ ｎ型多結晶シリコン層 １６ａ，１６ｂ 多結晶シリコン層 １７ａ，１７ｂ ｐ型の拡散層 １８ ｎ−型の拡散層 ２０ パワーＭＯＳＦＥＴ ２１ ＤＭＯＳ ２２ ＤＭＯＳ ２４ａ，２４ｂ 寄生ダイオード ２５ 寄生ダイオード ２６ ダイオード ２７ ダイオード ２８ 抵抗 ２９ ＮチャネルＭＯＳ ３０ ＰチャネルＭＯＳ ３１ 抵抗 Ｄ ドレイン端子 Ｄｎ，Ｄｐ ドレイン Ｇ ゲート端子 Ｇｎ，Ｇｐ ゲート Ｓ ソース端子 Ｓｎ，Ｓｐ ソース Ｋ ケルビン端子 Ｍ ミラー端子 ＩＭ 電流 ＩＳ 電流 ＯＰ オペアンプ Ｒ 抵抗 ＲＬ 負荷 Ｖｏ 抵抗の両端電圧
ｉ 電極 １０ ドレイン電極 １１ 酸化膜 １２ ｐ型の拡散層 １３ ｎ＋型多結晶シリコン層 １４ ｐ型多結晶シリコン層 １５ ｎ型多結晶シリコン層 １６ａ，１６ｂ 多結晶シリコン層 １７ａ，１７ｂ ｐ型の拡散層 １８ ｎ−型の拡散層 ２０ パワーＭＯＳＦＥＴ ２１ ＤＭＯＳ ２２ ＤＭＯＳ ２４ａ，２４ｂ 寄生ダイオード ２５ 寄生ダイオード ２６ ダイオード ２７ ダイオード ２８ 抵抗 ２９ ＮチャネルＭＯＳ ３０ ＰチャネルＭＯＳ ３１ 抵抗 Ｄ ドレイン端子 Ｄｎ，Ｄｐ ドレイン Ｇ ゲート端子 Ｇｎ，Ｇｐ ゲート Ｓ ソース端子 Ｓｎ，Ｓｐ ソース Ｋ ケルビン端子 Ｍ ミラー端子 ＩＭ 電流 ＩＳ 電流 ＯＰ オペアンプ Ｒ 抵抗 ＲＬ 負荷 Ｖｏ 抵抗の両端電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５５Ｆ ６５６Ｂ
Claims (6)
- 【請求項１】 半導体基板内に、ドレイン端子を共用し
た第１半導体素子及び第２半導体素子を形成し、第１半
導体素子のソースをソース端子、第２半導体素子のソー
スを電流検出用のミラー端子としてなる半導体装置にお
いて、該第１半導体素子及び該第２半導体素子は、複数
のセルで構成され、該第２半導体素子のセルに形成され
るソース拡散層を、隣接するセルのソース拡散層と互い
に対向する部分にだけ形成したことを特徴とする半導体
装置。 - 【請求項２】 半導体基板内に、ドレイン端子を共用し
た第１半導体素子及び第２半導体素子を形成し、第１半
導体素子のソースをソース端子、第２半導体素子のソー
スを電流検出用のミラー端子としてなる半導体装置にお
いて、該第１半導体素子及び該第２半導体素子は、複数
のセルで構成され、該第１半導体素子にソース拡散層の
一部又は全部を形成しないセルを最外周セル以外のとこ
ろに形成したことを特徴とする半導体装置。 - 【請求項３】 半導体基板内に、ドレイン端子を共用し
た第１半導体素子及び第２半導体素子を形成し、第１半
導体素子のソースをソース端子、第２半導体素子のソー
スを電流検出用のミラー端子としてなる半導体装置にお
いて、該第１半導体素子及び該第２半導体素子は、複数
のセルで構成され、該第２半導体素子のソースとミラー
端子間に抵抗を接続し単位セルあたりの平均オン抵抗を
前記第１半導体素子と前記第２の半導体素子とで実質的
に同一にしたことを特徴とする半導体装置。 - 【請求項４】 前記半導体基板内に、前記第２半導体素
子に流れる電流を検出して、負荷電流制御又は負荷短絡
保護を行う回路が内蔵されている請求項１から３記載の
半導体装置。 - 【請求項５】 前記第１半導体素子及び前記第２半導体
素子がＤＭＯＳＦＥＴ（二重拡散型電界効果トランジス
タ）であることを特徴とする請求項１から４記載の半導
体装置。 - 【請求項６】 前記第１半導体素子及び前記第２半導体
素子がＩＧＥＴ（絶縁ゲート型バイポーラトランジス
タ）であることを特徴とする請求項１から４記載の半導
体装置。
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1998
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