JP2009302182A - 半導体装置 - Google Patents

Abstract

【課題】 半導体装置のサイズを大きくすることなく、メインおよびセンスＤＭＯＳ間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めること。
【解決手段】 センスセルＳｅのＰ＋型ボディ層６におけるコンタクト幅はメインセルＭａと同じＣ１であるが、Ｎ＋型ソース層７におけるコンタクト幅Ｃ２が、メインセルＭａのコンタクト幅Ｃ１よりも狭くなっている（Ｃ２＜Ｃ１）。つまり、センスセルＳｅのＮ＋型ソース層７とセンス側ソース電極膜３１とのコンタクト面積が、メインセルＭａのＮ＋型ソース層７とメイン側ソース電極膜２１とのコンタクト面積よりも小さくなっている。このため、センスＶＤＭＯＳ３０における調整抵抗値ＲｓとしてのＮ＋型ソース層７の抵抗値を大きくすることができる。
【選択図】 図５

Description

この発明は、負荷に負荷電流を供給するメイン半導体素子と、このメイン半導体素子と並列接続され、メイン半導体素子と共にカレントミラー回路を構成して負荷電流を検出するためのセンス半導体素子とを同一の半導体基板に備えた半導体装置に関する。

従来、この種の半導体装置においてメイン半導体素子およびセンス半導体素子には、両半導体素子のセル数の比に比例した電流が流れる。たとえば、メイン半導体素子を構成するセル（以下、メインセルという）の数が１００００、センス半導体素子を構成するセル（以下、センスセルという）の数が１０とすると、１０００：１のカレントミラー比で電流が流れる。

上記の構成では、メイン半導体素子に電流が多く流れるため、そのオン抵抗はセンス半導体素子のオン抵抗に比べて抵抗値が非常に小さい。このため、配線抵抗とオン抵抗の抵抗値比率は、メイン半導体素子とセンス半導体素子とで異なってしまう。たとえば、メイン半導体素子のオン抵抗、配線抵抗の抵抗値をそれぞれ１１０ｍΩ、４０ｍΩとし、センス半導体素子のオン抵抗、配線抵抗の抵抗値をそれぞれ１１０Ω、４０ｍΩとすると、メイン半導体素子の方がセンス半導体素子に比べて配線抵抗の抵抗値比率が高くなる。

また、ＭＯＳトランジスタなどの半導体素子における配線には、通常、金属配線、たとえばＡｌ配線が用いられる。Ａｌ配線とＭＯＳトランジスタの温度特性は、たとえば、前者が約３０００ｐｐｍ／Ｔ、後者が約４５００ｐｐｍ／Ｔと異なっている。このため、上述の抵抗値比率の相違により、カレントミラー回路比の精度は、温度によって変化し、電流検出精度が悪化するという問題があった。

そこで、その問題を解決する半導体装置として、特許文献１に記載の二重拡散型電界効果トランジスタ（ＤＭＯＳ，Double-diffused MOSFET）が提案されている。このＤＭＯＳは、負荷に負荷電流を供給するメインＤＭＯＳと、負荷電流を検出するセンスＤＭＯＳとを同一半導体基板内に形成している。メインおよびセンスＤＭＯＳは、ドレイン端子およびゲート端子を共用しており、カレントミラー回路を構成している。

メインＤＭＯＳのソースには、ソース端子およびケルビン端子が接続され、センスＤＭＯＳのソースには、電流検出用のミラー端子が接続されている。センスＤＭＯＳのソースおよびミラー端子間には、抵抗が接続されている。この抵抗は、センスＤＭＯＳの外縁表面部に形成されたｎ−型の拡散層に電極を接続して構成されている。
そして、ドレイン領域の抵抗成分と抵抗の温度係数（温度に対する抵抗値の変化）を同じに設定することにより、オン抵抗比（カレントミラー比）のゲート電圧およびチャネル温度依存性を小さくする。

特許第３２３７６１２号公報（第２３段落、図１８）。

しかし、上記特許文献１に記載の半導体装置は、センスＤＭＯＳのソースおよびミラー端子間に接続された抵抗が、センスＤＭＯＳの外縁表面部に形成されたｎ−型の拡散層に電極を接続して構成されている構造であるため、抵抗を配置するための占有領域が素子外縁に必要となるので、半導体装置のサイズが横方向に拡大してしまうという問題がある。

そこでこの発明は、上述の問題を解決するためになされたものであり、半導体装置のサイズを大きくすることなく、メインおよびセンスＤＭＯＳ間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めることを目的とする。

この発明は、上記目的を達成するため、請求項１に記載の発明では、第１導電型の第１半導体層（４）と、前記第１半導体層の表層部に形成された第２導電型の第２半導体層（５）と、前記第２半導体層の表層部に形成された第１導電型の第３半導体層（７）と、前記第２半導体層の表層部に選択的に形成され、前記第２半導体層よりも不純物濃度の高い第２導電型の第４半導体層（６）と、ゲート絶縁膜を介して前記第３半導体層の表層部から形成されたゲート電極（８）と、層間絶縁膜を介して前記第３および第４半導体層と電気的に接続された第１電極（１０）と、前記ゲート電極に印加する電圧によって前記第１電極との間で電流を流す第２電極（２）と、を有する複数のセルから構成され、負荷（７０）に負荷電流（ＩＳ）を供給するメイン半導体素子（２０）と、前記負荷電流を検出するために前記メイン半導体素子と並列接続され、前記メイン半導体素子と共にカレントミラー回路を構成し、前記メイン半導体素子を構成するセルの数よりも少ないセルにより構成されたセンス半導体素子（３０）と、を備えた半導体装置（１）において、セルを構成する前記第３半導体層の抵抗値が、前記メイン半導体素子を構成する各セルよりも前記センス半導体素子を構成する各セルの方が大きいという技術的手段を用いる。

セルを構成する第３半導体層（７）の抵抗値（いわゆるソース抵抗）が、メイン半導体素子（２０）を構成する各セルよりもセンス半導体素子（３０）を構成する各セルの方が大きい。つまり、従来のように、抵抗を配置するための占有領域をセンス半導体素子の外縁に設ける必要がない。
したがって、半導体装置（１）のサイズを大きくすることなく、メインおよびセンス半導体素子間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めることができる。

請求項２に記載の発明では、請求項１に記載の半導体装置（１）において、セルを構成する前記第３半導体層（７）と前記第１電極（１０）とが電気的に接続されている領域（１１）の面積が、前記メイン半導体素子（２０）を構成する各セルよりも前記センス半導体素子（３０）を構成する各セルの方が小さいという技術的手段を用いる。

第３半導体層（７）と第１電極（１０）とが電気的に接続されている領域（１１）、いわゆるコンタクト面積を小さくすると、第３半導体層の抵抗値を大きくすることができる。
したがって、センス半導体素子（３０）の各セルにおける第３半導体層の第１電極とのコンタクト面積をメイン半導体素子（２０）の各セルよりも小さくすることにより、センス半導体素子を構成する各セルの第３半導体層の抵抗値をメイン半導体素子を構成する各セルよりも大きくすることができる。

請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置（１）において、隣接するセルを構成する前記ゲート電極（８）の表層部の平面形状がストライプ状であるという技術的手段を用いる。

隣接するセルを構成するゲート電極（８）の表層部の平面形状がストライプ状であるため、セル内におけるしきい値電圧の変動が小さいので、メインおよびセンス半導体素子間におけるオン抵抗比の誤差をより一層小さくし、電流検出精度をより一層高めることができる。

請求項４に記載の発明では、請求項２に記載の半導体装置（１）において、各セルには、前記第４半導体層（６）がそれぞれ複数ずつ形成されており、各セルにおいて隣接する前記第４半導体層間の前記第３半導体層（７）と前記第１電極（１０）とが電気的に接続されている領域（１１）の面積が、前記メイン半導体素子（２０）よりも前記センス半導体素子（３０）の方が小さいという技術的手段を用いる。

セルにおいて隣接する第４半導体層（６）間の第３半導体層（７）と第１電極（１０）とが電気的に接続されている領域（１１）、いわゆるコンタクト面積を小さくすると、第３半導体層の抵抗値を大きくすることができる。
したがって、センス半導体素子（３０）の各セルにおいて第４半導体層（６）間の第３半導体層（７）と第１電極（１０）とのコンタクト面積をメイン半導体素子（２０）の各セルよりも小さくすることにより、センス半導体素子を構成する各セルの第３半導体層の抵抗値をメイン半導体素子を構成する各セルよりも大きくすることができる。

請求項５に記載の発明では、請求項１または請求項２に記載の半導体装置（１）において、隣接するセルを構成する前記ゲート電極（８）の表層部によって囲まれた領域の平面形状が多角形であるという技術的手段を用いる。

セルの各辺を合わせてスペースを詰めることができるため、セルの集積度を高めることができる。

請求項６に記載の発明では、請求項５に記載の半導体装置（１）において、前記センス半導体素子（３０）を構成する各セルにおける前記第３半導体層（７）と前記第１電極（１０）とが電気的に接続されている領域（１１）が、しきい値電圧の高い領域に形成されてなるという技術的手段を用いる。

セルの辺部において結晶面方位が高次の辺部の方が低次の辺部よりもしきい値電圧が高くなることが知られている。また、不純物を拡散して第２半導体層（５）を形成する際、横方向に拡散した不純物の濃度が、２次元効果により、セルの辺部よりも角部の方が薄くなる。このため、第２半導体層と、それに接する第３半導体層（７）とにより形成されるチャネル領域における不純物の濃度が、セルの辺部よりも角部の方が薄くなり、しきい値電圧がセルの辺部よりも角部の方が低くなることも知られている。

そこで、センス半導体素子（３０）を構成する各セルにおける第３半導体層と第１電極（１０）とが電気的に接続されている領域を、しきい値電圧の高い領域（電流密度の小さい領域）に形成することにより、第３半導体層と第１電極（１０）とが電気的に接続されている領域と、しきい値電圧の低い領域（電流密度の大きい領域）との間の距離を長くすることができるため、第３半導体層の抵抗値を大きくすることができる。

請求項７に記載の発明では、請求項１ないし請求項６のいずれか１つに記載の半導体装置（１）において、各セルにおいて前記第３半導体層（７）と第４半導体層（６）とが接触する部分の形状が前記メイン半導体素子（２０）と前記センス半導体素子（３０）とで異なるという技術的手段を用いる。

第３半導体層（７）と第４半導体層（６）とが接触する部分の形状を変えることにより、第３半導体層と第１電極（１０）とのコンタクト面積を変えることができるため、第３半導体層の抵抗値を変えることができる。
したがって、センス半導体素子を構成する各セルの第３半導体層（７）と第４半導体層（６）とが接触する部分の形状をメイン半導体素子（２０）の各セルと異ならせることにより、センス半導体素子（３０）を構成する各セルの第３半導体層の抵抗値を調整することができる。

請求項８に記載の発明では、請求項１ないし請求項７のいずれか１つに記載の半導体装置（１）において、前記センス半導体素子（３０）を構成する各セルの前記第３半導体層（７）の表層部に対応して形成された前記第１電極（１０）には、前記第１電極が形成されていない領域（１２）が配置されてなるという技術的手段を用いる。

第３半導体層（７）の表層部において第１電極（１０）を形成しない領域（１２）を配置すると、その第３半導体層と第１電極とのコンタクト面積を小さくすることができるため、その第３半導体層の抵抗値を大きくすることができる。
したがって、センス半導体素子（３０）の各セルにおいて第３半導体層（７）の表層部において第１電極（１０）を形成しない領域（１２）を配置することにより、センス半導体素子を構成する各セルの第３半導体層の抵抗値を調整することができる。

請求項９に記載の発明では、請求項１ないし請求項８のいずれか１つに記載の半導体装置（１）において、前記第３半導体層（７）よりも不純物濃度の低い第１導電型の第５半導体層（１３）が、前記センス半導体素子（３０）を構成する各セルの第３半導体層に形成されてなるという技術的手段を用いる。

第３半導体層（７）よりも不純物濃度の低い第１導電型の第５半導体層（１３）を、センス半導体素子（３０）を構成する各セルの第３半導体層に形成することにより、第３半導体層の抵抗値の調整範囲を拡大することができる。

請求項１０に記載の発明では、請求項１ないし請求項９のいずれか１つに記載の半導体装置（１）において、前記メイン半導体素子（２０）およびセンス半導体素子（３０）を構成する各セルの前記第２電極（２）が接続された複数層からなる裏面電極膜（Ｄ）が前記半導体基板の裏面に形成されており、前記裏面電極膜のうち、前記センス半導体素子に対応する範囲には前記裏面電極膜の１層以上が形成されていない領域（Ｄ１）が配置されてなるという技術的手段を用いる。

第２電極膜（Ｄ）のうち、センス半導体素子（３０）に対応する範囲には第２電極膜の１層以上が形成されていない領域（Ｄ１）が配置されてなるため、センス半導体素子（３０）を構成する各セルの第１電極（１０）および第２電極膜間の抵抗値を大きくすることができる。
したがって、センス半導体素子の抵抗値を調整することができる。

請求項１１に記載の発明では、請求項１ないし請求項１０のいずれか１つに記載の半導体装置（１）において、前記メイン半導体素子（２０）を構成する各セルの前記第１電極（１０）を接続してなるメイン側第１電極膜（２１）と、前記センス半導体素子（３０）を構成する各セルの前記第１電極を接続してなるセンス側第１電極膜（３１）とが前記半導体基板の表層部に形成されてなるという技術的手段を用いる。

請求項１２に記載の発明では、請求項１１に記載の半導体装置（１）において、前記メイン側第１電極膜（２１）に接続されたメイン側端子（Ｓ）と、前記センス側第１電極膜（３１）に接続されたセンス側端子（Ｍ）と、前記メイン側第１電極膜において前記メイン側端子とは異なる箇所に接続された電圧検出端子（Ｋ）と、を備えており、前記センス側端子および電圧検出端子が、前記センス半導体素子に流れる電流を検出するための電流検出回路（５０）に接続可能に構成されており、前記センス半導体素子（３０）の配線抵抗値（Ｒｃ）と、前記センス側端子および前記電流検出回路間の配線抵抗値（Ｒｄ）とを加算した配線抵抗値（Ｒｃ＋Ｒｄ）が、前記メイン側端子および電圧検出端子間の配線抵抗値（Ｒｂ）を前記メイン側端子の配線抵抗値（Ｒａ＋Ｒｂ）から減算した配線抵抗値とほぼ等しくなるように構成されてなるという技術的手段を用いる。

センス半導体素子の配線抵抗値（Ｒｃ）と、センス側端子（Ｍ）および電流検出回路（５０）間の配線抵抗値（Ｒｄ）とを加算した配線抵抗値（Ｒｃ＋Ｒｄ）が、メイン側端子（Ｓ）および電圧検出端子（Ｋ）間の配線抵抗値（Ｒｂ）をメイン側端子の配線抵抗値（Ｒａ＋Ｒｂ）から減算した配線抵抗値（Ｒａ）とほぼ等しくなるように構成されてなるため、メインおよびセンス半導体素子間におけるオン抵抗比（カレントミラー比）の誤差を小さくすることができるので、電流検出精度を高めることができる。

請求項１３に記載の発明では、請求項１１または請求項１２に記載の半導体装置（１）において、前記センス側第１電極膜（３１）と電気的に接続されたセンス側端子（Ｍ）が、前記センス側第１電極膜と離間して配置されてなるという技術的手段を用いる。

センス側第１電極膜（３１）と電気的に接続されたセンス側端子（Ｍ）が、センス側第１電極膜と離間して配置されてなるため、センス側第１電極膜およびセンス側端子間に抵抗を付けることができる。
したがって、センス半導体素子の抵抗値を調整することができる。

請求項１４に記載の発明では、請求項１３に記載の半導体装置（１）において、前記センス側第１電極膜（３１）と前記センス側端子（Ｍ）とがポリシリコン抵抗（１５）により接続されてなるという技術的手段を用いる。

ポリシリコン抵抗の抵抗値は、ポリシリコン層にイオン注入する不純物の量によって決まるため、そのイオン注入量を制御することにより、センス半導体素子（３０）の抵抗値を高精度で調整することができる。

なお、上記各括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

＜第１実施形態＞
この発明に係る第１実施形態について図を参照して説明する。以下の各実施形態では、この発明に係る半導体装置として、縦型ＭＯＳトランジスタ素子（ＶＤＭＯＳ，Vertical Diffused Metal Oxide Semiconductor）を説明する。図１は、ＶＤＭＯＳの適用例を示す回路図である。

（ＶＤＭＯＳの主要構成）
図１に示すように、ＶＤＭＯＳ１は、負荷７０に負荷電流ＩＳを供給するためのメインＶＤＭＯＳ２０と、負荷電流ＩＳを検出するためのセンスＶＤＭＯＳ３０とが備えられている。メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０は、同一の半導体基板（たとえば、ＳＯＩ基板）に形成されており、メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０は、それぞれＶＤＭＯＳとして機能する複数のセルから構成されている。図１に示す例では、メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０は、それぞれＮチャネル型ＶＤＭＯＳである。

メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０は、ドレイン端子Ｄおよびゲート端子Ｇがそれぞれ共通接続されており、カレントミラー回路を構成している。この実施形態では、両ＶＤＭＯＳのオン抵抗比（カレントミラー比）は、約１，０００に設定されている。したがって、両ＶＤＭＯＳを構成するセルのセル比も約１，０００であり、セル数は、メインＶＤＭＯＳ２０が、約２０，０００であり、センスＶＤＭＯＳ３０が、２０である。

メインＶＤＭＯＳ２０のソース端子Ｓには、負荷７０が接続されており、ドレイン端子Ｄには、電源（図示せず）が接続されている。また、ソース端子Ｓには、メインＶＤＭＯＳ２０のソース電圧を検出するためのケルビン端子Ｋが接続されている。センスＶＤＭＯＳ３０のソース電極には、ミラー端子Ｍが接続されている。ミラー端子Ｍはボンディングワイヤ１６（図２）によって検出回路５０のオペアンプ５１の反転入力端子５１ａに接続されている。

ケルビン端子Ｋはボンディングワイヤ１７によってオペアンプ５１の非反転入力端子５１ｂに接続されている。オペアンプ５１の出力は、ゲート電圧を制御するための制御回路６０に接続されており、制御回路６０は、ゲート端子Ｇにゲート電圧を印加するためのゲート駆動回路８０に接続されている。

上記の回路では、メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０が、ドレイン端子Ｄから流れ込む電流をそのオン抵抗比（カレントミラー比）に応じて分流し、ミラー端子Ｍ側に流れる電流ＩＭからソース端子Ｓ側に流れる電流ＩＳを検出する。抵抗Ｒ１の両端電圧（抵抗Ｒ１の電圧降下）からソース端子Ｓに流れる電流ＩＳを検出し、その検出した電流値に基づいて制御回路６０がゲート電圧を決定し、負荷電流ＩＳを制御する。

図２は、ＶＤＭＯＳ１の平面説明図である。ＶＤＭＯＳ１の表層部には、メインＶＤＭＯＳ２０を構成する各メインセルの各ソース電極間を接続してなる配線層としてのメイン側ソース電極膜２１が形成されている。メイン側ソース電極膜２１には、パッド状のソース端子Ｓが接続されている。また、ＶＤＭＯＳ１の表面角部には、センスＶＤＭＯＳ３０を構成する各センスセルの各ソース電極間を接続してなる配線層としてのセンス側ソース電極膜３１が形成されている。センス側ソース電極膜３１には、パッド状のミラー端子（センス側ソース端子）Ｍが接続されている。

ＶＤＭＯＳ１の裏面には、メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０を構成する各セルのドレイン電極間を共通接続してなるドレイン電極膜２（図３（ｂ））が形成されている。ドレイン電極膜２にはドレイン端子Ｄ（図１）が接続されている。この実施形態では、メイン側ソース電極膜２１、センス側ソース電極膜３１およびドレイン電極膜２は、それぞれＡｌ（アルミニウム）によりベタ状に形成されている。

メイン側ソース電極膜２１およびセンス側ソース電極膜３１の周囲には、メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０を構成する各セルのゲート電極８（図３）間を共通接続してなるゲート電極膜（ゲートランナ）５が形成されている。ゲート電極膜５には、パッド状のゲート端子Ｇが接続されている。メイン側ソース電極膜２１、センス側ソース電極膜３１およびゲート電極膜５の境界には、電極膜が形成されていない絶縁領域１ａが形成されている。

メイン側ソース電極膜２１には、メインＶＤＭＯＳ２０の電圧を検出するためのパッド状のケルビン端子Ｋが接続されている。
この実施形態では、ソース端子Ｓは、矩形状に形成されたメイン側ソース電極膜２１の長手方向一端近傍に配置されており、ケルビン端子Ｋは、メイン側ソース電極膜２１の長手方向他端の一方の角部近傍に配置されている。

ドレイン端子Ｄからソース端子Ｓに流れるドレイン電流のメイン側ソース電極膜２１上の経路（以下、ドレイン電流経路という）１４が、メイン側ソース電極膜２１に設定された始点Ｐ１および終点Ｐ２間の経路であるとする。始点Ｐ１およびケルビン端子Ｋ間のドレイン電流経路１４におけるメイン側ソース電極膜２１の配線抵抗値をＲａ、ケルビン端子Ｋおよびソース端子Ｓ間のドレイン電流経路１４におけるメイン側ソース電極膜２１の配線抵抗値をＲｂとする。

また、センス側ソース電極膜３１の配線抵抗値をＲｃ、センスＶＤＭＯＳ３０において調整することにより付加された抵抗値を調整抵抗値Ｒｓ、ミラー端子Ｍおよびオペアンプ５１の反転入力端子５１ａ間の配線抵抗値をＲｄとする。
ケルビン端子Ｋは、配線抵抗値Ｒａ，Ｒｂの調整度合いに応じて配置され、配線抵抗値Ｒｂを大きくする場合は、図２に示すように、ソース端子Ｓから極力離れた位置に配置される。

メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０のオン抵抗比を等しくするためには、Ｒａ＝（Ｒｃ＋Ｒｄ）に設定する必要がある。そこで、この実施形態では、センスＶＤＭＯＳ３０に対して調整抵抗値Ｒｓを加えることにより、メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０のオン抵抗比の誤差を極力小さくする。以下、センスＶＤＭＯＳ３０に調整抵抗値Ｒｓを加えるための構成を説明する。

（セル構造）
図３は、メインＶＤＭＯＳ２０を構成するメインセルの構造を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。図４は、センスＶＤＭＯＳ３０を構成するセンスセルの構造を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。図５は、センスセルの構造を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。

図３（ａ）および図４（ａ）に示すように、メインセルＭａおよびセンスセルＳｅを構成するゲート電極８の表層部における平面形状は、共にストライプ状を呈している。隣接するゲート電極８間には、ストライプ状を呈するＮ＋型ソース層７が配置されており、そのＮ＋型ソース層７の中には、複数のＰ＋型ボディ層６がＮ＋型ソース層７の延びる方向に沿って複数配置されている。隣接するゲート電極８の中心間が１つのセル（単位セル）を構成し、そのセルが幅方向に繰返し形成されている。

図３（ｂ）および図４（ｂ）に示すように、メインセルＭａおよびセンスセルＳｅは、ドレイン電極２と、その表層部に形成されたＮ＋型層３と、その表層部に形成されたＮ−型層４と、その表層部に形成されたチャネルＰ層５と、その表層部に形成されたＮ＋型ソース層７と、チャネルＰ層５の表層部に選択的に形成されたＰ＋型ボディ層６と、このＰ＋型ボディ層６間におけるＮ＋型ソース層７の表層部からＮ−型層４の内部にかけて形成されたトレンチ８ａと、このトレンチ８ａの内部にゲート酸化膜（図示せず）を介して形成されたゲート電極８とを備える。メインＶＤＭＯＳ２０は、図３（ｂ）に示すように、層間絶縁膜９を介して各メインセルＭａの表層部を覆うように形成されたメイン側ソース電極膜２１を備えており、センスＶＤＭＯＳ３０は、図４（ｂ）に示すように、層間絶縁膜９を介して各センスセルＳｅの表層部を覆うように形成されたセンス側ソース電極膜３１を備える。

図３（ａ）において符号１１で囲まれた領域は、メイン側ソース電極膜２１と、Ｎ＋型ソース層７およびＰ＋型ボディ層６とのコンタクト領域（電気的に接続されている領域）を示す。コンタクト領域１１は、層間絶縁膜９に貫通形成されたコンタクトホール（図示せず）によって規定されている。メインセルＭａのコンタクト領域１１の平面形状は、ストライプ状を呈しており、Ｎ＋型ソース層７およびＰ＋型ボディ層６における各コンタクト幅は同じＣ１に設定されている。セルピッチはＥ１に設定されている。

図４（ａ）および図５（ａ）に示すように、センスセルＳｅにおけるセンス側ソース電極膜３１と、Ｎ＋型ソース層７およびＰ＋型ボディ層６とのコンタクト領域１１は、メインセルＭａのコンタクト領域１１と形状が異なる。センスセルＳｅのＰ＋型ボディ層６におけるコンタクト幅はメインセルＭａと同じＣ１であるが、Ｎ＋型ソース層７におけるコンタクト幅Ｃ２が、メインセルＭａのコンタクト幅Ｃ１よりも狭くなっている（Ｃ２＜Ｃ１）。

つまり、センスセルＳｅのＮ＋型ソース層７とセンス側ソース電極膜３１とのコンタクト面積が、メインセルＭａのＮ＋型ソース層７とメイン側ソース電極膜２１とのコンタクト面積よりも小さくなっている。なお、センスセルＳｅは、コンタクト領域１１が異なる以外は、メインセルＭａと同じ構造である。

このように、センスセルＳｅにおけるＮ＋型ソース層７のコンタクト面積がメインセルＭａよりも小さいため、センスＶＤＭＯＳ３０における調整抵抗値ＲｓとしてのＮ＋型ソース層７の抵抗値を大きくすることができる。また、コンタクト幅Ｃ２を変えることにより、調整抵抗値Ｒｓを調整することができる。

図６は、メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０の単位面積当りのオン抵抗比を示す説明図である。図７は、センスＶＤＭＯＳに調整抵抗を備えていないＶＤＭＯＳのオン抵抗比を示す説明図である。
図７に示すＶＤＭＯＳでは、センスＶＤＭＯＳにおいて調整抵抗が存在しないため、メインＶＤＭＯＳの配線抵抗値Ｒａ≠センスＶＤＭＯＳの配線抵抗値（Ｒｃ＋Ｒｄ）である。

しかし、図６に示すように、上記実施形態のＶＤＭＯＳ１によれば、センスＶＤＭＯＳ３０において調整抵抗値Ｒｓを加えることができるため、メインＶＤＭＯＳ２０の配線抵抗値Ｒａ＝（センスＶＤＭＯＳ３０の配線抵抗値（Ｒｃ＋Ｒｄ）＋調整抵抗値Ｒｓ）にすることができる。

つまり、従来のように、抵抗を配置するための占有領域をセンスＶＤＭＯＳ３０の外縁に設ける必要がない。
したがって、ＶＤＭＯＳ１のサイズを大きくすることなく、メインおよびセンスＶＤＭＯＳ間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めることができる。
また、Ｐ＋型ボディ層６のコンタクト面積が、Ｎ＋型ソース層７のコンタクト面積よりも大きいため、寄生トランジスタが動作し難くなるので、破壊され難くすることができる。

（調整抵抗値Ｒｓの調整方法１）
次に、調整抵抗値Ｒｓの調整方法１について図を参照して説明する。図８（ａ）は、センスセルＳｅの平面説明図である。

図８（ａ）に示すように、センスセルＳｅでは、各Ｐ＋型ボディ層６それぞれにコンタクト領域１１が独立して形成されており、隣接するＰ＋型ボディ層６間では、コンタクト領域１１同士が接続されていない構成になっている。Ｎ＋型ソース層７とのコンタクト領域１１は、相対向するＰ＋型ボディ層６の端部から小面積で突出して形成されている。

その突出部１１ａ間の間隔Ｌ１を長くすると、Ｎ＋型ソース層７の抵抗値を大きくすることができ、間隔Ｌ１を短くすると、Ｎ＋型ソース層７の抵抗値を小さくすることができる。つまり、センスセルＳｅにおいて、相対向するＰ＋型ボディ層６に形成された突出部１１ａ間の間隔Ｌ１を変えることにより、センスＶＤＭＯＳ３０の調整抵抗値Ｒｓを微調整することができる。

（調整抵抗値Ｒｓの調整方法２）
次に、調整抵抗値Ｒｓの調整方法２について図を参照して説明する。図８（ｂ）は、センスセルＳｅの平面説明図である。

センスセルＳｅのＮ＋型ソース層７のうち、隣接するＰ＋型ボディ層６間のＮ＋型ソース層７の表層部に対応して形成されたセンス側ソース電極膜３１には、センス側ソース電極膜３１が形成されていない領域１２が配置されている。

つまり、上記領域１２が配置されている分、Ｎ＋型ソース層７とセンス側ソース電極膜３１とのコンタクト面積を小さくすることができるため、Ｎ＋型ソース層７の抵抗値を大きくすることができる。領域１２の面積を大きくすると、Ｎ＋型ソース層７の抵抗値が大きくなり、領域１２の面積を小さくすると、Ｎ＋型ソース層７の抵抗値が小さくなる。
したがって、領域１２の面積を変えることにより、センスＶＤＭＯＳ３０の調整抵抗値Ｒｓを微調整することができる。

（調整抵抗値Ｒｓの調整方法３）
次に、調整抵抗値Ｒｓの調整方法３について図を参照して説明する。図９は、センスセルＳｅの平面説明図である。

Ｎ＋型ソース層７またはＰ＋型ボディ層６の大きさを、メインセルＭａとセンスセルＳｅとで異ならせることにより、調整抵抗値Ｒｓを調整する。たとえば、図９（ａ）に示すように、センスセルＳｅのＰ＋型ボディ層６のうち、ゲート電極８が延びている方向（長手方向）に対応する長さＬ２を変える。

つまり、Ｐ＋型ボディ層６間に形成されているＮ＋型ソース層７の配置間隔Ｌ３を変える。Ｎ＋型ソース層７の長さＬ３を短くすると、Ｎ＋型ソース層７のコンタクト領域が小さくなるため、Ｎ＋型ソース層７の抵抗値が大きくなり、長さＬ３を長くすると、Ｎ＋型ソース層７のコンタクト領域が大きくなるため、Ｎ＋型ソース層７の抵抗値が小さくなる。

したがって、センスセルＳｅにおけるゲート電極８が延びている方向に対応するＰ＋型ボディ層６またはＮ＋型ソース層７の長さを変えることにより、センスＶＤＭＯＳ３０の調整抵抗値Ｒｓを微調整することができる。

また、図９（ｂ）に示すように、Ｐ＋型ボディ層６およびＮ＋型ソース層７におけるコンタクト領域１１の長さを変えることにより、センスＶＤＭＯＳ３０の調整抵抗値Ｒｓを微調整することもできる。

（調整抵抗値Ｒｓの調整方法４）
次に、調整抵抗値Ｒｓの調整方法４について図を参照して説明する。図１０は、センスセルＳｅの説明図であり、（ａ）は平面説明図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。

センスセルＳｅのＮ＋型ソース層７のうち、ゲート電極８に沿った部分と、コンタクト領域１１とを除く部分に、Ｎ＋型ソース層７よりも不純物濃度の低いＮ−層１３が形成されている。これにより、Ｎ＋型ソース層７の抵抗値を大きくすることができる。Ｎ−層１３に注入する不純物濃度の上昇に対応してＮ＋型ソース層７の抵抗値が高くなる。
つまり、センスセルＳｅのＮ＋型ソース層７にＮ−層１３を形成することにより、センスＶＤＭＯＳ３０における調整抵抗値Ｒｓの調整範囲を拡大することができる。

（変更例）
図１１は第１実施形態の変更例を示す説明図である。図１１（ａ）に示すように、ゲート電極８に沿った部分にもＮ−層１３を拡大して形成することもできる。この構造によれば、センスＶＤＭＯＳ３０における調整抵抗値Ｒｓの調整範囲をさらに拡大することができる。

また、図１１（ｂ）に示すように、（ａ）に示した構造において、コンタクト領域１１をメインセルＭａと同じにすることもできる。この構造によれば、メインセルＭａとセンスセルＳｅとでコンタクト領域１１を変更しなくても、センスＶＤＭＯＳ３０における調整抵抗値Ｒｓを付けることができる。

＜第２実施形態＞
次に、この発明の第２実施形態について図を参照して説明する。この実施形態に係るＶＤＭＯＳは、セルの形状が四角形であることを特徴とする。図１２は、セルの平面説明図であり、（ａ）はメインセルＭａの平面説明図、（ｂ）はセンスセルＳｅの平面説明図である。

図１２（ａ）に示すように、メインセルＭａは、ゲート電極８の表層部によって囲まれた領域の平面形状が四角形になっている。平面視四角形の枠状に形成されたゲート電極８の内側には、平面視四角形のＮ＋型ソース層７が形成されており、その内側には、平面視四角形のＰ＋型ボディ層６が形成されている。Ｎ＋型ソース層７には、Ｐ＋型ボディ層６を囲むように枠状のコンタクト領域１１が形成されている。

図１２（ｂ）に示すように、センスセルＳｅは、メインセルＭａと同じ構造の形状のゲート電極８、Ｎ＋型ソース層７およびＰ＋型ボディ層６を有する。Ｎ＋型ソース層７とのコンタクト領域は、メインセルよりも縮小されている。この実施形態では、Ｎ＋型ソース層７とのコンタクト領域１１ｂは、センスセルＳｅの４つの辺部３０ａの中央部と対応する位置のＰ＋型ボディ層６の端部から突出して形成されている。

このように、センスセルＳｅにおけるＮ＋型ソース層７とのコンタクト領域を縮小することにより、センスセルＳｅにおけるＮ＋型ソース層７の抵抗値を大きくすることができるため、センスＶＤＭＯＳ３０に調整抵抗値Ｒｓを付けることができる。
つまり、従来のように、抵抗を配置するための占有領域をセンスＶＤＭＯＳ３０の外縁に設ける必要がない。

したがって、ＶＤＭＯＳ１のサイズを大きくすることなく、メインおよびセンスＶＤＭＯＳ間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めることができる。
また、Ｐ＋型ボディ層６のコンタクト面積が、Ｎ＋型ソース層７のコンタクト面積よりも大きいため、寄生トランジスタが動作し難くなるため、破壊され難くすることができる。なお、メインセルＭａおよびセンスセルＳｅは、平面視の形状が六角形、八角形などでもよい。また、コンタクト領域１１ｂは、所定の辺部３０ａに対応する部位にのみ形成してもよい。

＜第３実施形態＞
次に、この発明の第３実施形態について図を参照して説明する。この実施形態に係るＶＤＭＯＳは、センスセルにおいてしきい値電圧の高い部位にのみＮ＋型ソース層７のコンタクト領域を設けたことを特徴とする。図１３（ａ）は、センスセルＳｅの平面説明図である。

不純物を拡散してチャネルＰ層５（図４（ｂ））を形成する際、横方向に拡散した不純物の濃度が、２次元効果により、セルの辺部よりも角部の方が薄くなる。このため、チャネルＰ層５と、それに接するＮ＋型ソース層７とにより形成されるチャネル領域における不純物の濃度が、セルの辺部よりも角部の方が薄くなり、しきい値電圧がセルの辺部よりも角部の方が低くなることが知られている。

そこで、センスセルＳｅにおけるＮ＋型ソース層７のうち、しきい値電圧の高いセンスセルＳｅの辺部に対応した領域のみにコンタクト領域を形成することにより、Ｎ＋型ソース層７の抵抗値を大きくする。

図１３（ａ）に示す例では、コンタクト領域１１は、四角形に形成されている。Ｐ＋型ボディ層６のうち、センスセルＳｅの各辺部３０ａの中央部に対応する部位からＮ＋型ソース層７がＰ＋型ボディ層６の内部に入り込んでいる。その入り込んだ部分のＮ＋型ソース層７ａが、コンタクト領域である。

以上のように、センスセルＳｅにおけるＮ＋型ソース層７とのコンタクト領域が、しきい値電圧の高い領域にのみ形成されているため、各センスセルＳｅにおけるＮ＋型ソース層７の抵抗値を大きくすることができる。
同様に、図１２（ｂ）に示したセンスセルＳｅのコンタクト領域１１ｂも、しきい値電圧の高い辺部に対応した領域にのみ形成されているため、コンタクト領域の縮小と相俟ってＮ＋型ソース層７の抵抗値を大きくすることができる。
なお、メインセルＭａおよびセンスセルＳｅは、平面視の形状が六角形、八角形などでもよい。また、Ｎ＋型ソース層７ａは、所定の辺部３０ａに対応する部位にのみ形成してもよい。

（変更例１）
図１３（ｂ）は第３実施形態の変更例１に係るセンスセルの平面説明図である。センスセルＳｅのＮ＋型ソース層７のうち、コンタクト領域１１に対応するＮ＋型ソース層７ａを除く部分に、Ｎ＋型ソース層７よりも不純物濃度の低いＮ−層１３が形成されている。このように、センス側ソース電極膜３１とのコンタクト位置を変更することにより、チャネルからソースコンタクトまでの距離が長くなるため、Ｎ＋型ソース層７の抵抗値を大きくすることができる。また、Ｎ−層１３の不純物濃度の上昇に対応してＮ＋型ソース層７の抵抗値が高くなる。

つまり、センスセルのＮ＋型ソース層７のチャネル領域にＮ−層１３を形成することにより、センスＶＤＭＯＳ３０における調整抵抗値Ｒｓの調整範囲を拡大することができる。なお、メインセルＭａおよびセンスセルＳｅは、平面視の形状が六角形、八角形などでもよい。また、Ｎ＋型ソース層７ａは、所定の辺部３０ａに対応する部位にのみ形成してもよい。

（変更例２）
図１４は第３実施形態の変更例２に係るセンスセルＳｅの平面説明図である。平面視正方形のメインセルＭａに対して、センスセルＳｅは平面視長方形に形成されており、Ｐ＋型ボディ層６のうち、センスセルＳｅの対向する短辺部の中央部に対応する部位からＮ＋型ソース層７がＰ＋型ボディ層６の内部に入り込んでいる。

また、コンタクト領域１１の境界は、Ｐ＋型ボディ層６とＮ＋型ソース層７との境界に形成されており、Ｐ＋型ボディ層６の短辺部では凹状に形成されている。その凹状に形成された境界１１ｄにより、チャネル領域における電流経路が回り込んだ分、長くなる。
このように構成することにより、Ｎ＋型ソース層７のコンタクト領域の縮小と相俟ってセンスセルＳｅの抵抗値を大きくすることができる。

なお、Ｐ＋型ボディ層６の長辺部にＮ＋型ソース層７ｂを形成した構成でも上記と同等の効果を奏することができる。また、Ｐ＋型ボディ層６の各辺部にＮ＋型ソース層７ｂを形成してもよいし、その形成数は限定されない。

＜第４実施形態＞
次に、この発明の第４実施形態について図を参照して説明する。この実施形態に係るＶＤＭＯＳは、セルの平面形状が六角形であることを特徴とする。図１５は、セルの平面説明図であり、（ａ）はメインセルＭａの平面説明図、（ｂ）はセンスセルＳｅの平面説明図である。

メインセルＭａおよびセンスセルＳｅは、ゲート電極８の表層部によって囲まれた領域の平面形状が六角形に形成されている。ゲート電極８の内側には六角形のＮ＋型ソース層７が形成されており、その内側には六角形のＰ＋型ボディ層６が形成されている。Ｎ＋型ソース層７およびＰ＋型ボディ層６は相似形である。

図１５（ａ）に示すように、メインセルＭａのコンタクト領域１１は、Ｐ＋型ボディ層６の全域を含み、かつ、その周縁の所定領域を含む大きさに形成されており、コンタクト領域１１の形状は、Ｐ＋型ボディ層６と相似形である。一方、センスセルＳｅにおけるＮ＋型ソース層７とのコンタクト領域１１は、メインセルよりも縮小されており、図１５（ｂ）に示す例では、コンタクト領域１１に含まれるＮ＋型ソース層７ｃが、Ｐ＋型ボディ層６の周囲４箇所に形成されている。

これにより、各センスセルＳｅにおけるＮ＋型ソース層７の抵抗値を大きくすることができるため、センスＶＤＭＯＳ３０に調整抵抗値Ｒｓを付けることができる。
つまり、従来のように、抵抗を配置するための占有領域をセンスＶＤＭＯＳ３０の外縁に設ける必要がない。

したがって、ＶＤＭＯＳ１のサイズを大きくすることなく、メインおよびセンスＶＤＭＯＳ間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めることができる。
また、Ｐ＋型ボディ層６のコンタクト面積が、Ｎ＋型ソース層７のコンタクト面積よりも大きいため、寄生トランジスタが動作し難くなるため、破壊され難くすることができる。

（変更例１）
第４実施形態の変更例１に係るＶＤＭＯＳは、センスセルＳｅにおいて、しきい値電圧の高い部位にのみＮ＋型ソース層７のコンタクト領域を設けたことを特徴とする。図１６（ａ）は、センスセルＳｅの平面説明図である。

セルの辺部では、結晶面方位が高次の辺部の方が低次の辺部よりも、しきい値電圧が高くなることが知られている。
そこで、センスセルＳｅにおけるＮ＋型ソース層７のうち、しきい値電圧の高い辺部に対応した領域のみにコンタクト領域を形成することにより、Ｎ＋型ソース層７の抵抗値を大きくする。

図１６（ａ）に示す例では、センスセルＳｅは平面視正六角形に形成されており、六角形の内角は総て１２０°である。相対向する２つの辺部３０ａの結晶面方位は（１００）面であり、それ以外の４つの辺部３０ｂの結晶面方位は（０２３）面である。つまり、しきい値電圧は、辺部３０ａに対応する部分よりも辺部３０ｂに対応する部分の方が高い。
そこで、コンタクト領域１１に含まれるＮ＋型ソース層７ｄが、４つの辺部３０ｂのうち、１組の対向する２つの辺部３０ｂに対応する部位にのみ形成されている。

以上のように、センスセルＳｅにおけるＮ＋型ソース層７とのコンタクト領域が、しきい値電圧の高い領域にのみ形成されているため、各センスセルＳｅにおけるＮ＋型ソース層７の抵抗値を大きくすることができる。

なお、センスセルＳｅの他の形状として、相対向する２つの角部の内角が９０°で、他の４つの角部の内角が１３５°の六角形であり、９０°を成す２組の辺が、結晶面方位（１００）に沿った辺であり、残りの辺が結晶面方位（１１０）に沿った辺である形状もある。この場合は、内角１３５°を成す辺に対応する部位にのみ前記Ｎ＋型ソース層７ｄを形成すれば、上記と同等の効果を奏することができる。

（変更例２）
図１６（ｂ）は第４実施形態の変更例２に係るセンスセルＳｅの平面説明図である。センスセルＳｅのＮ＋型ソース層７のうち、コンタクト領域１１に対応するＮ＋型ソース層７ｄを除く部分に、Ｎ＋型ソース層７よりも不純物濃度の低いＮ−層１３が形成されている。これにより、Ｎ＋型ソース層７の抵抗値を大きくすることができる。

また、Ｎ−層１３の不純物濃度の上昇に対応してＮ＋型ソース層７の抵抗値が高くなる。
つまり、センスセルＳｅのＮ＋型ソース層７のチャネル領域にＮ−層１３を形成することにより、調整抵抗値Ｒｓの調整範囲を拡大することができる。

（変更例３）
図１７（ａ）は第４実施形態の変更例３に係るセンスセルＳｅの平面説明図である。センスセルＳｅはメインセルＭａとは異なる形状の六角形に形成されており、Ｎ＋型ソース層７のコンタクト領域の面積がメインセルよりも縮小されている。また、センスセルＳｅは縦長に形成されており、センス側ソース電極膜３１とコンタクトするＮ＋型ソース層７ｅとチャネル領域との間隔Ｌ６が、センスセルＳｅのどの領域においても均等になるように形成されている。これにより、Ｎ＋型ソース層７の各領域における抵抗値を均一化することができる。

（変更例４）
図１７（ｂ）は第４実施形態の変更例４に係るセンスセルＳｅの平面説明図である。センスセルＳｅは、平面視六角形に形成されており、対向する１組の長い辺部３０ｂの結晶面方位が（１００）面であり、残りの４つの短い辺部３０ａの結晶面方位が（１１１）面になっている。つまり、しきい値電圧の低い辺部３０ｂを延ばして長辺とすることにより、しきい値電圧の低い領域を、センス側ソース電極膜３１とコンタクトするＮ＋型ソース層７ｅから離すことができるため、Ｎ＋型ソース層７の抵抗値を大きくすることができる。

＜第５実施形態＞
次に、この発明の第５実施形態について図を参照して説明する。この実施形態に係るＶＤＭＯＳは、ドレイン電極膜２のうち、センスＶＤＭＯＳ３０に対応する領域にドレイン電極膜２を形成しないことを特徴とする。図１８（ａ）は、ドレイン電極膜２の平面説明図であり、（ｂ）はセンスセルＳｅの断面図である。

図１８（ａ）に示すように、ＶＤＭＯＳ１の裏面に形成されたドレイン電極膜２のうち、センスＶＤＭＯＳ３０に対応する領域には、ドレイン電極膜２の形成されていない非形成領域２ａが配置されている。これにより、図１８（ｂ）に示すように、ドレイン電極膜２からセンスセルＳｅに流れ込む電流は、Ｎ＋型層３を横方向に通過し、迂回する経路となるため、その分、抵抗ΔＲｓが付加される。

つまり、ドレイン電極膜２のうち、センスＶＤＭＯＳ３０に対応する領域にドレイン電極膜２の形成されていない非形成領域２ａを配置することにより、センスＶＤＭＯＳ３０の調整抵抗値Ｒｓを調整することができる。また、非形成領域２ａを大きくすると、抵抗ΔＲｓが大きくなるため、非形成領域２ａの大きさによって抵抗ΔＲｓを微調整することができる。

また、ドレイン電極膜２のうち、センスＶＤＭＯＳ３０に対応する領域にドレイン電極膜２を全く形成しないのではなく、ドレイン電極膜２を構成する複数層のうち１層以上を選択的に形成しないようにすることもできる。たとえば、ドレイン電極膜２が、最下層から、Ａｕ（またはＡｇ）、Ｎｉ、Ｔｉ、Ａｌの順に積層されて形成されている場合は、電極酸化防止用のＡｕ（またはＡｇ）からなる層を形成しないようにする。また、Ａｕ（またはＡｇ）および半田濡れ性の良いＮｉからなる層を形成しないようにする。さらに、非形成領域２ａに調整抵抗Ｒｓを調整するための抵抗を形成してもよい。

＜第６実施形態＞
次に、この発明の第６実施形態について図を参照して説明する。この実施形態に係るＶＤＭＯＳは、ミラー端子Ｍがセンス側ソース電極膜３１と離間して配置されてなることを特徴とする。図１９は、ミラー端子Ｍおよびセンス側ソース電極膜３１の配置関係を示す平面説明図である。

図１９（ａ）に示すように、ミラー端子Ｍがセンス側ソース電極膜３１と離間して配置されており、ミラー端子Ｍおよびセンス側ソース電極膜３１は、配線３１ａによって接続されている。これにより、配線３１ａの抵抗ΔＲｓが付加されるため、センスＶＤＭＯＳ３０の調整抵抗値Ｒｓを大きくすることができる。また、配線３１ａの長さおよび幅の少なくとも一方を変えることにより、抵抗ΔＲｓの大きさを変えることができるため、調整抵抗値Ｒｓを微調整することができる。この実施形態では、配線３１ａは、Ａｌにより形成されている。

図１９（ｂ）に示す例では、ミラー端子Ｍおよびセンス側ソース電極膜３１は、ポリシリコン抵抗１５によって接続されている。これにより、ポリシリコン抵抗１５の抵抗ΔＲｓが付加されるため、センスＶＤＭＯＳ３０の調整抵抗値Ｒｓを大きくすることができる。また、ポリシリコン抵抗の抵抗値は、ポリシリコン層にイオン注入する不純物の量によって決まるため、そのイオン注入量を制御することにより、抵抗ΔＲｓの大きさを変えることができるため、調整抵抗値Ｒｓを高精度で微調整することができる。

＜他の実施形態＞
（１）前述の各実施形態において、センスセルＳｅのチャネル領域におけるＮ＋型ソース層７およびＰ＋型ボディ層６の面積比率はメインセルＭａと同じに形成し、センスセルＳｅのＮ＋型ソース層７の面積をメインセルＭａよりも広くすることにより、センスセルＳｅのＮ＋型ソース層７の抵抗値を大きくすることもできる。
（２）前述の各実施形態では、この発明に係る半導体装置としてＶＤＭＯＳを例に挙げて説明したが、横型ＭＯＳトランジスタ素子（ＬＤＭＯＳ，Lateral Double Diffused MOS）にもこの発明を適用することができる。また、ゲート電極は、プレーナ型でもよい。さらに、Ｐチャネル型のＭＯＳにも適用することができる。

（３）前述の各実施形態では、この発明に係る半導体装置としてＭＯＳを例に挙げて説明したが、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ，Insulated Gate Bipolar Transistor）にもこの発明を適用することができる。この場合、ＶＤＭＯＳ１のソース電極に対応する部分がエミッタ電極になり、ドレイン電極に対応する部分がコレクタ電極になる。

なお、特許請求の範囲などで記載した「ほぼ等しい」とは、完全に等しくなる場合の他、実質的に等しくなる場合も含むことを意味する。

ＶＤＭＯＳの適用例を示す回路図である。 ＶＤＭＯＳ１の平面説明図である。 メインＶＤＭＯＳ２０を構成するメインセルの構造を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 センスＶＤＭＯＳ３０を構成するセンスセルの構造を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 センスセルの構造を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 メインＶＤＭＯＳ２０およびセンスＶＤＭＯＳ３０の単位面積当りのオン抵抗比を示す説明図である。 センスＶＤＭＯＳに調整抵抗を備えていないＶＤＭＯＳのオン抵抗比を示す説明図である。 センスセルＳｅの平面説明図である。 センスセルＳｅの平面説明図である。 センスセルＳｅの説明図であり、（ａ）は平面説明図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。 第１実施形態の変更例を示す説明図である。 第２実施形態に係るセルの平面説明図であり、（ａ）はメインセルＭａの平面説明図、（ｂ）はセンスセルＳｅの平面説明図である。 （ａ）は、第３実施形態に係るセンスセルＳｅの平面説明図であり、（ｂ）は第３実施形態の変更例１に係るセンスセルの平面説明図である。 第３実施形態の変更例２に係るセンスセルＳｅの平面説明図である。 第４実施形態に係るセルの平面説明図であり、（ａ）はメインセルＭａの平面説明図、（ｂ）はセンスセルＳｅの平面説明図である。 （ａ）は、第４実施形態の変更例１に係るセンスセルＳｅの平面説明図であり、（ｂ）は第４実施形態の変更例２に係るセンスセルＳｅの平面説明図である。 （ａ）は第４実施形態の変更例３に係るセンスセルＳｅの平面説明図であり、（ｂ）は第４実施形態の変更例４に係るセンスセルＳｅの平面説明図である。 （ａ）は、第５実施形態に係るドレイン電極膜２の平面説明図であり、（ｂ）はセンスセルＳｅの断面図である。 第６実施形態におけるミラー端子Ｍおよびセンス側ソース電極膜３１の配置関係を示す平面説明図である。

符号の説明

１・・ＶＤＭＯＳ（半導体装置）、５・・ゲート電極膜、１１・・コンタクト領域、
２０・・メインＶＤＭＯＳ（メイン半導体素子）、
２１・・メイン側ソース電極膜（メイン側第１電極膜）、
３０・・センスＶＤＭＯＳ（センス半導体素子）、
３１・・センス側ソース電極膜（センス側第１電極膜）、
５０・・電流検出回路、
Ｋ・・ケルビン端子（電圧検出端子）、
Ｍ・・ミラー端子（センス側端子）、Ｍａ・・メインセル、Ｒａ〜Ｒｄ・・配線抵抗、
Ｒｓ・・調整抵抗、Ｓ・・ソース端子（メイン側端子）、Ｓｅ・・センスセル。

Claims (14)

1. 第１導電型の第１半導体層と、前記第１半導体層の表層部に形成された第２導電型の第２半導体層と、前記第２半導体層の表層部に形成された第１導電型の第３半導体層と、前記第２半導体層の表層部に選択的に形成され、前記第２半導体層よりも不純物濃度の高い第２導電型の第４半導体層と、ゲート絶縁膜を介して前記第３半導体層の表層部から形成されたゲート電極と、層間絶縁膜を介して前記第３および第４半導体層と電気的に接続された第１電極と、前記ゲート電極に印加する電圧によって前記第１電極との間で電流を流す第２電極と、を有する複数のセルから構成され、負荷に負荷電流を供給するメイン半導体素子と、
   前記負荷電流を検出するために前記メイン半導体素子と並列接続され、前記メイン半導体素子と共にカレントミラー回路を構成し、前記メイン半導体素子を構成するセルの数よりも少ないセルにより構成されたセンス半導体素子と、
   を備えた半導体装置において、
   セルを構成する前記第３半導体層の抵抗値が、前記メイン半導体素子よりも前記センス半導体素子の方が大きいことを特徴とする半導体装置。
2. セルを構成する前記第３半導体層と前記第１電極とが電気的に接続されている領域の面積が、前記メイン半導体素子よりも前記センス半導体素子の方が小さいことを特徴とする請求項１に記載の半導体装置。
3. 隣接するセルを構成する前記ゲート電極の表層部の平面形状がストライプ状であることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 各セルには、前記第４半導体層がそれぞれ複数ずつ形成されており、
   各セルにおいて隣接する前記第４半導体層間の前記第３半導体層と前記第１電極とが電気的に接続されている領域の面積が、前記メイン半導体素子よりも前記センス半導体素子の方が小さいことを特徴とする請求項２に記載の半導体装置。
5. 隣接するセルを構成する前記ゲート電極の表層部によって囲まれた領域の平面形状が多角形であることを特徴とする請求項１または請求項２に記載の半導体装置。
6. 前記センス半導体素子を構成する各セルにおける前記第３半導体層と前記第１電極とが電気的に接続されている領域が、しきい値電圧の高い領域に形成されてなることを特徴とする請求項５に記載の半導体装置。
7. 各セルの前記第３半導体層または第４半導体層の大きさが前記メイン半導体素子と前記センス半導体素子とで異なることを特徴とする請求項１ないし請求項６のいずれか１つに記載の半導体装置。
8. 前記センス半導体素子を構成する各セルの前記第３半導体層の表層部に対応して形成された前記第１電極には、前記第１電極が形成されていない領域が配置されてなることを特徴とする請求項１ないし請求項７のいずれか１つに記載の半導体装置。
9. 前記第３半導体層よりも不純物濃度の低い第１導電型の第５半導体層が、前記センス半導体素子を構成する各セルの第３半導体層に形成されてなることを特徴とする請求項１ないし請求項８のいずれか１つに記載の半導体装置。
10. 前記メイン半導体素子およびセンス半導体素子を構成する各セルの前記第２電極が接続された複数層からなる裏面電極膜が前記半導体基板の裏面に形成されており、
    前記裏面電極膜のうち、前記センス半導体素子に対応する範囲には前記裏面電極膜の１層以上が形成されていない領域が配置されてなることを特徴とする請求項１ないし請求項９のいずれか１つに記載の半導体装置。
11. 前記メイン半導体素子を構成する各セルの前記第１電極を接続してなるメイン側第１電極膜と、
    前記センス半導体素子を構成する各セルの前記第１電極を接続してなるセンス側第１電極膜とが前記半導体基板の表層部に形成されてなることを特徴とする請求項１ないし請求項１０のいずれか１つに記載の半導体装置。
12. 前記メイン側第１電極膜に接続されたメイン側端子と、
    前記センス側第１電極膜に接続されたセンス側端子と、
    前記メイン側第１電極膜において前記メイン側端子とは異なる箇所に接続された電圧検出端子と、を備えており、
    前記センス側端子および電圧検出端子が、前記センス半導体素子に流れる電流を検出するための電流検出回路に接続可能に構成されており、
    前記センス半導体素子の配線抵抗値と、前記センス側端子および前記電流検出回路間の配線抵抗値とを加算した配線抵抗値が、前記メイン側端子および電圧検出端子間の配線抵抗値を前記メイン側端子の配線抵抗値から減算した配線抵抗値とほぼ等しくなるように構成されてなることを特徴とする請求項１１に記載の半導体装置。
13. 前記センス側第１電極膜と電気的に接続されたセンス側端子が、前記センス側第１電極膜と離間して配置されてなることを特徴とする請求項１１または請求項１２に記載の半導体装置。
14. 前記センス側第１電極膜と前記センス側端子とがポリシリコン抵抗により接続されてなることを特徴とする請求項１３に記載の半導体装置。

Images