JP2007005398A - Mosfet - Google Patents
Mosfet Download PDFInfo
- Publication number
- JP2007005398A JP2007005398A JP2005181019A JP2005181019A JP2007005398A JP 2007005398 A JP2007005398 A JP 2007005398A JP 2005181019 A JP2005181019 A JP 2005181019A JP 2005181019 A JP2005181019 A JP 2005181019A JP 2007005398 A JP2007005398 A JP 2007005398A
- Authority
- JP
- Japan
- Prior art keywords
- region
- resistance layer
- low resistance
- cells
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】 チップ内に多くのセルを形成した場合でもオン抵抗を従来よりもさらに低減することが可能な縦型のMOSFETを提供する。
【解決手段】 本発明の縦型のパワーMOSFET1は、厚み方向に沿ってドレイン領域3、チャネル領域4、ソース電極6が形成され、これらの領域3,4および電極6の重複によって多数のセル15が形成されており、互いに隣接するセル15間で挟まれたドレイン領域3内の位置に、このドレイン領域3よりも低い抵抗値をもつ低抵抗層16が各セル15から離間して形成されている。
【選択図】 図1
【解決手段】 本発明の縦型のパワーMOSFET1は、厚み方向に沿ってドレイン領域3、チャネル領域4、ソース電極6が形成され、これらの領域3,4および電極6の重複によって多数のセル15が形成されており、互いに隣接するセル15間で挟まれたドレイン領域3内の位置に、このドレイン領域3よりも低い抵抗値をもつ低抵抗層16が各セル15から離間して形成されている。
【選択図】 図1
Description
本発明は、縦型のMOSFETに係り、特には、オン抵抗の低減化を図るための技術に関する。
従来、この種のパワーMOSFETとして、図6に示す構成のものが提案されている(例えば、特許文献1参照)。
この縦型のパワーMOSFET1は、Nチャネル型のもので、N++型の半導体基板2、N−型のエピタキシャル層からなるドレイン領域3、p+形のイオンを注入した不純物拡散領域からなるチャネル領域4、リンや砒素などをイオン注入したn+不純物拡散領域からなるソース領域5、アルミニウムやその合金をスパッタリングして形成されたソース電極6、熱酸化により形成されたゲート酸化膜7、ポリシリコンに不純物をドープするなどして形成されたゲート電極8を備えている。9はドレイン端子、10はソース端子、11はゲート端子である。なお、不純物拡散領域の形成はイオン注入に限定されない。
上記のソース領域5はチャネル領域4内にあって、両領域4,5が共にソース電極6に接続されている。また、ゲート電極8はその周囲を覆うゲート酸化膜7によって絶縁されている。そして、チャネル領域4およびソース電極6の重複によって多数のセル15が形成されている。
ところで、例えば携帯電話のバッテリ通電制御を行う保護回路を構成する素子としてこのようなパワーMOSFET1を使用するような場合、消費電力を少なくする上で、オン抵抗が極力小さいことが望まれている。
ここで、図6に示す構成において、チップ内部に存在する抵抗成分としては、チャネル領域4における抵抗成分(以下、チャネル抵抗成分という)Raや、ドレイン領域3において互いに隣接するセル15の間に位置するπ部3aの抵抗成分(以下、π部抵抗成分という)Rbなどが存在する。
従来技術では、オン抵抗を小さくするために、チップ内にセル15を数多く形成することによってチャネル幅を増大させ、これによってチャネル抵抗成分Raを低減することにより、オン抵抗を低減するようにしている。
特開2003−046084号公報
しかしながら、チップ内に形成するセル15の数が多くなると、それだけ互いに隣接するセル15間の距離が短くなり、その結果、チャネル抵抗成分Raよりも電流経路となるπ部3aにおけるπ部抵抗成分Rbが増加してしまい、かえって装置全体として見た場合のオン抵抗が増加するといった問題を生じている。
本発明は、上記の問題点に鑑みてなされたもので、チップ内に多くのセルを形成した場合でもオン抵抗を従来よりもさらに低減することが可能な縦型のMOSFETを提供することを目的とする。
上記の目的を達成するために、厚み方向に沿ってドレイン領域、チャネル領域、ソース電極が層形成され、チャネル領域の表面にソース領域が設けられて、隣接するチャネル領域表面のソース領域間にはゲート電極が設けられ、これらの領域および電極の重複によって多数のセルが形成されている縦型のMOSFETにおいて、次の構成を採る。
すなわち、請求項1記載の発明は、互いに隣接するセル間で挟まれたドレイン領域内の位置に、このドレイン領域よりも低い抵抗値をもつ低抵抗層が、各セルから離間して形成されていることを特徴としている。
請求項2記載の発明は、請求項1記載の発明の構成において、前記低抵抗層は、ドレイン領域よりも低抵抗値をもつ金属を用いて構成されていることを特徴としている。
請求項3記載の発明は、請求項1または請求項2に記載の発明の構成において、前記低抵抗層は、チャネル領域よりも深く形成されていることを特徴としている。
請求項4記載の発明は、請求項3に記載の発明の構成において、前記低抵抗層は、ドレイン領域内においてチャネル領域形成側とは反対側の端部に達する位置まで深く形成されていることを特徴としている。
請求項5記載の発明は、請求項1ないし請求項3のいずれか1項に記載の発明の構成において、前記低抵抗層の形成箇所に対応したチャネル領域形成側とは反対側に深い位置には、前記ドレイン領域よりも低濃度の埋込層が形成されていることを特徴としている。
請求項6の発明は、請求項1ないし請求項5のいずれか1項に記載の発明の構成において、前記低抵抗層は、各セル間を結ぶ最短距離の中間の領域に形成されていることを特徴としている。
請求項7記載の発明は、請求項1ないし請求項5のいずれか1項に記載の発明の構成において、前記低抵抗層は、各セルから一定距離だけ離間した領域の全てに形成されていることを特徴としている。
請求項1記載の発明によれば、互いに隣接するセル間で挟まれたドレイン領域内の位置はソース、ドレイン間の電流通路となるが、この電流通路となる領域に低抵抗層が形成されているので、従来よりもオン抵抗を低減することができる。その結果、従来よりもさらに多くのセルを形成することができるので、一層オン抵抗を低下させることが可能となる。
請求項2記載の発明によれば、低抵抗層は金属を用いて構成されているので、オン抵抗をさらに低減することができる。その結果、チップ内に多数のセルを形成することが可能になる。
請求項3記載の発明によれば、低抵抗層はチャネル領域よりも深く形成されているので、この低抵抗層が電流経路となり易くて、さらにオン抵抗を低減することができる。
請求項4記載の発明によれば、低抵抗層はドレイン領域内においてチャネル領域形成側とは反対側の端部に達する位置まで深く形成されているので、この低抵抗層が優先的に電流経路となって、さらにオン抵抗を低減することができる。
請求項5記載の発明によれば、低抵抗層の形成箇所に対応したチャネル領域形成側とは反対側に深い位置には、ドレイン領域よりも低濃度の埋込層が形成されているので、この埋込層によって耐圧の低下を防止することができる。また、この埋込層は電流経路が広い場所に形成されているため、オン抵抗が上昇する恐れはない。
請求項6の発明によれば、低抵抗層は各セル間を結ぶ最短距離の中間の領域に形成されているので、効率的にオン抵抗を低減することができる。また、低抵抗層を配置する面積を徒に増加させることがないので、耐圧低下を抑制することができる。
請求項7記載の発明によれば、低抵抗層は各セルから一定距離だけ離間した領域の全てに形成されているので、低抵抗層の面積が大きくなり、オン抵抗のさらなる低減化が可能になる。
以下、本発明の実施の形態について、図面を参照して詳しく説明する。
[実施の形態1]
図1は本発明の実施の形態1における縦型のNチャネル型パワーMOSFETの構成を示す縦断面図、図2は図1のA−A線に沿う平面断面図である。
[実施の形態1]
図1は本発明の実施の形態1における縦型のNチャネル型パワーMOSFETの構成を示す縦断面図、図2は図1のA−A線に沿う平面断面図である。
図1および図2において、符号1はNチャネル型のパワーMOSFETの全体を示し、2はN++型の半導体基板、3はN−型のドレイン領域、4はp不純物拡散領域からなるチャネル領域、5はn+不純物拡散領域からなるソース領域、6はソース電極、7はゲート酸化膜、8ゲート電極、9はドレイン端子、10はソース端子、11はゲート端子、15はセルであり、これらの構成は図6に示した従来技術の場合と同様であるから、ここでは詳しい説明は省略する。
この実施の形態1の特徴は、互いに隣接するセル15間で挟まれたドレイン領域3内のπ部3aの上部位置に、このドレイン領域3よりも低い抵抗値をもつ低抵抗層16が形成されていることである。この場合、低抵抗層16は、例えば、イオン注入やエピタキシャル成長などの手法によってN−型のドレイン領域3の濃度よりも高濃度のN+型にすることにより構成される。
特に、この実施の形態1において、この低抵抗層16は、各セル15を構成するチャネル領域4に接触しないように各チャネル領域4から所定距離だけ離間し、かつ、各チャネル領域4よりも深くならない位置に形成されている。しかも、低抵抗層16を平面的に見た場合には、図2に示すように、電流経路が最も細くなる各セル15間を結ぶ最短距離の中間位置の領域に形成されている。
図6に示した従来構成の場合、チップ内に形成されたセル15の数が多いと、電流経路となるπ部抵抗成分Rbが大きくなっているが、この実施の形態1では、そのπ部3aの上部に低抵抗層16を形成しているので、π部抵抗成分Rbが低減し、その結果、Nチャネル型のパワーMOSFET1全体のオン抵抗を低下させることができる。
そして、各セル15間に位置するπ部抵抗成分Rbを低減させることができるために、従来のものよりもさらに多くのセル15を形成することができるので、一層オン抵抗を低下させることが可能となる。さらに、電流経路が最も細くなる各セル15間を結ぶ最短距離の中間位置の領域に低抵抗層16を形成することで、効率的にオン抵抗を低減することができるとともに、低抵抗層16を配置する面積を徒に増加させることがないため、耐圧低下を抑制することが可能になる。
[実施の形態2]
図3は本発明の実施の形態2におけるNチャネル型のパワーMOSFETの構成を示す縦断面図であり、図1および図2に示した実施の形態1と対応する構成部分には同一の符号を付す。
[実施の形態2]
図3は本発明の実施の形態2におけるNチャネル型のパワーMOSFETの構成を示す縦断面図であり、図1および図2に示した実施の形態1と対応する構成部分には同一の符号を付す。
この実施の形態2におけるパワーMOSFET1の特徴は、ドレイン領域3内の低抵抗層16が、チャネル領域4よりも深く、更には、チャネル領域4形成側とは反対側の端部に達する位置まで深く形成されていることである。すなわち、この場合、ドレイン領域3内の低抵抗層16は、半導体基板2に達する位置まで深く形成されている。
このように、低抵抗層16が半導体基板2に達する位置まで深く形成されていると、この低抵抗層16が優先的に電流経路となるので、さらにオン抵抗を低減できるという利点が得られる。その他の構成および作用効果は実施の形態1の場合と同様であるから、ここでは詳しい説明は省略する。
[実施の形態3]
図4は本発明の実施の形態3におけるNチャネル型のパワーMOSFETの構成を示す縦断面図であり、図1および図2に示した実施の形態1と対応する構成部分には同一の符号を付す。
[実施の形態3]
図4は本発明の実施の形態3におけるNチャネル型のパワーMOSFETの構成を示す縦断面図であり、図1および図2に示した実施の形態1と対応する構成部分には同一の符号を付す。
この実施の形態3におけるNチャネル型のパワーMOSFET1の特徴は、低抵抗層の形成箇所よりも深い位置にN−型のドレイン領域3の濃度よりもさらに低濃度(N−)の埋込層17が形成されていることである。
この構成にすれば、この埋込層17が各セル15間の耐圧の低下を抑制することができる。しかも、この埋込層17はドレイン領域3のπ部3aよりも下方の十分に電流経路が広くなっているところに形成されているので、π部抵抗成分Rbを増加させる恐れはなく、むしろこの埋込層17の上方に存在している低抵抗層16によってオン抵抗が上昇するのを防止できる。その他の構成および作用効果は実施の形態1の場合と同様であるから、ここでは詳しい説明は省略する。
なお、上記の実施の形態1〜3では、低抵抗層16は、イオン注入やエピタキシャル成長などの手法によってN−型のドレイン領域3の濃度よりも高濃度のN+型にすることで構成しているが、これに限らず、例えば、アルミニウム、銅、金等の低抵抗値をもつ金属を用いて低抵抗層16を形成することも可能である。このようにすれば、半導体シリコンをベースとして低抵抗層16を形成する場合よりも低い抵抗値をもつようになるので、さらにオン抵抗を低下させることが可能になり、多数のセル15をチップ上に形成することができる。
また、上記の実施の形態1〜3では、図2に示したように、電流経路が最も細くなる各セル15間を結ぶ最短距離の中間位置の領域に低抵抗層16を形成するようにしたが、これに限らず、例えば、図5に示すように、各セル15から所定距離Δだけ離間した領域の全てに低抵抗層16を形成することも可能である。このような構成にした場合には、低抵抗層16が大きく広がっているため、さらにオン抵抗を低減することが可能になる。
1 パワーMOSFET
2 半導体基板
3 ドレイン領域
4 チャネル領域
5 ソース領域
6 ソース電極
7 ゲート酸化膜
8 ゲート電極
9 ドレイン端子
10 ソース端子
11 ゲート端子
15 セル
16 低抵抗層
17 埋込層
2 半導体基板
3 ドレイン領域
4 チャネル領域
5 ソース領域
6 ソース電極
7 ゲート酸化膜
8 ゲート電極
9 ドレイン端子
10 ソース端子
11 ゲート端子
15 セル
16 低抵抗層
17 埋込層
Claims (7)
- 厚み方向に沿ってドレイン領域、チャネル領域、ソース電極が層形成され、チャネル領域の表面にソース領域が設けられて、隣接するチャネル領域表面のソース領域間にはゲート電極が設けられ、これらの領域および電極の重複によって多数のセルが形成されている縦型のMOSFETにおいて、
互いに隣接するセル間で挟まれたドレイン領域内の位置に、このドレイン領域よりも低い抵抗値をもつ低抵抗層が、各セルから離間して形成されていることを特徴とするMOSFET。 - 前記低抵抗層は、ドレイン領域よりも低抵抗値をもつ金属を用いて構成されていることを特徴とする請求項1記載のMOSFET。
- 前記低抵抗層は、チャネル領域よりも深く形成されていることを特徴とする請求項1または請求項2に記載のMOSFET。
- 前記低抵抗層は、ドレイン領域内においてチャネル領域形成側とは反対側の端部に達する位置まで深く形成されていることを特徴とする請求項3に記載のMOSFET。
- 前記低抵抗層の形成箇所に対応したチャネル領域形成側とは反対側に深い位置には、前記ドレイン領域よりも低濃度の埋込層が形成されていることを特徴とする請求項1ないし請求項3のいずれか1項に記載のMOSFET。
- 前記低抵抗層は、各セル間を結ぶ最短距離の中間の領域に形成されていることを特徴とする請求項1ないし請求項5のいずれか1項に記載のMOSFET。
- 前記低抵抗層は、各セルから一定距離だけ離間した領域の全てに形成されていることを特徴とする請求項1ないし請求項5のいずれか1項に記載のMOSFET。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005181019A JP2007005398A (ja) | 2005-06-21 | 2005-06-21 | Mosfet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005181019A JP2007005398A (ja) | 2005-06-21 | 2005-06-21 | Mosfet |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007005398A true JP2007005398A (ja) | 2007-01-11 |
Family
ID=37690749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005181019A Pending JP2007005398A (ja) | 2005-06-21 | 2005-06-21 | Mosfet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007005398A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010021146A1 (ja) * | 2008-08-21 | 2010-02-25 | パナソニック株式会社 | 半導体装置 |
WO2010044226A1 (ja) * | 2008-10-17 | 2010-04-22 | パナソニック株式会社 | 半導体装置およびその製造方法 |
WO2011048804A1 (ja) * | 2009-10-22 | 2011-04-28 | パナソニック株式会社 | 半導体装置およびその製造方法 |
JP2019125621A (ja) * | 2018-01-12 | 2019-07-25 | トヨタ自動車株式会社 | 半導体装置 |
-
2005
- 2005-06-21 JP JP2005181019A patent/JP2007005398A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010021146A1 (ja) * | 2008-08-21 | 2010-02-25 | パナソニック株式会社 | 半導体装置 |
CN102217073A (zh) * | 2008-08-21 | 2011-10-12 | 松下电器产业株式会社 | 半导体装置 |
US8530943B2 (en) | 2008-08-21 | 2013-09-10 | Panasonic Corporation | Semiconductor device |
WO2010044226A1 (ja) * | 2008-10-17 | 2010-04-22 | パナソニック株式会社 | 半導体装置およびその製造方法 |
CN102187463A (zh) * | 2008-10-17 | 2011-09-14 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
WO2011048804A1 (ja) * | 2009-10-22 | 2011-04-28 | パナソニック株式会社 | 半導体装置およびその製造方法 |
JP4938157B2 (ja) * | 2009-10-22 | 2012-05-23 | パナソニック株式会社 | 半導体装置およびその製造方法 |
US8421151B2 (en) | 2009-10-22 | 2013-04-16 | Panasonic Corporation | Semiconductor device and process for production thereof |
JP2019125621A (ja) * | 2018-01-12 | 2019-07-25 | トヨタ自動車株式会社 | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9214526B2 (en) | Semiconductor device | |
JP5492610B2 (ja) | 半導体装置及びその製造方法 | |
JP2004319732A (ja) | 半導体装置 | |
JP2010109221A (ja) | 半導体装置 | |
JP2012064849A (ja) | 半導体装置 | |
CN103548132B (zh) | 半导体器件的制造方法 | |
JP2008192985A (ja) | 半導体装置、及び半導体装置の製造方法 | |
US9954096B2 (en) | Switching device and method of manufacturing the same | |
JP2006261184A (ja) | 半導体装置及びその製造方法 | |
JP2006351652A (ja) | 半導体デバイス | |
JP2006012967A (ja) | 半導体装置 | |
JP4966351B2 (ja) | 半導体装置 | |
JP7343315B2 (ja) | 炭化ケイ素半導体装置 | |
KR20140002676A (ko) | 수직 dmos 전계 효과 트랜지스터 및 이의 제조방법 | |
JP2007005398A (ja) | Mosfet | |
JP2001127285A (ja) | 縦型電界効果トランジスタ | |
JP2009141185A (ja) | 半導体装置及びその製造方法 | |
US10374081B2 (en) | Semiconductor switching element | |
JP2016219495A (ja) | 半導体装置およびその製造方法 | |
JP2009038214A (ja) | 半導体装置 | |
US10269945B2 (en) | Power transistor device | |
CN107958936B (zh) | 半导体器件以及用于制造半导体器件的方法 | |
JP6421337B2 (ja) | 半導体装置 | |
US10367091B2 (en) | Semiconductor switching element | |
JP2005302953A (ja) | 半導体装置 |