JP7109581B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオード等を含むパワーチップの製造工程においては、ウエハ上にマトリクス状に形成された複数のパワーチップがダイシングラインに沿って切断されることにより、パワーチップが個片化される。このダイシング工程の際、パワーチップにチッピングまたはクラックキングが発生することがある。従来は、チッピングやクラックキングの検出のため、ダイシング後に、光学顕微鏡による外観検査が実施されていた。
しかしながら、ウエハ径の拡大等に伴い検査時間が長時間化し、検査工程に費やすことができる時間の制約から、パワーチップの全数検査の実施が困難になってきている。また、チッピングまたはクラックキングが発生しているにも関わらず、光学顕微鏡の解像力の限界から、そのクラックやチッピングを検出できないこともある。
特許文献１には、ダイシング後に生じたクラックを検出することが可能な半導体装置および半導体装置の検査方法が開示されている。半導体装置のチップ領域の外周には、検査用配線が設けられている。その検査方法によれば、検査用配線の抵抗値を測定することにより、ダイシング時に発生するクラックを検出することが可能である。
特開２００５－２７７３３８号公報
チップ表面からチップ裏面に電流を流すパワーチップにおいては、スイッチング動作に関連する電流が流れる領域である有効領域の面積は大きいほうが好ましい。有効領域の面積が大きいほど、通電時の損失が低減するためである。
特許文献１に示されるような検査用配線は、有効領域の周囲に存在する無効領域に設けられる。無効領域とは、パワーチップのスイッチング動作に関連する電流が流れない領域である。検査用配線を有するパワーチップにおいて、無効領域の面積は、検査用配線およびその検査用配線に接続する検査用パッドの面積に応じて増加する。パワーチップの損失の低減ため有効領域の面積が維持された場合、検査用配線の配置による無効領域の面積増加に対応して、チップサイズが大きくなる。
本発明は、以上のような課題を解決するためになされたものであり、チッピングまたはクラック等を検出する検査用配線の面積を狭小化する半導体装置の提供を目的とする。
本発明に係る半導体装置は、表面には、半導体素子を含む有効領域と有効領域の周囲に設けられる無効領域とを含み、裏面には、裏面電極を含む半導体基板と、有効領域の外周を囲むように、半導体基板の表面の無効領域に設けられる検査用配線と、を含む。検査用配線の一端が半導体基板の表面の無効領域に設けられた半導体層であって裏面電極に電気的に接続された半導体層に接触していることにより、検査用配線は裏面電極に電気的に接続され、半導体層は、検査用配線の一端が接触するｎ型半導体層と、ｎ型半導体層より半導体基板の裏面側にあるｐ型半導体層とを含む。
本発明によれば、チッピングまたはクラック等を検出する検査用配線の面積を狭小化する半導体装置の提供が可能である。
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
実施の形態１における半導体装置の構成を示す平面図である。 図１に示されるＡ－Ａ’における半導体装置の構成を示す断面図である。 図１に示されるＢ－Ｂ’における半導体装置の構成を示す断面図である。 実施の形態１における半導体装置の製造方法を示すフローチャートである。 実施の形態１における半導体ウエハの構成を示す図である。 図５に示された領域Ｃが拡大された図である。 検査用配線と裏面電極との間に電圧が印加された状態を示す図である。 検査用配線の一端から検査用パッドに流れる電流経路を示す図である。 実施の形態１の変形例における半導体装置の構成を示す断面図である。 実施の形態２における半導体装置の構成を示す平面図である。 図１０に示されるＤ－Ｄ’における半導体装置の構成を示す断面図である。 図１０に示されるＥ－Ｅ’における半導体装置の構成を示す断面図である。 実施の形態３における半導体装置の構成を示す断面図である。 実施の形態３における半導体装置の構成を示す断面図である。 実施の形態４における半導体装置の構成を示す平面図である。 図１５に示されるＦ－Ｆ’における半導体装置の構成を示す断面図である。
＜実施の形態１＞
図１は、実施の形態１における半導体装置の構成を示す平面図である。図２は、図１に示されるＡ－Ａ’における半導体装置の構成を示す断面図である。図３は、図１に示されるＢ－Ｂ’における半導体装置の構成を示す断面図である。半導体装置は、半導体基板１０と検査用配線４０とで構成される。
半導体基板１０は、有効領域２０と無効領域３０とを含む。無効領域３０は、有効領域２０の周囲に設けられる。半導体基板１０は、表面の有効領域２０に半導体素子（図示せず）を含む。さらに、半導体基板１０の表面の有効領域２０には、半導体素子を駆動させるためのメイン配線１５および信号パッド部１６が設けられている。メイン配線１５および信号パッド部１６は、有効領域２０における半導体素子に電気的に接続されている。
半導体素子は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を含む。半導体基板１０は、ＳｉまたはＳｉＣを含む。実施の形態１において、半導体装置は、パワーチップであり、後述する裏面電極と表面電極との間に流れる電流をスイッチングする。ここでは、表面電極はメイン配線１５に対応する。上述した有効領域２０とは、半導体素子のスイッチング動作に応じて、半導体基板１０の表面から裏面に電流が流れる領域に対応する。
半導体基板１０は、図２に示されるように、裏面にｐ型半導体層１２と、そのｐ型半導体層１２上に設けられる裏面電極１１とを含む。裏面電極１１は、例えば、ＡｌＳｉ、Ｔｉ、Ｎｉ、Ａｕ等が積層された構造を有する。例えば、半導体素子がＩＧＢＴであってメイン配線１５がエミッタ電極に接続される場合、裏面電極１１はコレクタ電極である。例えば、半導体素子がＭＯＳＦＥＴであってメイン配線１５がソース電極に接続される場合、裏面電極１１はドレイン電極である。
また、半導体基板１０は、表面の無効領域３０にｎ型半導体層１３を含む。ｎ型半導体層１３は、ｐ型半導体層１２を介して裏面電極１１に電気的に接続されている。実施の形態１において、ｎ型半導体層１３は、有効領域２０の外周に設けられるチャネルストッパ１８から延在する層である。また、ｎ型半導体層１３およびチャネルストッパ１８上には、絶縁層１４が積層されている。絶縁層１４は、例えば酸化膜である。有効領域２０における絶縁層１４の開口において、メイン配線１５とチャネルストッパ１８とが接触している。
検査用配線４０は、図１に示されるように、有効領域２０の外周を囲むように、半導体基板１０の表面の無効領域３０に設けられている。検査用配線４０は、有効領域２０の外周と半導体基板１０の外縁部１０Ａとの間に設けられる。外縁部１０Ａは、後述する無効領域３０に定められるダイシングラインに対応する。そのため、検査用配線４０はチャネルストッパ１８とダイシングラインとの間に配置されているとも言える。
検査用配線４０の一端４１は、図２に示されるように、無効領域における絶縁層１４の開口において、ｎ型半導体層１３に接触している。検査用配線４０は、その一端４１とｎ型半導体層１３を介して裏面電極１１に電気的に接続されている。また、一端４１以外の検査用配線４０は、図３に示されるように、絶縁層１４によって、ｎ型半導体層１３とは絶縁されている。
また、検査用配線４０は、図１に示されるように、他端に検査用パッド４２を含む。検査用パッド４２の幅は、一端４１から他端に延在する配線本体の幅よりも広い。検査用配線４０は、例えば、アルミニウムを含む。
図４は、実施の形態１における半導体装置の製造方法を示すフローチャートである。
ステップＳ１にて、表面に複数のチップを含み、裏面に裏面電極１１を含む半導体ウエハを準備する。図５は、実施の形態１における半導体ウエハ１００の構成を示す図である。複数のチップ１は、半導体ウエハ１００の表面にマトリクス状に配置されている。図６は、図５に示された領域Ｃが拡大された図である。複数のチップ１の各々は、半導体素子を含む有効領域２０と、有効領域２０の周囲に設けられる無効領域３０とを含む。また、図示は省略するが、半導体ウエハ１００は、裏面に裏面電極１１を含む。半導体ウエハ１００の構成は、上述した半導体基板１０の構成と同様であり、後述する工程において、複数のチップ１が個片化された状態における半導体ウエハ１００が、上述した半導体基板１０に対応する。
ステップＳ２にて、有効領域２０の外周を囲むように検査用配線４０を形成する（図６参照）。検査用配線４０は、一端４１が半導体ウエハ１００の表面の無効領域３０に設けられたｎ型半導体層１３に接触するよう形成される。
ステップＳ３にて、半導体ウエハ１００を切断し、複数のチップ１を個片化する。この際、半導体ウエハ１００は、ダイシングライン６０に沿って切断される。ダイシングライン６０は、互いに隣り合う複数のチップ１の間の無効領域３０であって有効領域２０に対し検査用配線４０の外側に位置する無効領域３０に定められている。複数のチップ１が個片化された後のダイシングライン６０は、図１における半導体基板１０の外縁部１０Ａに対応する。すなわち、個片化された複数のチップ１の各々が、１つの半導体装置に対応する。
ステップＳ４にて、検査用配線４０と裏面電極１１との間の電気的接続状態を検査する。複数のチップ１の各々における検査用配線４０と裏面電極１１との間に、ＤＣ電源５０によって電圧が印加される。図７は、検査用配線４０と裏面電極１１との間に電圧が印加された状態を示す図である。チッピングおよびクラックによって検査用配線４０が断線していない場合、裏面電極１１から検査用配線４０の一端４１を介して検査用パッド４２に電流が流れる。図８は、検査用配線４０の一端４１から検査用パッド４２に流れる電流経路５１を示す図である。検査配線にチッピングまたはクラックが発生した場合、電流値が変動する。そのため、電流経路５１における電流値を測定することにより、検査用配線４０と裏面電極１１との間の電気的接続状態の検査を検査することができる。
以上をまとめると、実施の形態１における半導体装置は、半導体基板１０と検査用配線４０とを含む。半導体基板１０は、表面には、半導体素子を含む有効領域２０と有効領域２０の周囲に設けられる無効領域３０とを含み、裏面には、裏面電極１１を含む。検査用配線４０は、有効領域２０の外周を囲むように、半導体基板１０の表面の無効領域３０に設けられる。検査用配線４０の一端４１が半導体基板１０の表面の無効領域３０に設けられた半導体層であって裏面電極１１に電気的に接続された半導体層に接触していることにより、検査用配線４０は裏面電極１１に電気的に接続されている。実施の形態１において半導体層は、ｎ型半導体層１３である。
このような半導体装置は、裏面電極１１から検査用配線４０に流れる電流を測定することにより、チッピングまたはクラック等を検出することを可能にする。半導体装置は、検査用配線４０に電圧を印加するための複数の検査用パッドを必要としないため、検査用配線４０の面積の狭小化を可能とする。ゆえに、有効領域２０の面積は維持しながら、無効領域３０の面積を狭小化するこができる。そのため、半導体装置は、通電時の損失を低減しながら、チップサイズの減少による低コスト化を実現する。また、半導体装置は、従来の耐圧測定では検出できないダイシングライン上のチッピングまたはクラックを検出可能にする。また、半導体基板がＳｉＣ等のワイドバンドギャップ半導体を含む場合、その高い硬度に起因してチッピングまたはクラックが生じやすい。実施の形態１に示された半導体装置は、ワイドバンドギャップ半導体のチッピングまたはクラックの検出に適している。
また、実施の形態１における半導体装置の検査用配線４０は、他端に検査用パッド４２を含む。検査用パッド４２の幅は、一端４１から他端に延在する配線本体の幅よりも広い。
このような半導体装置は、表面に複数の検査用パッドを必要としないため、検査用配線４０の面積の狭小化を可能とする。検査用配線４０の一端４１と裏面電極１１との間に電圧を印加するのではなく、検査用配線の一端と他端との間に電圧を印加する場合、半導体装置の表面に複数の検査用パッドが必要となる。しかし、実施の形態１においては、検査用配線４０の一端４１と裏面電極１１との間に電圧を印加するため、半導体装置の表面には、少なくとも１つの検査用パッドが配置されていればよい。
また、実施の形態１における半導体装置の検査用配線４０は、アルミニウムを含む。
このような半導体装置は、半導体装置が有する他のアルミニウム配線またはアルミニウム電極層と同じ製造工程で検査用配線４０を形成することを可能にする。
また、実施の形態１における半導体装置の半導体素子は、裏面電極１１と、半導体基板１０の表面における有効領域２０に設けられる表面電極との間に流れる電流を制御するＩＧＢＴ、ＭＯＳＦＥＴまたはダイオードを含む。実施の形態１において表面電極はメイン配線１５である。
このような半導体装置は、半導体素子の裏面電極１１を、検査用配線４０に電圧を印加するための電極に流用することを可能にする。
また、実施の形態１における半導体装置の製造方法は、表面には、各々が半導体素子を含む有効領域２０と有効領域２０の周囲に設けられる無効領域３０とを含み、かつマトリクス状に配置される複数のチップ１を含み、裏面には裏面電極１１を含む半導体ウエハ１００を準備し、半導体ウエハ１００の表面の無効領域３０に設けられた半導体層であって裏面電極１１に電気的に接続された半導体層（ｎ型半導体層１３）に一端４１が接触するように、かつ、有効領域２０の外周を囲むように、半導体ウエハ１００の表面の無効領域３０に検査用配線４０を形成し、互いに隣り合う複数のチップ１の間の無効領域３０であって有効領域２０に対し検査用配線４０の外側における無効領域３０に定められるダイシングライン６０に沿って、半導体ウエハ１００を切断して、複数のチップ１を個片化し、複数のチップ１の各々における検査用配線４０と裏面電極１１との間に電圧を印加して、検査用配線４０と裏面電極１１との間に流れる電流を検出することにより、検査用配線４０と裏面電極１１との間の電気的接続状態を検査する。
このような半導体装置の製造方法は、半導体装置の裏面電極１１から検査用配線４０に流れる電流を測定することによりチッピングまたはクラック等を検出することを可能にする。また、半導体装置の製造方法によれば、半導体装置は、検査用配線４０に電圧を印加するための複数の検査用パッドを必要しないため、検査用配線４０の面積の狭小化を可能とする。有効領域２０の面積は維持しながら、無効領域３０の面積を狭小化することができる。そのため、半導体装置は、通電時の損失を低減しながら、チップサイズの減少による低コスト化を実現する。
また、半導体装置の製造方法に、半導体素子の検査のために半導体装置のメイン配線１５と裏面電極１１とに電流を流す検査工程が含まれる場合、実施の形態１の製造方法は、その検査工程と同時または連続して行うことができる。その際、検査装置（図示せず）は、半導体装置の表面の検査用配線４０に電圧を印加するための１本のプローブピンを新たに備えるだけで、実施の形態１に示された検査を実施することができる。半導体装置の製造方法は、従来の耐圧測定では検出できないダイシングライン上のチッピングまたはクラックを検出可能にする。
また、実施の形態１における半導体装置の製造方法において、検査用配線４０は、他端に検査用パッド４２を含む。検査用パッド４２の幅は、一端４１から他端に延在する配線本体の幅よりも広い。検査用パッド４２と裏面電極１１との間に電圧を印加することにより、検査用配線４０と裏面電極１１との間の電気的接続状態を検査する。
このような半導体装置の製造方法は、検査用配線４０の面積が狭小化された半導体装置の製造を可能とする。検査用配線４０の一端４１と裏面電極１１との間に電圧を印加するのではなく、検査用配線の一端と他端との間に電圧を印加する場合、半導体装置の表面に複数の検査用パッドが必要となる。しかし、実施の形態１においては、検査用配線４０の一端４１と裏面電極１１との間に電圧を印加するため、半導体装置の表面には、少なくとも１つの検査用パッドが配置されていればよい。
また、実施の形態１における半導体装置の製造方法において、検査用配線４０は、有効領域２０の外周とダイシングライン６０との間に形成される。
このような半導体装置の製造方法は、半導体基板１０の外周におけるチッピングまたはクラック等の発生を検出することができる。
また、実施の形態１における半導体装置の製造方法において、検査用配線４０は、アルミニウムを含む。
このような半導体装置の製造方法は、半導体装置が有する他のアルミニウム配線またはアルミニウム電極層（いずれも図示せず）と同じ製造工程で検査用配線４０を形成することを可能にする。
また、実施の形態１における半導体装置の製造方法において、半導体素子は、裏面電極１１と、半導体ウエハ１００の表面における有効領域２０に設けられる表面電極（メイン配線１５）との間に流れる電流を制御するＩＧＢＴ、ＭＯＳＦＥＴまたはダイオードを含む。
このような半導体装置の製造方法は、半導体素子の裏面電極１１を、検査用配線４０に電圧を印加するための電極に流用して、チッピングまたはクラックの検査を行うことを可能にする。
（実施の形態１の変形例）
実施の形態１の変形例における半導体装置において、検査用配線以外の構成は、実施の形態１の構成と同様である。図９は、実施の形態１の変形例における半導体装置の構成を示す断面図である。図９は、図１に示されたＢ－Ｂ’における半導体装置の断面に対応する。
実施の形態１の変形例において、検査用配線４０Ａの厚さは、メイン配線１５の厚さよりも薄い。このような半導体装置は、チッピングまたはクラックの検出感度を向上させる。
また、検査用配線４０Ａは、例えば、ポリシリコンを含む。ポリシリコン製の検査用配線４０Ａは、例えば実施の形態１において示されたアルミニウム製の検査用配線４０よりも薄い検査用配線の形成を容易にする。その結果、チッピングまたはクラックの検出感度が向上する。
＜実施の形態２＞
実施の形態２における半導体装置および半導体装置の製造方法を説明する。なお、実施の形態１と同様の構成および動作については説明を省略する。
図１０は、実施の形態２における半導体装置の構成を示す平面図である。図１１は、図１０に示されるＤ－Ｄ’における半導体装置の構成を示す断面図である。図１２は、図１０に示されるＥ－Ｅ’における半導体装置の構成を示す断面図である。
実施の形態２における半導体装置は、検査用パッド４２を除いて検査用配線４０を覆っている保護膜１７をさらに含む。保護膜１７は、図４に示されるステップＳ２とＳ３との間において形成される。
保護膜１７は、検査用配線４０にキズまたは異物が付着することを防ぐ。そのため、半導体装置は、ダイシングによって生じるチッピングまたはクラックを精度よく検出することを可能にする。
＜実施の形態３＞
実施の形態３における半導体装置および半導体装置の製造方法を説明する。なお、実施の形態１または２と同様の構成および動作については説明を省略する。実施の形態３における半導体装置は、検査用配線４０の一端４１と接触しているｎ型半導体層の構成が、実施の形態１における半導体装置とは異なる。
図１３および図１４は、実施の形態３における半導体装置の構成を示す断面図である。図１３は、図１に示されるＡ－Ａ’における半導体装置の断面に対応する図である。図１４は、図１に示されるＢ－Ｂ’における半導体装置の断面に対応する図である。
実施の形態３における半導体装置において、検査用配線４０の一端４１と接触しているｎ型半導体層１３Ａは、有効領域２０の外周に設けられるチャネルストッパ１８Ａとは分離されている。そのｎ型半導体層１３Ａは、チャネルストッパ１８Ａよりも半導体基板１０の外縁部１０Ａの近くに設けられる。このようなチャネルストッパ１８Ａおよびｎ型半導体層１３Ａを含む半導体ウエハ１００は、図４に示されるステップＳ１で準備される。
検査用配線４０は、チャネルストッパ１８Ａと半導体基板１０の外縁部１０Ａとの間に設けられる。外縁部１０Ａは、無効領域３０に定められるダイシングライン６０に対応する。このような検査用配線４０は、図４に示されるステップＳ２で形成される。
以上のような構成を有する半導体装置は、半導体基板１０の外周におけるチッピングまたはクラック等の発生を検出することができる。実施の形態２における半導体装置において、検査用配線４０の一端４１と接触しているｎ型半導体層１３が、有効領域２０の外周に設けられるチャネルストッパ１８と分離されていてもよい。同様の効果を奏する。
＜実施の形態４＞
実施の形態４における半導体装置および半導体装置の製造方法を説明する。なお、実施の形態１から３のいずれかと同様の構成および動作については説明を省略する。
図１５は、実施の形態４における半導体装置の構成を示す平面図である。図１６は、図１５に示されるＦ－Ｆ’における半導体装置の構成を示す断面図である。また、図１５および図１６は、裏面電極１１から検査用配線４０の一端４１を介して検査用パッド４２に流れる電流経路５１も示している。
実施の形態４において、半導体装置が含む半導体素子は、ダイオードである。半導体基板１０は、裏面にｎ型半導体層１９を含み、裏面電極１１は、そのｎ型半導体層１９上に設けられている。
図４に示されるステップＳ４にて、検査用配線４０と裏面電極１１との間にＤＣ電源５０によって電圧が印加され、裏面電極１１から検査用配線４０の一端４１を介して検査用パッド４２に電流が流れる。この電流を検出することにより、検査用配線４０と裏面電極１１との間の電気的接続状態の検査を検査することができる。他の実施の形態に示されたＩＧＢＴまたはＭＯＳＦＥＴと同様に、ダイオードを含む半導体装置においても、チッピングまたはクラックを検出することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
本発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ チップ、１０ 半導体基板、１０Ａ 外縁部、１１ 裏面電極、１３ ｎ型半導体、１５ メイン配線、１６ 信号パッド部、１７ 保護膜、１８ チャネルストッパ、１９ ｎ型半導体層、２０ 有効領域、３０ 無効領域、４０ 検査用配線、４１ 一端、４２ 検査用パッド、６０ ダイシングライン、１００ 半導体ウエハ。

Claims (16)

  1. 表面には、半導体素子を含む有効領域と前記有効領域の周囲に設けられる無効領域とを含み、裏面には、裏面電極を含む半導体基板と、
    前記有効領域の外周を囲むように、前記半導体基板の前記表面の前記無効領域に設けられる検査用配線と、を備え、
    前記検査用配線の一端が前記半導体基板の前記表面の前記無効領域に設けられた半導体層であって前記裏面電極に電気的に接続された前記半導体層に接触していることにより、前記検査用配線は前記裏面電極に電気的に接続され、
    前記半導体層は、前記検査用配線の一端が接触するｎ型半導体層と、前記ｎ型半導体層より前記半導体基板の前記裏面側にあるｐ型半導体層とを含む、
    半導体装置。
  2. 前記検査用配線は、他端に検査用パッドを含み、
    前記検査用パッドの幅は、前記一端から前記他端に延在する配線本体の幅よりも広い、請求項１に記載の半導体装置。
  3. 前記検査用配線は、前記有効領域の前記外周に設けられるチャネルストッパと前記半導体基板の外縁部との間に設けられ、
    前記外縁部は、前記無効領域に定められるダイシングラインに対応する、請求項１または請求項２に記載の半導体装置。
  4. 前記検査用配線の厚さは、前記有効領域における前記半導体素子に接続されている配線の厚さよりも薄い、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記検査用配線は、アルミニウムを含む、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記検査用配線は、ポリシリコンを含む、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記検査用パッドを除いて前記検査用配線を覆っている保護膜をさらに備える、請求項２に記載の半導体装置。
  8. 前記半導体素子は、前記裏面電極と、前記半導体基板の前記表面における前記有効領域に設けられる表面電極との間に流れる電流を制御するＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）またはダイオードを含む、請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 表面には、各々が半導体素子を含む有効領域と前記有効領域の周囲に設けられる無効領域とを含みかつマトリクス状に配置される複数のチップを含み、裏面には裏面電極を含む半導体ウエハを準備し、
    前記半導体ウエハの前記表面の前記無効領域に設けられた半導体層であって前記裏面電極に電気的に接続された前記半導体層に一端が接触するように、かつ、前記有効領域の外周を囲むように、前記半導体ウエハの前記表面の前記無効領域に検査用配線を、形成し、
    互いに隣り合う前記複数のチップの間の前記無効領域であって前記有効領域に対し前記検査用配線の外側における前記無効領域に定められるダイシングラインに沿って、前記半導体ウエハを切断して、前記複数のチップを個片化し、
    前記複数のチップの各々における前記検査用配線と前記裏面電極との間に電圧を印加して、前記検査用配線と前記裏面電極との間に流れる電流を検出することにより、前記検査用配線と前記裏面電極との間の電気的接続状態を検査し、
    前記半導体層は、前記検査用配線の一端が接触するｎ型半導体層と、前記ｎ型半導体層より前記半導体ウエハの前記裏面側にあるｐ型半導体層とを含む、
    半導体装置の製造方法。
  10. 前記検査用配線は、他端に検査用パッドを含み、
    前記検査用パッドの幅は、前記一端から前記他端に延在する配線本体の幅よりも広く、
    前記検査用パッドと前記裏面電極との間に前記電圧を印加することにより、前記検査用配線と前記裏面電極との間の前記電気的接続状態を検査する、請求項９に記載の半導体装置の製造方法。
  11. 前記検査用配線は、前記有効領域の前記外周に設けられるチャネルストッパと前記ダイシングラインとの間に形成される、請求項９または請求項１０に記載の半導体装置の製造方法。
  12. 前記検査用配線の厚さは、前記有効領域における前記半導体素子に接続されている配線の厚さよりも薄い、請求項９から請求項１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記検査用配線は、アルミニウムを含む、請求項９から請求項１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記検査用配線は、ポリシリコンを含む、請求項９から請求項１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記検査用パッドを除いて前記検査用配線を覆う保護膜をさらに形成する、請求項１０に記載の半導体装置の製造方法。
  16. 前記半導体素子は、前記裏面電極と、前記半導体ウエハの前記表面における前記有効領域に設けられる表面電極との間に流れる電流を制御するＩＧＢＴ、ＭＯＳＦＥＴまたはダイオードを含む、請求項９から請求項１５のいずれか一項に記載の半導体装置の製造方法。
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