JP2010092924A - 半導体装置及び半導体装置検査方法 - Google Patents

半導体装置及び半導体装置検査方法 Download PDF

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Abstract

【課題】半導体チップの外周部からの割れや、欠け等の検査のみならず、半導体チップの裏面電極とパッケージ底面端子との結合の不完全も検査可能な半導体装置を提供する。
【解決手段】半導体チップ２がモールドされたパッケージで形成され、パッケージ底面端子３０とパッケージ端子とを備え、半導体チップ２の表面に、欠陥検出導電体３と、該欠陥検出導電体３の一端に接続された始点ボンディングパッド１１、及び、他端に接続された終点ボンディングパッド１２とを形成して、該半導体装置１のパッケージ端子の一つである検査用端子３１と、パッケージ底面端子３０との間に、検査用端子３１からスタートして、始点ボンディングパッド１１、欠陥検出導電体３、終点ボンディングパッド１２、貫通導電体４、及び、裏面電極６が、直列に接続されて、パッケージ底面端子３０に至る直列回路が形成されるようにして、半導体装置１を形成する。
【選択図】図５

Description

本発明は、半導体チップがモールドされたパッケージで形成されている半導体装置、及び、該半導体装置の良否を判定する半導体装置検査方法に関する。
半導体装置は、半導体チップがモールドされたパッケージで形成されているが、近年、この半導体装置に用いられている半導体チップは、半導体チップ内の半導体集積回路の大型化に伴い、素子端部と回路パターンとの間隔が小さくなっているために、半導体チップの割れや欠け等が、特に大きな問題となっている。
この半導体装置における半導体チップの割れや欠け等の検査は、従来は、例えば、ダイシングやワイヤボンディング等の工程毎に、外観検査によって、不良半導体チップのスクリーニングを行っていた。
ところが、半導体チップの外観検査は、顕微鏡を使用した人による目視検査であるので、半導体チップの樹脂モールド後の不良半導体チップの検出は、不可能である。そのため、顕微鏡を使用した人による目視検査では見つけることができないような欠陥を、見つけることができるような方法、或いは、そのような方法を用いることが可能な構造の半導体装置が、模索されている。
そのような方法による検査が可能な構造の半導体装置として、例えば、半導体チップの表面に、該半導体チップの欠陥の有無を検査するのに用いられる帯状の欠陥検出導電体を形成した半導体チップを用いた半導体装置が提案されている（例えば、特許文献１参照）。
特許文献１に記載の半導体装置では、半導体チップの表面に形成された帯状の欠陥検出導電体の両端の抵抗値を測定することにより、半導体チップの外周部からの割れや、欠け等を検査することが可能である。
特開平６−３４７５０９号公報
ところで、最近、半導体装置を実装するプリント基板等の高密度実装化が進んでおり、このため、半導体装置の小型化や、実装に要するスペースの縮小化が要請されている。このような要請に対処するために、半導体装置に対しても、上記のような要請に応じることが可能な構造の半導体装置が求められている。その結果、例えば、次のような構造の半導体装置が、開発され、使用されている。
即ち、半導体チップをモールドして形成されるパッケージでなる半導体装置であって、このパッケージの底面の中央に配置されたパッケージ底面端子と、このパッケージの底面の周囲に配置されたパッケージ端子とを備えた構造の半導体装置である。
このような半導体装置では、半導体チップの裏面に裏面電極が形成されており、この裏面電極が上記のパッケージ底面端子に、導電性の接着剤等で結合されている構造が採用されている。
このような構造の半導体装置では、半導体チップの裏面電極と、半導体装置のパッケージ底面端子との電気的な結合が完全でない半導体装置は、不良品であり、このような、半導体チップの裏面電極と、パッケージ底面端子との電気的な結合が完全でない半導体装置を、良品と区別するために、検出する必要がある。
しかしながら、上述した特許文献１に記載のような半導体装置では、半導体チップの外周部からの割れや、欠け等を検査することは可能であるにしても、半導体チップの裏面電極と、半導体装置のパッケージ底面端子とが結合されているような構造の半導体装置に対しては、半導体チップの裏面電極と、パッケージ底面端子との結合が不完全な半導体装置を検出することができないという問題があった。
そこで、この発明は、上記のような問題を解決するためになされたものであって、半導体チップの裏面電極と、半導体装置のパッケージ底面端子とが結合されている構造の半導体装置に対して、半導体チップの外周部からの割れや、欠け等を検査することができるのみならず、半導体チップの裏面電極と、パッケージ底面端子との結合が不完全であることも検査することが可能な構造の半導体装置、及び、このような半導体装置の検査方法を提供しようとするものである。
最初に、本発明の半導体装置について説明する。本発明の半導体装置は、半導体チップがモールドされたパッケージで形成されており、該パッケージの底面に配置されたパッケージ底面端子と、該パッケージの周囲に配置されたパッケージ端子とを備えている半導体装置である。
上記の半導体装置では、半導体チップの表面に、該半導体チップの欠陥の有無を検査するのに用いられる帯状の欠陥検出導電体と、該欠陥検出導電体の両端の一方に接続された始点ボンディングパッド、及び、両端の他方に接続された終点ボンディングパッドとが形成されている。
又、始点ボンディングパッドとパッケージ端子の１つである検査用端子とが、ボンディングワイヤで接続されている。又、半導体チップの裏面に、裏面電極が形成されており、該裏面電極がパッケージ底面端子に導電性の接着剤等で結合されている。
上記の半導体装置は、半導体チップの終点ボンディングパッドと、半導体装置の裏面電極とが、半導体チップを貫通する貫通導電体で、相互に接続されていることを特徴としている。
そのため、上記の半導体装置では、該半導体装置の検査用端子と、パッケージ底面端子との間に、検査用端子からスタートして、始点ボンディングパッド、欠陥検出導電体、終点ボンディングパッド、貫通導電体、及び、裏面電極が、直列に接続されてパッケージ底面端子に至る直列回路が形成されている。又、この直列回路には、上記の説明からわかるように、裏面電極とパッケージ底面端子とが、導電性の接着剤等で結合されている結合部分が含まれている。
そこで、この直列回路は、全てが正常に形成されていると、この直列回路全体は、電気抵抗が小さい導電性回路となる。そのため、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値は、上記の直列回路が全て正常に形成されている限り、小さい値を示す。
しかし、上記の半導体装置の半導体チップに、この半導体チップの外周部からの割れや、欠け等が発生していると、上記の直列回路を構成する一部である帯状の欠陥検出導電体にクラック等が生じて、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値が、大きくなる。
又、上記の半導体装置の半導体チップにおける裏面電極とパッケージ底面端子との結合部分の結合が完全でないと、この結合部分の抵抗値が大きくなり、この場合も、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値が、大きくなる。
従って、上記の半導体装置に対しては、後述するように、該半導体装置の検査用端子とパッケージ底面端子との間の抵抗値を測定することにより、半導体装置の良否を判定することができる。
即ち、上記の抵抗値が小さい場合は、半導体チップの外周部からの割れや、欠け等は生じておらず、又、半導体チップにおける裏面電極とパッケージ底面端子との結合部分の結合も完全であり、上記の半導体装置は、良品であることがわかる。
これに対して、上記の抵抗値が大きい場合は、半導体チップの外周部からの割れや、欠け等が生じているか、或いは、半導体チップにおける裏面電極とパッケージ底面端子との結合部分の結合が不完全であるかのいずれか、或いは、双方が生じており、上記の半導体装置は、不良品であることがわかる。
上記の半導体装置において、欠陥検出導電体は、半導体チップの周辺に沿って形成するのが好適である。このようにすることにより、本来、半導体チップに必要な半導体デバイスを形成するエリアであるアクティブエリアを、最大限広く確保することができる。
次に、本発明の半導体装置検査方法について説明する。本発明の半導体装置検査方法は、上述した半導体装置に対する検査方法である。この検査方法では、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値を測定することにより、半導体装置の良否を判定することを特徴としている。
即ち、上述したように、上記の半導体装置では、該半導体装置の検査用端子と、パッケージ底面端子との間に、検査用端子からスタートして、始点ボンディングパッド、欠陥検出導電体、終点ボンディングパッド、貫通導電体、及び、裏面電極が、直列に接続されてパッケージ底面端子に至る直列回路が形成されている。そして、この直列回路には、裏面電極とパッケージ底面端子とが、導電性の接着剤等で結合されている結合部分が含まれている。
そこで、この直列回路は、全てが正常に形成されていると、この直列回路全体は、電気抵抗が小さい導電性回路となる。そのため、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値は、上記の直列回路が全て正常に形成されている限り、小さい値を示す。
しかし、上記の半導体装置の半導体チップに、半導体チップの外周部からの割れや、欠け等が発生していると、上記の直列回路を構成する一部である帯状の欠陥検出導電体にクラック等が生じて、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値が、大きくなる。
又、上記の半導体装置の半導体チップにおける裏面電極とパッケージ底面端子との結合部分の結合が完全でないと、この結合部分の抵抗値が大きくなり、この場合も、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値が、大きくなる。
そこで、上記の抵抗値が小さい場合は、半導体チップの外周部からの割れや、欠け等は生じておらず、又、半導体チップにおける裏面電極とパッケージ底面端子との結合部分の結合も完全であり、上記の半導体装置は、良品であることがわかる。
これに対して、上記の抵抗値が大きい場合は、半導体チップの外周部からの割れや、欠け等が生じているか、或いは、半導体チップにおける裏面電極とパッケージ底面端子との結合部分の結合が不完全であるかのいずれか、或いは、双方が生じており、上記の半導体装置は、不良品であることがわかる。
従って、上記の半導体装置に対して、該半導体装置の検査用端子とパッケージ底面端子との間の抵抗値を測定することにより、半導体装置の良否を判定することができる。
上記の半導体装置検査方法では、具体的には、半導体装置の検査用端子とパッケージ底面端子との間の抵抗値が、所定の範囲内の値であると、良と判定する。この所定の範囲内の値は、上記の半導体装置の量産品に対して求められた上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値の量的な統計処理結果により、求めることができる。
本発明によれば、半導体装置の検査用端子と、パッケージ底面端子との間に、検査用端子からスタートして、始点ボンディングパッド、欠陥検出導電体、終点ボンディングパッド、貫通導電体、及び、裏面電極が、直列に接続されてパッケージ底面端子に至る直列回路が形成されている。そして、この直列回路には、裏面電極とパッケージ底面端子とが、導電性の接着剤等で結合されている結合部分が含まれている。
そこで、この直列回路は、全てが正常に形成されていると、この直列回路全体は、電気抵抗が小さい導電性回路となる。そのため、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値は、上記の直列回路が全て正常に形成されている限り、小さい値を示す。
しかし、上記の半導体装置の半導体チップに、半導体チップの外周部からの割れや、欠け等が発生していると、上記の直列回路を構成する一部である帯状の欠陥検出導電体にクラック等が生じて、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値が、大きくなる。
又、上記の半導体装置の半導体チップにおける裏面電極とパッケージ底面端子との結合部分の結合が完全でないと、この結合部分の抵抗値が大きくなり、この場合も、上記の半導体装置の検査用端子とパッケージ底面端子との間の抵抗値が、大きくなる。
そこで、上記の抵抗値が小さい場合は、半導体チップの外周部からの割れや、欠け等は生じておらず、又、半導体チップにおける裏面電極とパッケージ底面端子との結合部分の結合も完全であり、上記の半導体装置は、良品であることがわかる。
これに対して、上記の抵抗値が大きい場合は、半導体チップの外周部からの割れや、欠け等が生じているか、或いは、半導体チップにおける裏面電極とパッケージ底面端子との結合部分の結合が不完全であるかのいずれか、或いは、双方が生じており、上記の半導体装置は、不良品であることがわかる。
従って、上記の半導体装置に対して、該半導体装置の検査用端子とパッケージ底面端子との間の抵抗値を測定することにより、半導体装置の良否を判定することができる。
次に、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。本実施の形態における半導体装置は、半導体チップがモールドされたパッケージで形成されており、該パッケージの底面の中央に配置されたパッケージ底面端子と、該パッケージの周囲に配置されたパッケージ端子とを備えている半導体装置である。
図１は、本実施の形態における半導体装置１の半導体チップの平面図、図２は、図１のＸ―Ｘ断面図、図３は、本実施の形態における半導体装置に使用されるリードフレームの断片平面図、図４は、本実施の形態における半導体装置１の平面図、図５は、図４のＹ―Ｙ断面図、そして、図６は、半導体装置１の底面図である。
図１、図２において、上記の半導体装置１の半導体チップ２は、方形状をしており、この方形状の半導体チップ２の表面には、周辺に沿って、欠陥検出導電体３が形成されている。この欠陥検出導電体３は、Ａｌ、ＴａＮ、ＮｉＣｒ等の金属、或いは、ｎ型ＧａＡｓ層、ｐ型ＧａＡｓ層等の半導体層によって形成されている。
又、半導体チップ２の表面には、ボンディングパッド１１、及び、ボンディングパッド１２が形成されており、ボンディングパッド１１（前述の始点ボンディングパッドに相当）には、欠陥検出導電体３の両端の一方が接続され、ボンディングパッド１２（前述の終点ボンディングパッドに相当）には、欠陥検出導電体３の両端の他方が接続されている。
又、欠陥検出導電体３の内側は、アクティブエリア５であり（図１に示す点線の内側のエリア）、このアクティブエリア５には、多数の半導体デバイスが形成され、その周囲には、ボンディングパッド１３〜ボンディングパッド２２が形成されている。
このように、欠陥検出導電体３が、半導体チップ２の周辺に沿って形成されているので、本来、半導体チップ２に必要な半導体デバイスを形成するエリアであるアクティブエリアを、最大限広く確保することができる。
上記のボンディングパッド１１、及び、ボンディングパッド１２は、Ｔｉ、Ｐｔ、及び、Ａｕがこの順に、層を成して形成されている。これらのＴｉ層、Ｐｔ層、及び、Ａｕ層は、それぞれ、略、０．１μｍ、０．１μｍ、及び１．０μｍである。
又、ボンディングパッド１２の下には、半導体チップ２を上下に貫通して形成された導電体でなる、貫通導電体４が形成されている。この貫通導電体４は、Ａｕメッキ（メッキ厚み：５μm）で形成されている。
又、半導体チップ２の裏面には、裏面電極６が形成されている。この裏面電極６は、半導体チップ２に形成される半導体デバイスのグランドとして用いられ、Ｔｉ層とＡｕ層とで形成されており、それぞれの層の厚さは、０．１μｍ、及び、５μｍである。又、この裏面電極６は、上記の貫通導電体４と接続されているので、この裏面電極６は、貫通導電体４を介して、ボンディングパッド１２と接続されている。
上記のように形成された半導体チップ２は、図３に示すような、パッケージ底面端子３０、及び、パッケージ端子３１〜パッケージ端子４６を備えた、金属製のリードフレーム８の上記のパッケージ底面端子３０の上に、載置される。
尚、図３では、リードフレーム８の内、パッケージ底面端子３０、及び、パッケージ端子３１〜パッケージ端子４６のみが示されているが、実際には、これらのパッケージ底面端子３０、及び、パッケージ端子３１〜パッケージ端子４６は、図示されていない金属片で連結されている。
リードフレーム８のパッケージ底面端子３０の上に載置された半導体チップ２は、この半導体チップ２の裏面に形成されている裏面電極６が、リードフレーム８のパッケージ底面端子３０に密着して接面するようにして、導電性の接着剤（例えば、Ａｇペースト）等で結合される。
そして、図４、図５に示すように、ボンディングパッド１１とパッケージ端子３１（前述の検査用端子に相当）との間をボンディングワイヤ１０で接続される。又、ボンディングパッド１３〜２２とパッケージ端子３３〜４２との間も、それぞれ、ボンディングワイヤ１０で接続される。
ボンディングワイヤ１０によるワイヤ接続がなされると、パッケージ底面端子３０、及び、パッケージ端子３１〜パッケージ端子４６の下面が露出するようにして、パッケージ底面端子３０、及び、パッケージ端子３１〜パッケージ端子４６と、半導体チップ２とを、絶縁性の樹脂でモールドして、モールド体７を形成することにより、半導体装置１が形成される。このようにして形成された半導体装置１の底面には、図６に示すように、パッケージ底面端子３０、及び、パッケージ端子３１〜パッケージ端子４６が露出している。
上記の半導体装置１では、該半導体装置１のパッケージ端子３１と、パッケージ底面端子３０との間に、パッケージ端子３１からスタートして、半導体チップ２のボンディングパッド１１、欠陥検出導電体３、ボンディングパッド１２、貫通導電体４、及び、裏面電極６が、直列に接続されてパッケージ底面端子３０に至る直列回路が形成されている。又、この直列回路には、上記の説明からわかるように、半導体チップ２の裏面電極６とパッケージ底面端子３０とが、導電性の接着剤等で結合されている結合部分が含まれている。
そこで、この直列回路は、全てが正常に形成されていると、この直列回路全体は、電気抵抗が小さい導電性回路となる。そのため、上記の半導体装置１のパッケージ端子３１とパッケージ底面端子３０との間の抵抗値は、上記の直列回路が全て正常に形成されている限り、小さい値を示す。
しかし、上記の半導体装置１の半導体チップ２に、この半導体チップ２の外周部からの割れや、欠け等が発生していると、上記の直列回路を構成する一部である帯状の欠陥検出導電体３にクラック等が生じて、上記の半導体装置１のパッケージ端子３１とパッケージ底面端子３０との間の抵抗値が、大きくなる。
又、上記の半導体装置１の半導体チップ２における裏面電極６とパッケージ底面端子３０との結合部分の結合が完全でないと、この結合部分の抵抗値が大きくなり、この場合も、上記の半導体装置１のパッケージ端子３１とパッケージ底面端子３０との間の抵抗値が、大きくなる。
従って、上記の半導体装置１に対しては、この半導体装置１のパッケージ端子３１とパッケージ底面端子３０との間の抵抗値を測定することにより、半導体装置１の良否を判定することができる。
図７は、上記の半導体装置１の量産品に対して、半導体装置１のパッケージ端子３１とパッケージ底面端子３０との間の抵抗値を測定した結果を示したグラフである。図７において、縦軸は、個数、横軸は、上記の抵抗値（Ω）である。正常に生産された半導体装置１の上記の抵抗値は、１０Ω〜１５Ωの間にあり、概ね、１３Ω前後である。
これに対して、半導体装置１の半導体チップ２に、外周部からの割れや、欠け等が発生している半導体装置１は、上記の抵抗値が、１００Ω以上の値を示していることが、不良品の分析により、判明した。
又、上記の抵抗値が、１６Ω〜３０Ωの値を示している半導体装置１は、不良品の分析の結果、半導体チップ２の裏面電極６とパッケージ底面端子３０との結合部分の結合が完全でない半導体装置１が多いことが、判明した。
従って、上記の場合は、半導体装置１のパッケージ端子３１とパッケージ底面端子３０との間の抵抗値が、１０Ω〜１５Ωの範囲内の値であると、良と判定することができる。
本実施の形態における半導体装置の半導体チップの平面図である。 図１のＸ―Ｘ断面図である。 本実施の形態における半導体装置に使用されるリードフレームの断片平面図である。 本実施の形態における半導体装置の平面図である。 図４のＹ―Ｙ断面図である。 本実施の形態における半導体装置の裏面図である。 本実施の形態における半導体装置の量産品の抵抗値を測定した結果を示したグラフである。
符号の説明
１ 半導体装置
２ 半導体チップ
３ 欠陥検出導電体
４ 貫通導電体
５ アクティブエリア
６ 裏面電極
７ モールド体
８ リードフレーム
１０ ボンディングワイヤ
１１〜２２ ボンディングパッド
３０ パッケージ底面端子
３１〜４６ パッケージ端子

Claims (4)

  1. 半導体チップがモールドされたパッケージで形成されており、該パッケージの底面に配置されたパッケージ底面端子と、該パッケージの周囲に配置されたパッケージ端子とを備えており、
    前記半導体チップの表面に、該半導体チップの欠陥の有無を検査するのに用いられる帯状の欠陥検出導電体と、該欠陥検出導電体の両端の一方に接続された始点ボンディングパッド、及び、前記両端の他方に接続された終点ボンディングパッドとが形成されており、前記始点ボンディングパッドと前記パッケージ端子の１つである検査用端子とが、ボンディングワイヤで接続されていると共に、
    前記半導体チップの裏面に、裏面電極が形成されており、該裏面電極が前記パッケージ底面端子に結合されている半導体装置であって、
    前記半導体チップの前記終点ボンディングパッドと、前記裏面電極とが、前記半導体チップを貫通する貫通導電体で相互に接続されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記欠陥検出導電体は、前記半導体チップの周辺に沿って形成されている半導体装置。
  3. 請求項１又は２記載の半導体装置の検査方法であって、
    前記半導体装置の前記検査用端子と前記パッケージ底面端子との間の抵抗値を測定することにより、前記半導体装置の良否を判定することを特徴とする半導体装置検査方法。
  4. 請求項３記載の半導体装置検査方法において、
    前記半導体装置の前記検査用端子と前記パッケージ底面端子との間の抵抗値が、所定の範囲内の値であると、良と判定する半導体装置検査方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017142252A (ja) * 2016-02-10 2017-08-17 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 破損検出を備えた半導体チップ
WO2020105113A1 (ja) * 2018-11-20 2020-05-28 三菱電機株式会社 半導体装置および半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017142252A (ja) * 2016-02-10 2017-08-17 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 破損検出を備えた半導体チップ
CN107068654A (zh) * 2016-02-10 2017-08-18 英飞凌科技股份有限公司 具有断裂探测的半导体芯片
CN107068654B (zh) * 2016-02-10 2020-03-10 英飞凌科技股份有限公司 具有断裂探测的半导体芯片
WO2020105113A1 (ja) * 2018-11-20 2020-05-28 三菱電機株式会社 半導体装置および半導体装置の製造方法
JPWO2020105113A1 (ja) * 2018-11-20 2021-04-30 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN113039630A (zh) * 2018-11-20 2021-06-25 三菱电机株式会社 半导体装置以及半导体装置的制造方法
JP7109581B2 (ja) 2018-11-20 2022-07-29 三菱電機株式会社 半導体装置および半導体装置の製造方法

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