TWI520244B - 測試鍵的電路架構與測試鍵的測試方法 - Google Patents
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Description
本發明是有關於晶圓測試之技術領域，且特別是有關於一種測試鍵的電路架構與一種測試鍵的測試方法。
測試鍵(testkey)是一種擺置在晶圓切割道(scribe line)上的一種測試工具，其通常設計有許多待測元件(device under test,DUT)，而這些待測元件都是一些基本元件，例如是電晶體、電阻與電容等，以便藉由量取這些元件的特性來確定製程是否有異常。
然而，由於在傳統的測試鍵量測技術中，每次都只能量測一個待測元件，因此若是測試鍵中之待測元件的數目太多時，就會影響到量測的速度。
本發明提供一種測試鍵的電路架構，其測試待測元件的速度快，且待測元件的數目也無限制。
本發明另提供一種應用於上述電路架構的一種測試鍵的測試方法。
本發明提出一種測試鍵的電路架構。所述之電路架構包括有多個電晶體、一第一導電接點、多個第二導電接點與多個第三導電接點。上述電晶體係排列成一矩陣。第一導電接點係電性連接每行電晶體中之每一電晶體的其中一源/汲極。每一第二導電接點係電性連接對應一行電晶體中之每一電晶體的另一源/汲極。而每一第三導電接點係電性連接對應一列電晶體中之每一電晶體的閘極。
本發明另提出一種測試鍵的測試方法。所述之測試鍵的電路架構包括有多個電晶體、一第一導電接點、多個第二導電接點與多個第三導電接點。上述之電晶體係排列成一矩陣。第一導電接點係電性連接每行電晶體中之每一電晶體的其中一源/汲極。每一第二導電接點係電性連接對應一行電晶體中之每一電晶體的另一源/汲極。而每一第三導電接點係電性連接對應一列電晶體中之每一電晶體的閘極。所述之測試方法包括有下列步驟：依據一預定順序來提供多個驅動脈衝至上述之第三導電接點，以逐列開啟上述之電晶體，其中於時間上相鄰的二個驅動脈衝的致能時間互不重疊；以及每開啟一列電晶體就從上述之第二導電接點讀取多個輸出訊號，據以進行元件特性分析。
在本發明的一實施例中，上述之測試鍵的電路架構更包括有多個被動元件。每一被動元件具有二端，且每一被動元件係電性連接於其中一電晶體的其中一源/汲極與第一導電接點之間，或是電性連接於其中一電晶體之另一源/汲極與其中一第二導電接點之間。
在本發明的一實施例中，上述之測試鍵的電路架構更包括有一掃描脈衝產生電路。此掃描脈衝產生電路係電性連接上述之第三導電接點，並用以依照一預定順序來提供多個驅動脈衝至上述之第三導電接點，以逐列開啟上述電晶體，其中於時間上相鄰的二個驅動脈衝的致能時間互不重疊。
在本發明的一實施例中，上述之掃描脈衝產生電路包括有一時脈產生器與多個移位暫存器。所述之時脈產生器係用以產生一時脈訊號。而上述之那些移位暫存器係為串接，每一移位暫存器的輸出端用以電性連接一對應的第三導電接點，且每一移位暫存器皆接收上述之時脈訊號，並據以輸出一驅動脈衝，以利用此驅動脈衝來導通對應於所電性連接之第三導電接點的一列電晶體，且相鄰二級移位暫存器所輸出之二個驅動脈衝的致能時間互不重疊。
本發明係採用多個電晶體、一第一導電接點、多個第二導電接點與多個第三導電接點來形成測試鍵。若是要將這些電晶體當作待測元件，那麼在本發明所提出的測試鍵電路架構下，就可從第一導電接點輸入測試訊號，並依據一預定順序逐列驅動這些電晶體，以從上述這些第二導電接點讀取每列電晶體的輸出訊號，據以進行電晶體的元件特性分析，然後再藉由元件特性分析的結果來判定製程是否有異常。而若是要利用前述的測試鍵電路架構來測試多個具有二端的被動元件，也就是將這些被動元件當作待測元件時，便可在製作測試鍵時，將要測試的每一被動元件電性連接於其中一電晶體的其中一源/汲極與第一導電接點之間，或是電性連接於其中一電晶體之另一源/汲極與其中一第二導電接點之間，然後再依據一預定順序逐列驅動這些電晶體即可對這些被動元件進行量測。
由於本發明係以每次一列的方式來測試待測元件，故測試速度快。此外，由於本發明並非是採用編碼與解碼的方式逐一選取待測元件來進行量測，故本發明所能測試之待測元件的數目也無限制。另外，本發明還提出一種整合了掃描脈衝產生電路的測試鍵電路架構，以藉由此掃描脈衝產生電路產生多個驅動脈衝來逐列驅動測試鍵中的電晶體，進而能自動、快速地檢測測試鍵中的待測元件。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖1為依照本發明一實施例之測試鍵的電路架構。請參照圖1，此測試鍵100的電路架構包括有多個電晶體(如標示102所示)、一第一導電接點(如標示104所示)、多個第二導電接點(如標示106所示)與多個第三導電接點(如標示108所示)。這些電晶體102係排列成一矩陣，且每一電晶體102係可採用一金氧半導體場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)來實現。此外，上述之第一導電接點104係電性連接每行電晶體102中之每一電晶體102的其中一源/汲極。每一第二導電接點106係電性連接對應一行電晶體102中之每一電晶體102的另一源/汲極。而每一第三導電接點108係電性連接對應一列電晶體102中之每一電晶體102的閘極。
若是要將上述這些電晶體102都當作待測元件，那麼在圖1所示的測試鍵電路架構下，就可從第一導電接點104輸入測試訊號，並依據一預定順序(例如由上至下)逐列驅動這些電晶體102，以從上述這些第二導電接點106讀取每列電晶體102的輸出訊號，據以進行每列電晶體102的元件特性分析，然後再藉由元件特性分析的結果來判定製程是否有異常。以下將說明用以驅動這些電晶體102之電路的其中一種實現方式。
圖2為依照本發明一實施例之掃描脈衝產生電路的示意圖。請參照圖2，此掃描脈衝產生電路200包括有一時脈產生器210與多個移位暫存器220。上述這些移位暫存器220係為串接，且在此例中，移位暫存器220的數目係設計成與圖1之第三導電接點108的數目相同。所述之時脈產生器210係用以提供一時脈訊號CLK至每一移位暫存器220。而在所述之各移位暫存器220中，位於第一級的移位暫存器係用以接收一觸發脈衝IN。而每一移位暫存器220係用以輸出一驅動脈衝(如標示G1、G2...GN所示)，且相鄰二級移位暫存器220所輸出之二個驅動脈衝的致能時間互不重疊。此外，每一移位暫存器220的輸出端係用以電性連接一對應的第三導電接點108，以利用輸出的驅動脈衝來導通對應於此第三導電接點108的一列電晶體102。
圖3係繪示圖2之時脈訊號、觸發脈衝與各驅動脈衝的時序。在圖3中，標示與圖2中之標示相同者表示為相同的訊號。由圖3可知，由於在時間上相鄰的二個驅動脈衝的致能時間係互不重疊，如此便可避免使二列電晶體102同時導通。
此外，若是要利用前述之測試鍵100的電路架構來測試多個具有二端的被動元件，也就是將這些被動元件當作待測元件時，便可在製作測試鍵100時，將要測試的這些被動元件加入至測試鍵100的電路架構中，一如圖4所示。
圖4為依照本發明另一實施例之測試鍵的電路架構。在圖4中，標示與圖1中之標示相同者表示為相同物件。請同時參照圖4與圖1，此測試鍵400之電路架構與測試鍵100之電路架構的不同之處，在於測試鍵400之電路架構中增設有許多被動元件(如標示410所示)。每一被動元件410具有二端，且每一被動元件410係電性連接於其中一電晶體102的其中一源/汲極與第一導電接點104之間，或是電性連接於其中一電晶體102之另一源/汲極與其中一第二導電接點106之間。所述的被動元件410可以是電阻(如標示412所示)，也可以是電容(如標示414所示)。如此一來，只要再依據一預定順序逐列驅動這些電晶體102，便可對這些被動元件410進行量測。
必須說明的是，本發明之測試鍵的電路架構亦可將上述的掃描脈衝產生電路整合於其中，以藉由此掃描脈衝產生電路產生多個驅動脈衝來逐列驅動測試鍵中的電晶體，進而能自動、快速地檢測測試鍵中的待測元件。
藉由上述實施例之教示，本領域具有通常知識者當可歸納出本發明之測試鍵的一些基本測試步驟。圖5即為依照本發明一實施例之測試鍵的測試方法的流程。所述之測試鍵的電路架構包括有多個電晶體、一第一導電接點、多個第二導電接點與多個第三導電接點。上述這些電晶體係排列成一矩陣。第一導電接點係電性連接每行電晶體中之每一電晶體的其中一源/汲極。每一第二導電接點係電性連接對應一行電晶體中之每一電晶體的另一源/汲極。而每一第三導電接點係電性連接對應一列電晶體中之每一電晶體的閘極。所述之測試方法的步驟包括有：依據一預定順序來提供多個驅動脈衝至上述之第三導電接點，以逐列開啟上述之電晶體，其中於時間上相鄰的二個驅動脈衝的致能時間互不重疊(如步驟S502所示)；以及每開啟一列電晶體就從上述之第二導電接點讀取多個輸出訊號，據以進行元件特性分析(如步驟S504所示)。
綜上所述，本發明係採用多個電晶體、一第一導電接點、多個第二導電接點與多個第三導電接點來形成測試鍵。若是要將這些電晶體當作待測元件，那麼在本發明所提出的測試鍵電路架構下，就可從第一導電接點輸入測試訊號，並依據一預定順序逐列驅動這些電晶體，以從上述這些第二導電接點讀取每列電晶體的輸出訊號，據以進行電晶體的元件特性分析，然後再藉由元件特性分析的結果來判定製程是否有異常。而若是要利用前述的測試鍵電路架構來測試多個具有二端的被動元件，也就是將這些被動元件當作待測元件時，便可在製作測試鍵時，將要測試的每一被動元件電性連接於其中一電晶體的其中一源/汲極與第一導電接點之間，或是電性連接於其中一電晶體之另一源/汲極與其中一第二導電接點之間，然後再依據一預定順序逐列驅動這些電晶體即可對這些被動元件進行量測。
由於本發明係以每次一列的方式來測試待測元件，故測試速度快。此外，由於本發明並非是採用編碼與解碼的方式逐一選取待測元件來進行量測，故本發明所能測試之待測元件的數目也無限制。另外，本發明還提出一種整合了掃描脈衝產生電路的測試鍵電路架構，以藉由此掃描脈衝產生電路產生多個驅動脈衝來逐列驅動測試鍵中的電晶體，進而能自動、快速地檢測測試鍵中的待測元件。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、400．．．測試鍵
102．．．電晶體
104．．．第一導電接點
106．．．第二導電接點
108．．．第三導電接點
200．．．掃描脈衝產生電路
210．．．時脈產生器
220．．．移位暫存器
410．．．被動元件
412．．．電阻
414．．．電容
CLK．．．時脈訊號
G1~GN．．．驅動脈衝
IN．．．觸發脈衝
S502、S504．．．步驟
圖1為依照本發明一實施例之測試鍵的電路架構。
圖2為依照本發明一實施例之掃描脈衝產生電路的示意圖。
圖3係繪示圖2之時脈訊號、觸發脈衝與各驅動脈衝的時序。
圖4為依照本發明另一實施例之測試鍵的電路架構。
圖5即為依照本發明一實施例之測試鍵的測試方法的流程。
100．．．測試鍵
102．．．電晶體
104．．．第一導電接點
106．．．第二導電接點
108．．．第三導電接點
Claims (14)
- 一種測試鍵的電路架構，包括：多個電晶體，排列成一矩陣；一第一導電接點，電性連接每行電晶體中之每一電晶體的其中一源/汲極；多個第二導電接點，每一第二導電接點電性連接對應一行電晶體中之每一電晶體的另一源/汲極；以及多個第三導電接點，每一第三導電接點電性連接對應一列電晶體中之每一電晶體的閘極；其中，該些電晶體用以在一測試程序中致能，該第一導電接點用以在該測試程序中接收一測試訊號並將所接收的測試訊號輸入至該些電晶體的其中一源/汲極，且每一第二導電接點用以同步地接收從該些電晶體的另一源/汲極所對應產生的一輸出訊號。
- 如申請專利範圍第1項所述之測試鍵的電路架構，其更包括：多個被動元件，每一被動元件具有二端，且每一被動元件係電性連接於其中一電晶體的其中一源/汲極與該第一導電接點之間，或是電性連接於其中一電晶體之另一源/汲極與其中一第二導電接點之間。
- 如申請專利範圍第2項所述之測試鍵的電路架構，其中該些被動元件包括至少一電阻。
- 如申請專利範圍第2項所述之測試鍵的電路架構，其 中該些被動元件包括至少一電容。
- 如申請專利範圍第1項所述之測試鍵的電路架構，其中每一電晶體係為一金氧半導體場效電晶體。
- 如申請專利範圍第1項所述之測試鍵的電路架構，其更包括一掃描脈衝產生電路，該掃描脈衝產生電路電性連接該些第三導電接點，並用以依照一預定順序來提供多個驅動脈衝至該些第三導電接點，以逐列開啟該些電晶體，其中於時間上相鄰的二個驅動脈衝的致能時間互不重疊。
- 如申請專利範圍第6項所述之測試鍵的電路架構，其中該掃描脈衝產生電路包括：一時脈產生器，用以產生一時脈訊號；以及多個移位暫存器，該些移位暫存器係為串接，每一移位暫存器的輸出端係用以電性連接一對應的第三導電接點，且每一移位暫存器皆接收該時脈訊號，並據以輸出一驅動脈衝，以利用該驅動脈衝來導通對應於所電性連接之第三導電接點的一列電晶體，且相鄰二級移位暫存器所輸出之二個驅動脈衝的致能時間互不重疊。
- 一種測試鍵的測試方法，所述之測試鍵的電路架構包括有多個電晶體、一第一導電接點、多個第二導電接點與多個第三導電接點，該些電晶體係排列成一矩陣，該第一導電接點係電性連接每行電晶體中之每一電晶體的其中一源/汲極，每一第二導電接點係電性連接對應一行電晶體中之每一電晶體 的另一源/汲極，而每一第三導電接點係電性連接對應一列電晶體中之每一電晶體的閘極，該測試方法包括：依據一預定順序來提供多個驅動脈衝至該些第三導電接點，以逐列開啟該些電晶體，其中於時間上相鄰的二個驅動脈衝的致能時間互不重疊；在一測試程序期間提供一測試訊號至該第一導電接點；以及每開啟一列電晶體就從該些第二導電接點同步地讀取多個做為測試結果的輸出訊號，據以進行元件特性分析。
- 如申請專利範圍第8項所述之測試鍵的測試方法，其中所述之測試鍵的電路架構更包括有多個被動元件，每一被動元件具有二端，且每一被動元件係電性連接於其中一電晶體的其中一源/汲極與該第一導電接點之間，或是電性連接於其中一電晶體之另一源/汲極與其中一第二導電接點之間。
- 如申請專利範圍第9項所述之測試鍵的測試方法，其中該些被動元件包括至少一電阻。
- 如申請專利範圍第9項所述之測試鍵的測試方法，其中該些被動元件包括至少一電容。
- 如申請專利範圍第8項所述之測試鍵的測試方法，其中每一電晶體係為一金氧半導體場效電晶體。
- 如申請專利範圍第8項所述之測試鍵的測試方法，其 中該些驅動脈衝係由一掃描脈衝產生電路所產生，該掃描脈衝產生電路係電性連接該些第三導電接點，並用以依照該預定順序來提供該些驅動脈衝至該些第三導電接點。
- 如申請專利範圍第13項所述之測試鍵的測試方法，其中該掃描脈衝產生電路包括：一時脈產生器，用以產生一時脈訊號；以及多個移位暫存器，該些移位暫存器係為串接，每一移位暫存器的輸出端係用以電性連接一對應的第三導電接點，且每一移位暫存器皆接收該時脈訊號，並據以輸出一驅動脈衝，以利用該驅動脈衝來導通對應於所電性連接之第三導電接點的一列電晶體，且相鄰二級移位暫存器所輸出之二個驅動脈衝的致能時間互不重疊。
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| TW100133840A TWI520244B (zh) | 2011-09-20 | 2011-09-20 | 測試鍵的電路架構與測試鍵的測試方法 |
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| CN103928523B (zh) * | 2014-04-10 | 2016-08-24 | 上海和辉光电有限公司 | 一种测试器件群场效应晶体管及其测试器件群测试方法 |
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