JP7465931B1 - 評価用回路、半導体装置及び評価方法 - Google Patents

Abstract

【課題】個別のトランジスタにおける電圧値を正確に測定できるとともに、その電圧値の種類が４種類以下となるように構成された評価用回路及びこれを用いた半導体装置、評価方法の提供。【解決手段】評価用回路は、複数のトランジスタＴｒと、トランジスタのドレイン及び第１ドレイン電源の間に介設された第１スイッチ素子と、第１スイッチ素子と並列に設けられ、ドレイン及び第２ドレイン電源の間に介設された第２スイッチ素子と、を備え、トランジスタのソースは、ソース電源に電気的に接続され、第２ドレイン電源に印加される電圧と、ソース電源に印加される電圧とが同一であるように構成される。半導体装置及び評価方法はこれを用いる。【選択図】図１

Description

本発明は、評価用回路、半導体装置及び評価方法に関する。

近年、微細化が進んだことにより、閾値電圧の低下や基板バイアス係数の劣化などのショートチャンネル効果と呼ばれる現象が生じて、ウェハ内の各素子の特性のバラツキが増大している。これらは、半導体素子に影響を及ぼす。

そこで、あらかじめ素子特性を測定する方法として、テストエレメントグループ（Test Element Group：ＴＥＧ）を設け、各ＴＥＧに含まれるテスト素子の特性を評価する方法が知られている（例えば、特許文献１）。ＴＥＧを評価することで、半導体素子内の実動作素子の特性と回路との関係を推定することができる。

特許４９７３１５７号公報

例えば、縦ｉ個、横ｊ個のトランジスタがマトリクス状に搭載されている。各トランジスタをｍ（ｉ、ｊ）として特定すると、ｍ（１、１）のトランジスタを測定するには、ｍ（１、１）、ｍ（２、１）。。。と同じ縦列に存在するトランジスタ間を流れるリーク電流が存在するために、実際にｍ（１、１）のトランジスタに流れるドレイン―ソース電流を測定することができない。そこで、通常ＴＥＧでは、このリーク電流を解決するために各トランジスタ間にスイッチ素子としてセレクタを配する。セレクタを非活性化することにより各トランジスタを互いに隣接するトランジスタから分離して、各トランジスタの測定が行われる。

ところで、ＴＥＧを用いてトランジスタの測定をするにあたっては、トランジスタのソース、ドレイン、ゲートに所望の電圧を与えたときの、ドレイン―ソース電流を測定することにより評価を行っている。たとえば、特許文献１の回路においては、電源として機能する５つのパッド（フォース）が設けられており、この各パッドの電圧値、電流値を測定する。この点について、従来の評価用回路を示す図６及び従来の評価用回路に用いられる素子の構成を示す図７を用いてこの点を説明する。

従来のＴＥＧにおける素子１０１は、トランジスタ（電界効果トランジスタ：ＭＯＳＦＥＴ）Ｔｒと、４つのセレクタｔｇｄ＿ｅ～ｔｇｄ＿ｈとを有する。トランジスタＴｒのドレインには、セレクタｔｇｄ＿ｅ、ｔｇｄ＿ｆをそれぞれ介して第１及び第２ドレイン電源パッド１１１、１１２が、ソースには、セレクタｔｇｄ＿ｇ、ｔｇｄ＿ｈをそれぞれ介して第１及び第２のソース電源パッド１１４、１１５が設けられている。また、トランジスタＴｒのゲートに対して１つのゲート電源パッド１１３が設けられている。

図６の回路においては、素子１０１（１、１）のトランジスタＴｒを測定する場合には、素子１０１（１、１）以外のすべての素子１０１（１、２…ｊ）のセレクタｔｇｄ＿ｅ～ｔｇｄ＿ｈを非活性化する。これにより、素子１０１（１、１）のトランジスタＴｒが素子１０１中の他のトランジスタＴｒから分離され、素子１０１（１、１）のトランジスタＴｒのみに電流（第一ドレイン電源パッド１１１から第１ソース電源パッド１１４へ流れる電流）が流れる。

この素子１０１（１、１）のトランジスタＴｒを測定するためには、トランジスタＴｒのゲート電圧、ドレイン電圧、ソース電圧をそれぞれ測定する必要があるが、隣接する素子１０１と分離するためのセレクタｔｇｄ＿ｅ、ｔｇｄ＿ｇがそれぞれソース、ドレインに設けられていて、これらが第１ドレイン電源パッド１１１から第１ソース電源パッド１１４へ流れる電流に対しては抵抗とみなされるため、第１ドレイン電源パッド１１１、ゲート電源パッド１１３、および第１ソース電源パッド１１４を測定するだけでは正確にトランジスタＴｒの電圧測定を行うことができない。そこで、トランジスタＴｒを評価するためには、ドレイン電圧を測定するための第１ドレイン電源パッド１１１及び第２ドレイン電源パッド１１２，ゲート電圧を測定するためのゲート電源パッド１１３、ソース電圧を測定するための第１ソース電源パッド１１４及び第２ソース電圧パッド１１５の電圧を測定する必要がある。また、図６に示すように半導体装置１００は、ＶＤＤ電源パッド１１６、ＶＳＳ電源パッド１１７を備える。ＶＳＳ電源パッド１１７は、トランジスタＴｒのソースに電源電圧Ｖｓｓを印加するための電源パッドであり、ＶＤＤ電源パッド１１６は、トランジスタＴｒのドレインに電源電圧Ｖｄｄを印加するための電源パッドである。これらの電源パッドは、設定した電圧で電圧を印加しているが、実際の値が異なることもあるため、電圧を測定する必要がある。

ただし、第１ドレイン電源パッド１１１から印加される電圧は、ＶＤＤ電源パッド１１６から印加される電圧と等しいので、ＶＤＤ電源パッド１１６における電圧のみを測定すればよく、第１ドレイン電源パッド１１１の電圧を測定する必要はない。また、第１ソース電源パッド１１４から印加される電圧は、ＶＳＳ電源パッド１１７から印加される電圧と等しいのでＶＳＳ電源パッド１１７の電圧のみを測定すればよく、第１ソース電源パッド１１４の電圧を測定する必要はない。したがって、実際には、測定時には、ＶＤＤ電源パッド１１６、ＶＳＳ電源パッド１１７、ゲート電源パッド１１３、第２ソース電源パッド１１５、第２ドレイン電源パッド１１２の５種類の電圧を測定することになる。

ところが、電圧測定装置（電源パッドにおける電圧をプローブで測定する装置）によっては、測定できる電圧は４種類までである。したがって、電圧測定装置によっては、特許文献１に示す従来のＴＥＧの電圧をすべて測定することができず、測定を行うことができないこともあった。

そこで、本発明の目的は、上記従来技術の問題点を解決することにあり、個別のトランジスタにおける電圧値を正確に測定できるとともに、その電圧値の種類が４種類以下となるように構成された評価用回路及びこれを用いた半導体装置を提供することにある。また、本発明の目的は、個別のトランジスタにおける電圧値を正確に測定できるとともに、その電圧値の種類が４種類以下となる評価方法を提供することにある。

本発明の評価用回路は、複数のトランジスタと、前記トランジスタのドレイン及び第１ドレイン電源の間に介設された第１スイッチ素子と、前記第１スイッチ素子と並列に設けられ、前記ドレイン及び第２ドレイン電源の間に介設された第２スイッチ素子と、を備え、前記トランジスタのソースは、ソース電源に電気的に接続され、前記第２ドレイン電源に印加される電圧と、前記ソース電源に印加される電圧とが同一であるように構成されたことを特徴とする。

本発明の評価用回路においては、前記トランジスタのソースは、ソース電源に電気的に接続され、前記第２ドレイン電源に印加される電圧と、前記ソース電源に印加される電圧とが同一であるように構成されたことで、ソース電圧を測定する必要がなく、評価用回路においては、ソース電源、ゲート電源、第１ドレイン電源、の３種類の電圧を少なくとも測定すればよい。かつ、前記トランジスタのドレイン及び第１ドレイン電源の間に介設された第１スイッチ素子が設けられていることで、第１ドレイン電源とトランジスタとの間に存在する素子を分離することができるとともに、前記第１スイッチ素子と並列に設けられ、前記ドレイン及び第２ドレイン電源の間に介設された第２スイッチ素子が設けられていることで、第２ドレイン電源とトランジスタとの間に存在する素子を分離することができる。これにより、正確に素子の電圧を測定することができる。

前記トランジスタの前記ドレイン及び第３ドレイン電源の間に介設された第３スイッチ素子を備え、当該第３スイッチ素子は、電源パッドと電気的に接続されていることが好ましい。このように構成することで、第３スイッチ素子が第３ドレイン電源とトランジスタとの間に存在する素子を分離することが可能であり、かつ、測定すべき電源パッドとして第３ドレイン電源が一つ増えたとしても、合計４種類の電圧を測定すればよい。

前記トランジスタ及び前記第１スイッチ素子に対して並列となるように、前記第１ドレイン電源と前記ソース電源との間に介設された第４スイッチ素子を備え、当該第４スイッチ素子は、前記第１スイッチ素子と同一の特性を有することが好ましい。第４スイッチ素子が第１スイッチ素子と同一の特性をすることで、トランジスタのドレインには第１及び第２ドレイン電源パッドのみ設けられていればよい。

前記トランジスタの前記ドレイン側には前記第１～第４のいずれかのスイッチ素子が設けられていない。

本発明の好ましい実施形態としては、前記第１～第４のいずれかのスイッチ素子は、二つの電界効果トランジスタからなり、二つの当該電界効果トランジスタのソース端子同士が接続されるとともに、二つの当該電界効果トランジスタのドレイン端子同士が接続されていることが挙げられる。

本発明の半導体装置は、上記したいずれかの評価用回路を備えたことを特徴とする。

本発明の評価方法は、上記したいずれかの評価用回路を用いて前記評価用回路における所望の前記素子の測定を行う評価方法であって、評価の際には、測定したい前記素子が前記第１スイッチ素子及び前記第２スイッチ素子の場合、前記第１スイッチ素子及び前記第２スイッチ素子をオン状態とし、測定したい前記素子が前記第１スイッチ素子及び前記第２スイッチ素子以外の素子の場合には、前記第１スイッチ素子及び前記第２スイッチ素子をオフ状態として、前記素子の測定を行うことを特徴とする。

本発明の評価用回路及び評価方法によれば、個別のトランジスタにおける電圧値を正確に測定できるとともに、その電圧値の種類が４種類以下とすることができる。

実施形態に係る評価用回路の構成例を示す構成図である。 実施形態に係る評価用回路の素子の構成を示す構成図である。 実施形態１に係る評価用回路の素子の動作を説明するためのフローチャート図である。 実施形態１に係る評価用回路の素子の動作を説明するためのタイミングチャートである。 実施形態２に係る評価用回路の素子の構成を示す構成図である。 従来の評価用回路の構成例を示す構成図である。 従来の評価用回路の素子の構成を示す構成図である。

以下、本発明の実施形態に係る評価用回路、半導体装置及び評価方法について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。

図１に示すように、半導体装置１は、半導体基板（図１において不図示）上に、評価用回路のテストエレメントグループ（ＴＥＧ）１０と、デコードロジック回路２０とを備えたものである。また、半導体装置１は、第１ドレイン電源パッド３１、第２ドレイン電源パッド３２、ゲート電源パッド３３、ソース電源パッド３４、ＶＳＳ電源パッド３５、ＶＤＤ電源パッド３６、ＡＤ電源パッド３７を備える。

デコードロジック回路２０は、図示しない複数の制御回路からの入力信号に基づいて入力信号ｃｔｒｌ＿ｓｉｇｎａｌｓを出力する。入力信号ｃｔｒｌ＿ｓｉｇｎａｌｓは、素子１１のうち、測定対象の素子１１を特定して測定を可能とするためのものであり、実際には素子の複数の位置を特定するアドレス信号から生成される。

本実施形態のテストエレメントグループ１０は、実装評価用の素子１１がマトリクス状に、すなわち列方向にｉ列、行方向にｊ行配置されて、それぞれ結線されてなる。なお、ｉ及びｊは１以上の整数である。図１においては、テストエレメントグループ１０の一部のみ示している。各素子１１は、図２に示すように構成されている。なお、素子１１の構成要素をその位置によって他の素子等と区別する場合、本実施形態では、素子や構成要素について（ｉ、ｊ）とその位置を付して説明することもある。

各素子１１は、第１ドレイン電源パッド３１、第１ドレイン端子ｄ０、第２ドレイン電源パッド３２、第２ドレイン端子ｄ１、ゲート電源パッド３３、ゲート端子ｇ０、ソース電源パッド３４、ソース端子ｓ０、ＶＳＳ電源パッド３５、及び、ＶＳＳ端子ｖｓｓを備える。また、各素子１１は、デコードロジック回路２０からの入力信号ｃｔｒｌ＿ｓｉｇｎａｌｓが入力される入力端子ｃｓを備える。

第１ドレイン電源パッド３１、第２ドレイン電源パッド３２は、図２に示す素子１１のトランジスタＴｒのドレインに電圧を印加するための電源パッドである。ゲート電源パッド３３は、トランジスタＴｒのゲートに電圧を印加するための電源パッドである。トランジスタＴｒのゲートに閾値電圧を印加することで、トランジスタＴｒのオン、オフ状態を切り替えることができる。ソース電源パッド３４は、同様にトランジスタＴｒのソースに電圧を印加するための電源パッドである。ＶＳＳ電源パッド３５は、トランジスタＴｒのドレインに電源電圧Ｖｓｓを印加するための電源パッドであり、ＶＤＤ電源パッド３６は、トランジスタＴｒのドレインに電源電圧Ｖｄｄを印加するための電源パッドである。ＶＳＳ電源パッド３５及びＶＤＤ電源パッド３６は、デコードロジック回路２０に接続されデコードロジック回路２０に電源電圧を供給する。ドレインの電源電圧Ｖｄｄは、ソースの電源電圧Ｖｓｓよりも大きい値であればよく、例えば、ドレインの電源電圧Ｖｄｄはプラスの値で、ソースの電源電圧Ｖｓｓは接地しているか、電源電圧Ｖｄｄよりも低いマイナスの値であってもよい。また、ＡＤ電源パッド３７は、アドレス電源であり、テストエレメントグループ１０の各素子１１を選択するための信号を生成し、デコードロジック回路２０に入力するものである。

上述のように、図２に示す素子１１は、Ｎ型電界効果トランジスタ（ＭＯＳＦＥＴ）であるトランジスタＴｒを備える。トランジスタＴｒのゲートは、ゲート端子ｇ０に電気的に接続し、ソースは、ソース端子ｓ０に電気的に接続している。トランジスタＴｒのドレインは、第１ドレイン端子ｄ０にセレクタｔｇｄ＿ａ（本発明の第１スイッチ素子に相当する）を介して接続し、第２ドレイン端子ｄ１にセレクタｔｇｄ＿ｂ（本発明の第３スイッチ素子に相当する）を介して接続し、ＶＳＳ端子ｖｓｓにセレクタｔｇｄ＿ｃ（本発明の第２スイッチ素子に相当する）を介して接続している。各端子は、図１に示すように対応する電源パッドに接続する。したがって、トランジスタＴｒのゲートは、セレクタを介さずにゲート電源パッド３３に電気的に直接接続し、ソースも、セレクタを介さずにソース電源パッド３４に電気的に直接接続している。

各セレクタｔｇｄ＿ａ～ｔｇｄ＿ｃは、いずれも同一の構成となっており、Ｎチャネル型のＭＯＳＦＥＴ１２と、Ｐチャネル型のＭＯＳＦＥＴ１３とからなる。ＭＯＳＦＥＴ１２とＭＯＳＦＥＴ１３とは、互いにソース同士が接続され、かつ、ドレイン同士が接続されている。セレクタｔｇｄ＿ａ～ｔｇｄ＿ｃは、スイッチとして機能しており、本実施形態において図示しないが、ＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３のゲートに電圧を印加して、それぞれを活性化／非活性化することにより、スイッチのオン／オフ動作が行われ、隣接する素子１１間において、トランジスタＴｒを分離することができる。

具体的には、このような各素子１１では、トランジスタＴｒの測定時には、測定対象の素子１１においては、セレクタｔｇｄ＿ａとセレクタｔｇｄ＿ｂを活性化し、セレクタｔｇｄ＿ｃを不活性化するように、デコードロジック回路２０から入力信号ｃｔｒｌ＿ｓｉｇｎａｌｓが入力される。また、測定対象の素子以外の素子１１においては、セレクタｔｇｄ＿ａ, セレクタｔｇｄ＿ｂが不活性化され、セレクタｔｇｄ＿ｃが活性化するようにデコードロジック回路２０から入力信号ｃｔｒｌ＿ｓｉｇｎａｌｓが入力される。

例えば、図３は素子１１（１、１）と素子１１（１、２）の等価回路であり、この図３において、素子１１（１、１）においては、セレクタｔｇｄ＿ａ, セレクタｔｇｄ＿ｂがオン状態であり、セレクタｔｇｄ＿ｃがオフ状態である。また、素子１１（１、２）においては、セレクタｔｇｄ＿ａ, セレクタｔｇｄ＿ｂがオフ状態であり、セレクタｔｇｄ＿ｃがオン状態である。

素子１１（１、１）のトランジスタＴｒを動作させる、即ちゲート電圧が印加されることで、図３にしめすように、測定される素子１１（１、１）においては、第１ドレイン端子ｄ０からソース端子ｓ０に向かって実線で示す電流Ｉｄｓが流れるが、測定されない素子１１（１、２）においては、電流Ｉｄｓは流れない。また、測定される素子１１（１、１）に隣接する素子１１（１，２）においては、点線で示すｖｓｓ端子からソース端子ｓ０へ向かって流れる電流Ｉｖｓｓも流れない。これは、素子１１において、ＶＳＳ電源パッド３５に印加する電圧と、ソース電源パッド３４に印加する電圧とが等しくなるように設定しているので、電流が発生しないことによる。

素子の測定時のタイミングチャートを図４に示す。図４は、評価対象である素子１１（１，１）及びその隣接する素子１１（１，２）の各電圧値と、ドレインーソース間に流れる電流を示したものである。測定される素子１１（１、１）では、図３と同様に、セレクタｔｇｄ＿ａ, セレクタｔｇｄ＿ｂがオン状態であり、セレクタｔｇｄ＿ｃがオフ状態とされ、素子１１（１、２）のセレクタｔｇｄ＿ａ, セレクタｔｇｄ＿ｂがオフ状態であり、セレクタｔｇｄ＿ｃがオン状態に設定された状態である。時間ｔ０１から第１及び第２ドレイン電源パッド３１，３２から電圧を印加している。その後時間ｔ０２からゲート電源から素子１１（１、１）のみトランジスタＴｒのゲートに電圧を印加している。ゲート電源パッド３３における電圧値をＧ０、第１及び第２ドレイン電源パッド３１、３２における電圧値をそれぞれＤ０、Ｄ１、ソース電源パッド３４の電圧値をＳ０とし、素子１１（１、１）の電圧値については（１、１）を付し、素子１１（１、２）の電圧値については（１、２）を付して示している。

図４に示すように、初めに、時間ｔ０１からｔ０２の間では、ゲート電源パッド３３、ソース電源パッド３４からはいずれの素子１１においても電圧が印加されていないので、電圧値は変化がない。他方で、第１ドレイン電源パッド３１及び第２ドレイン電源パッド３２からは、電源電圧値Ｖｄｄで電圧が印加されている。ここで、実際にはトランジスタＴｒを流れるリーク電流が微小ながら発生する。第１ドレイン電源パッド３１では電源電圧値Ｖｄｄが測定されるものの、第２ドレイン電源パッド３２では、電源電圧値Ｖｄｄよりも小さい電圧値Ｖｄ１が測定される。

次いで、時間ｔ０２において、ゲート電源パッド３３から素子１１にゲート電圧が印加され、ゲートがアサ―トされる。これにより、素子１１（１、１）では、電流Ｉｄｓがドレイン―ソース間において流れるようになる。この時、第２ドレイン電源パッド３２では、電流Ｉｄｓが生成されたことで、電圧値Ｖｄ１よりも小さい電圧値Ｖｄ２が測定される。

本実施形態では、セレクタｔｇｄ＿ａ～ｔｇｄ＿ｃを用いて各素子１１を隣接する素子１１から分離することで、所望のトランジスタＴｒの測定を行う場合に素子１１間を流れるリーク電流が発生しないようにして正確にトランジスタＴｒの特性を測定することができるように構成されている。

この場合に、トランジスタＴｒの特性を得るため測定すべき電源パッドは、ゲート電源パッド３３、第１ドレイン電源パッド３１、第２ドレイン電源パッド３２、ソース電源パッド３４、ＶＳＳ電源パッド３５、ＶＤＤ電源パッド３６の６種類となるが、第１ドレイン電源パッドから印加する電圧はＶＤＤ電源パッド３６から印加する電圧値と等しく、したがって測定される電圧値も等しい。また、ソース電源パッド３４から印加する電圧もＶＳＳ電源パッド３５から印加する電圧値と等しく、したがって測定される電圧値も等しい。したがって、本実施形態で実際に測定される電圧は、ゲート電源パッド３３における電圧、ＶＤＤ電源パッド３６における電圧、ＶＳＳ電源パッド３５における電圧、第２ドレイン電源パッド３２における電圧の４種類ということになる。したがって、本実施形態では、従来の評価用回路に比べて測定すべき電圧の種類を減ずることができる。

上述した実施形態では、測定すべき電圧の種類は４種類であったが、本実施形態では、測定すべき電圧の種類は３種類である点が異なる。以下図詳述する。なお、実施形態１と同一の構成要素については同じ参照符号を付して説明する。

上述した実施形態においては、図４に示すように、トランジスタＴｒに電流Ｉｄｓが流れる場合、セレクタｔｇｄ＿ａが電流Ｉｄｓに対して抵抗とみなされることから、第２ドレイン電源パッド３２における電圧は、第１ドレイン電源パッド３１から印加される電圧Ｖｄｄよりも低い電圧値Ｖｄ２となる。そのため、トランジスタＴｒの測定を行うに当たっては、第２ドレイン電源パッド３２における電圧も測定する必要があった。これに対し、本実施形態では、あらかじめ第２ドレイン電源パッド３２における電圧が、第１ドレイン電源パッド３１から印加される電圧Ｖｄｄよりもどの程度少し低い電圧値となるかを取得しているので、第２ドレイン電源パッド３２における電圧の測定を行わない。このため、本実施形態では、測定すべき電圧の種類は３種類である。

本実施形態における素子１１Ａの構成を、図５を用いて説明する。素子１１Ａは、図５に示すように、セレクタｔｇｄ＿ｄ（本発明の第４スイッチ素子に相当する）を、セレクタｔｇｄ＿ａに対して並列となるように、ソース端子ｓ０とドレイン端子ｄ０との間に有する。セレクタｔｇｄ＿ｄは、セレクタｔｇｄ＿ａと同じ特性を有するように、例えば同じサイズで構成されている。

そして、あらかじめセレクタｔｇｄ＿ｄのみオンとし、それ以外のセレクタをオフとして、第１ドレイン電源パッド３１及びゲート電源パッド３３から電圧を印加して、当該素子１１の第一ドレイン電源パッド３１からソース電源パッド３４に向かって流れる電流の各電圧における値を得る。即ち、ソース電源パッド３４の電圧を一定として、第一ドレイン電源パッド３１からの電圧を変化させて、各ドレイン電圧における素子１１に流れる電流値を測定する。この場合の第一ドレイン電源パッド３１からの電圧値を初期電圧値、各ドレイン電圧における素子１１に流れる電流値を初期電流値とする。

トランジスタＴｒの測定を行う際には、測定される素子１１のセレクタｔｇｄ＿ａのみオンとし、それ以外のセレクタをオフとする。また、測定されない素子１１のセレクタｔｇｄ＿ａのみオフとし、それ以外のセレクタをオンとする。そして、ソース電源パッド３４から電圧を印加するとともに、第一ドレイン電源パッド３１から電圧を印加して素子１１に流れる電流値を測定する。この素子１１の電流値と同じ初期電流値の時の電圧値が、第１ドレイン電源パッド３１の電圧値となる。

即ち、本実施形態では、あらかじめセレクタｔｇｄ＿ａの抵抗値によりどの程度電圧降下が起こるのか取得することにより、ドレイン電圧が第１ドレイン電源パッド３１から印加される電圧よりもどの程度少し低い電圧値となるかを取得することが可能である。これにより、本実施形態では、半導体装置１には、第1ドレイン電圧パッド３１、ゲート電源パッド３３、ソース電源パッド３４、ＶＤＤ電源パッド３６、ＶＳＳ電源パッド３５が設けられているところ、第１ドレイン電源パッド３１の電圧値を測定する必要がない。実際に測定するのは、ＶＤＤ電源パッド３６、ゲート電源パッド３３、ＶＳＳ電源パッド３５の３種類のみとすることができる。

上述した実施形態におけるテストエレメントグループ１０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。また、素子１０、１０Ａの構成として図２及び図５を示したが、これらの構成も一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。例えば、スイッチ素子としてセレクタｔｇｄ＿ａ～ｔｇｄ＿ｄを示したが、これに限定されない。スイッチ素子として機能することができるものであればよい。

１ 半導体装置
１０ テストエレメントグループ
１１ 素子
１１Ａ 素子
２０ デコードロジック回路
３１ 第１ドレイン電源パッド
３２ 第２ドレイン電源パッド
３３ ゲート電源パッド
３４ ソース電源パッド
３５ ＶＳＳ電源パッド
３６ ＶＤＤ電源パッド
３７ ＡＤ電源パッド
Ｉｄｓ 電流
Ｉｖｓｓ 電流
Ｔｒ トランジスタ
ｄ０ 第１ドレイン端子
ｄ１ 第２ドレイン端子
ｇ０ ゲート端子
ｓ０ ソース端子
ｔｇｄ セレクタ
ｖｓｓ ＶＳＳ端子

Claims (10)

1. トランジスタ（Ｔｒ）と、
   前記トランジスタ（Ｔｒ）のドレイン及び第１ドレイン電源（ｄ０）の間に介設された第１スイッチ素子（ｔｇｄ＿ａ）と、
   前記第１スイッチ素子（ｔｇｄ＿ａ）と並列に設けられ、前記トランジスタ（Ｔｒ）のドレイン及びＶＳＳ電源（ｖｓｓ）の間に介設された第２スイッチ素子（ｔｇｄ＿ｃ）と、を備え、
   前記トランジスタ（Ｔｒ）のソースは、ソース電源（ｓ０）に電気的に接続され、
   前記ＶＳＳ電源（ｖｓｓ）に印加される電圧と、前記ソース電源（ｓ０）に印加される電圧とが同一であるように構成されたことを特徴とする評価用回路。
2. 前記トランジスタ（Ｔｒ）の前記ドレイン及び第２ドレイン電源（ｄ１）の間に介設された第３スイッチ素子（ｔｇｄ＿ｂ）を備え、
   当該第３スイッチ素子（ｔｇｄ＿ｂ）は、第２ドレイン電源パッド（３２）と電気的に接続されていることを特徴とする請求項１に記載の評価用回路。
3. 前記トランジスタ（Ｔｒ）及び前記第１スイッチ素子（ｔｇｄ＿ａ）に対して並列となるように、前記第１ドレイン電源（ｄ０）と前記ソース電源（ｓ０）との間に介設された第４スイッチ素子（ｔｇｄ＿ｄ）を備え、
   当該第４スイッチ素子（ｔｇｄ＿ｄ）は、前記第１スイッチ素子（ｔｇｄ＿ａ）と同一の特性を有することを特徴とする請求項１に記載の評価用回路。
4. 前記トランジスタ（Ｔｒ）の前記ソース側には前記第１～第４（ｔｇｄ＿ａ，ｔｇｄ＿ｃ，ｔｇｄ＿ｂ，ｔｇｄ＿ｄ）のいずれかのスイッチ素子が設けられていないことを特徴とする請求項１～３のいずれかに記載の評価用回路。
5. 前記第１～第４（ｔｇｄ＿ａ，ｔｇｄ＿ｃ，ｔｇｄ＿ｂ，ｔｇｄ＿ｄ）のいずれかのスイッチ素子は、異なるチャネル型の二つの電界効果トランジスタからなり、二つの当該電界効果トランジスタのソース端子同士が接続されるとともに、二つの当該電界効果トランジスタのドレイン端子同士が接続されていることを特徴とする請求項１～３のいずれかに記載の評価用回路。
6. 前記第１ドレイン電源（ｄ０）は、第１ドレイン電源パッド（３１）に印加される電圧であり、
   前記第２ドレイン電源（ｄ１）は、第２ドレイン電源パッド（３２）に印加される電圧であり、
   前記ＶＳＳ電源（ｖｓｓ）は、ＶＳＳ電源パッド（３５）に印加される電圧であり、
   前記ソース電源（ｓ０）は、ソース電源パッド（３４）に印加される電圧であることを特徴とする請求項２に記載の評価用回路。
7. 前記第１ドレイン電源（ｄ０）は、第１ドレイン電源パッド（３１）から前記トランジスタ（Ｔｒ）の前記ドレインに印加される電圧であり、
   前記第２ドレイン電源（ｄ１）は、第２ドレイン電源パッド（３２）から前記トランジスタ（Ｔｒ）の前記ドレインに印加される電圧であり、
   前記ＶＳＳ電源（ｖｓｓ）は、ＶＳＳ電源パッド（３５）から前記トランジスタ（Ｔｒ）の前記ドレインに印加される電圧であり、
   前記ソース電源（ｓ０）は、ソース電源パッド（３４）から前記トランジスタ（Ｔｒ）の前記ソースに印加される電圧であることを特徴とする請求項２に記載の評価用回路。
8. 前記ＶＳＳ電源パッド（３５）から前記ドレインに印加される電圧と、前記ソース電源（ｓ０）パッドから前記ソースに印加される電圧とが同一であることを特徴とする請求項７に記載の評価用回路。
9. 請求項１～３のいずれかに記載の評価用回路を備えたことを特徴とする半導体装置。
10. 請求項２に記載の評価用回路を用いて前記評価用回路における所望の素子の測定を行う評価方法であって、
    測定したい前記素子が前記第１スイッチ素子（ｔｇｄ＿ａ）及び前記第３スイッチ素子（ｔｇｄ＿ｂ）の場合には、
    前記第１スイッチ素子及び前記第３スイッチ素子（ｔｇｄ＿ｂ）をオン状態とし、
    測定したい前記素子が前記第１スイッチ素子（ｔｇｄ＿ａ）及び前記第３スイッチ素子（ｔｇｄ＿ｂ）以外の素子の場合には、
    前記第１スイッチ素子（ｔｇｄ＿ａ）及び前記第３スイッチ素子（ｔｇｄ＿ｂ）をオフ状態として、前記素子の測定を行うことを特徴とする評価方法。

Images