JP2008140965A - 半導体評価回路 - Google Patents

Abstract

【課題】大規模な半導体素子を高精度に測定できる半導体評価回路を提供する。
【解決手段】被測定トランジスタをマトリックス状に配列してなる評価セルアレイと、評価セルアレイの各行に属する被測定トランジスタのドレインが接続された複数の共通ドレイン線と、各列に属する被測定トランジスタのソースが接続された複数の共通ソース線と、各列に属する被測定トランジスタのゲートが接続された複数の共通ゲート線と、評価対象の被測定トランジスタの共通ドレイン線をドレイン電圧に設定し、それ以外の共通ドレイン線を第１電圧に設定する第１制御手段と、評価対象の被測定トランジスタの共通ソース線をソース電圧に設定し、それ以外の共通ソース線をソースバイアス電圧に設定する第２制御手段と、評価対象の被測定トランジスタの共通ゲート線をゲート電圧に設定し、それ以外の共通ゲート線を前記第１電圧に設定する第３制御手段とを備える。
【選択図】図２

Description

本発明は、半導体評価回路に関し、特に多数の半導体素子の特性を評価するための技術に関するものである。

半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハー中に作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。

これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。
また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。

このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。

この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。

従来、大規模な素子評価を行うＴＥＧとして、例えば図１（ａ）に示すように複数個のトランジスタをマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。

同図を参照して従来技術に係るＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続される。共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続される。また、共通ドレイン線Ｄ１の電圧をモニターするために、ドレイン電圧センス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続される。

また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続される。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続される。なお、上記のスイッチＳＷ１〜ＳＷ３は、図示しないデコーダの出力信号によって制御される。

これらのセットを一組として、上述と同様な接続でｎ番目のセットである被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍまで設けられている。また、被測定トランジスタＤＵＴ１１〜ＤＵＴｎ１のゲートは共通ゲート線Ｇ１に接続され、同様にして被測定トランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのゲートは共通ゲート線Ｇｍに接続される。

また、共通ゲート線Ｇ１にはゲート選択回路１００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のＤＭＡ−ＴＥＧにより、ｍ×ｎ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性が評価できる。

ここで、上記共通ドレイン線Ｄ１にはｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍが並列接続されているため、各被測定トランジスタにオフリーク電流（トランジスタが完全にオフできずに流れる電流）があると、非選択の被測定トランジスタを通じてリーク電流が流れるため、測定したい被測定トランジスタの特性が正確に評価できなくなる。この場合には、例えばゲート非選択電圧ＶＧＸを−０．２Ｖ程度にして、オフリーク電流を抑えるようにする。
なお、図１（ｂ）はスイッチＳＷ１〜ＳＷ３の回路図である。
Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and Kenji Taniguchi, ``Test structure for precise statistical characteristics measurement of MOSFETs,'' IEEE 2002 Int. Conference on Microelectronic Test Structure ( ICMTS 2002 ), pp. 49-54, April 2002

しかしながら、上述の従来技術に係るＤＭＡ−ＴＥＧによれば、大規模なＤＭＡ−ＴＥＧ（例えばｍ＝ｎ＝１０２４、すなわち１Ｍ個のトランジスタ評価が出来るＴＥＧ）を構成した場合、共通ドレイン線Ｄ１には１０２４個のトランジスタが接続される。ここで、微細トランジスタにオフリーク電流が１０ｐＡ程度流れる場合には、非選択のトランジスタに流れるリーク電流の総和は１０ｐＡ×１０２３個＝１０．２ｎＡとなり、選択されたトランジスタに流れるドレイン電流に対して無視できないので、高精度な測定が出来ないという問題があった。

この場合、非選択ゲート電圧ＶＧＸに−０．３Ｖを印加するとリーク電流は１桁〜２桁減少するため、リーク電流対策として有効である。しかし、例えばドレイン電圧が１．０Ｖであるとドレイン−ゲート間の電圧差は１．３Ｖとなり、ＧｉＤＬ(Gate induced Drain Leakage)と呼ばれるリーク電流が生じる。すなわち、ドレイン近傍の空乏層がゲート電圧で変調され、表面付近の空乏層に高電界が印加され、Band to Band（半導体のエネルギーバンド間）のリーク電流がドレインから基板に流れてしまい、測定精度が悪化するという問題があった。

また、共通ソース線Ｓ１〜Ｓｎにはソース電圧センス端子（Source Sense）が設けられており、共通ソース線Ｓ１〜Ｓｎの電圧を測定できるが、共通ソース線Ｓ１〜Ｓｎに１本設けられているだけである。従って、例えばＴＥＧの両端に位置するＤＵＴ１１とＤＵＴ1ｍのソース電位は共通ソース線Ｓ１〜Ｓｎの抵抗によって電位差が生じてしまうので、高精度な測定が出来ないという問題もあった。

さらに、微細トランジスタは酸化膜が非常に薄いため、ゲートリーク電流がドレイン、ソースに流れる。ここで、共通ゲート線Ｇ１〜Ｇｍにはそれぞれ１０２４個のトランジスタのゲートが並列に接続されているため、上記ゲートリーク電流が無視できず高精度な測定が出来ないという問題もあった。

本発明は上記事情を考慮してなされたもので、その目的は、大規模な半導体素子を高精度に測定できる半導体評価回路を提供する事である。

本発明は上記の課題を解決するためになされたもので、本発明に係る半導体評価回路は、トランジスタ特性を評価するための半導体評価回路であって、被測定トランジスタを行及び列方向にマトリックス状に配列してなる評価セルアレイと、前記評価セルアレイの各行に属する前記被測定トランジスタのドレインが接続された複数の共通ドレイン線と、前記評価セルアレイの各列に属する前記被測定トランジスタのソースが接続された複数の共通ソース線と、前記評価セルアレイの各列に属する前記被測定トランジスタのゲートが接続された複数の前記共通ゲート線と、評価対象の前記被測定トランジスタが属する行の前記共通ドレイン線をドレイン電圧に設定し、それ以外の前記共通ドレイン線を第１電圧に設定する第１制御手段と、評価対象の前記被測定トランジスタが属する列の前記共通ソース線をソース電圧に設定し、それ以外の前記共通ソース線をソースバイアス電圧に設定する第２制御手段と、評価対象の前記被測定トランジスタが属する列の前記共通ゲート線をゲート電圧に設定し、それ以外の前記共通ゲート線を前記第１電圧に設定する第３制御手段と、から構成される。
本発明によれば、評価対象の被測定トランジスタが属する列以外の列に属する被測定トランジスタのソースに、被測定トランジスタのソースに印加されるソース電圧とは異なるソースバイアス電圧を与えることができる。

上記半導体評価回路において、前記第１制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が、前記ドレイン電圧が印加されるドレイン電圧印加端子に接続された複数の第１スイッチと、一端が各々の前記共通ドレイン線に接続され、他端に前記第１電圧が印加される複数の第２スイッチと、を含み、前記評価対象の被測定トランジスタが属する行の前記共通ドレイン線に接続された前記第１スイッチを閉状態、前記第２スイッチを開状態に設定し、それ以外の前記第１スイッチを開状態、前記第２スイッチを閉状態に設定し、前記第２制御手段は、一端が各々の前記共通ソース線に接続され、他端が、前記ソース電圧が印加されるソース電圧印加端子に接続された複数の第３スイッチと、一端が各々の前記共通ソース線に接続され、他端が、前記ソースバイアス電圧が印加されるソースバイアス電圧印加端子に接続された複数の第４スイッチと、から構成され、前記評価対象の被測定トランジスタが属する列の前記共通ソース線に接続された前記第３スイッチを閉状態、前記第４スイッチを開状態に設定し、それ以外の前記第３スイッチを開状態、前記第４スイッチを閉状態に設定し、前記第３制御手段は、一端が各々の前記共通ゲート線に接続され、他端が、前記ゲート電圧が印加されるゲート電圧印加端子に接続された複数の第５スイッチと、一端が各々の前記共通ゲート線に接続され、他端に前記第１電圧が印加される複数の第６スイッチと、から構成され、前記評価対象の被測定トランジスタが属する列の前記共通ゲート線に接続された前記第５スイッチを閉状態、前記第６スイッチを開状態に設定し、それ以外の前記第５スイッチを開状態、前記第６スイッチを閉状態に設定することを特徴とする。

上記半導体評価回路において、一端が各々の前記共通ドレイン線に接続され、他端が電圧を測定するためのドレインセンス端子に接続された複数の第７スイッチと、一端が各々の前記共通ソース線に接続され、他端が電圧を測定するためのソースセンス端子に接続された複数の第８スイッチと、を更に備え、前記評価対象の被測定トランジスタが属する行の前記共通ドレイン線に接続された前記第７スイッチが閉状態となり、それ以外の前記第７スイッチが開状態となり、前記評価対象の被測定トランジスタが属する列の前記共通ソース線に接続された前記第８スイッチが閉状態となり、それ以外の前記第８スイッチが開状態となることを特徴とする。
本発明によれば、ソースセンス端子とドレインセンス端子が評価対象の被測定トランジスタのソースとドレインにそれぞれ接続されるので、ソース電圧とドレイン電圧を正確に測定できる。それにより、測定精度が高くなる。

上記半導体評価回路において、前記第１電圧と前記ソース電圧は接地電圧であり、前記ソースバイアス電圧は、前記接地電圧よりも高いことを特徴とする。
本発明によれば、評価対象の被測定トランジスタが属する列以外の列に属する非選択の被測定トランジスタのソースに接地電圧よりも高いソースバイアス電圧を印加し、ゲートを接地するので、それら非選択の被測定トランジスタのオフリーク電流を低減させることができる。また、それら非選択の被測定トランジスタのゲート−ドレイン間電圧差を大きくする必要がないため、リーク電流ＧｉＤＬとゲートリーク電流も低減させることができる。

本発明によれば、評価対象のトランジスタが属する列以外の列に属する非選択のトランジスタのソースに、微小のソースバイアス電圧を印加し、ゲートに接地電圧を印加するようにしたので、それら非選択のトランジスタのオフリーク電流とリーク電流ＧｉＤＬとゲートリーク電流を低減させることができる。従って、大規模な半導体素子を高精度に測定できる半導体評価回路を実現出来る。

＜第１の実施形態＞
以下、図２を参照して本発明の第１の実施形態について説明する。
図２は、本発明の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、ＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８〜ＳＷ１０，ＳＷ１２はスイッチ、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ１１はトランジスタ、Ｔ１〜Ｔ４は被測定トランジスタである。

このＤＭＡ−ＴＥＧは、被測定トランジスタがｍ×ｎ個（ｍ，ｎは正の整数）のマトリックスを構成するが、理解を容易にするために４個分のマトリックスのみを図示している。また、被測定トランジスタＴ１〜Ｔ４は耐圧の低い微細トランジスタであり、これら以外は例えば３Ｖの耐圧を有するトランジスタから構成される。

共通ドレイン線Ｄ１には被測定トランジスタＴ１，Ｔ２のドレインが共通接続される。また、共通ドレイン線Ｄ２には被測定トランジスタＴ３，Ｔ４のドレインが共通接続される。また、共通ドレイン線Ｄ１は、スイッチＳＷ１を介してドレイン端子（Drain）に接続されると共に、トランジスタＳＷ３を介してＧＮＤに接続される。さらに、共通ドレイン線Ｄ２は、スイッチＳＷ２を介してドレイン端子（Drain）に接続されると共に、トランジスタＳＷ４を介してＧＮＤに接続される。

また、被測定トランジスタＴ１，Ｔ３のソースはドレイン線Ｄ１，Ｄ２と直交する共通ソース線Ｓ１に接続され、被測定トランジスタＴ２，Ｔ４のソースは共通ソース線Ｓ２に接続される。また、共通ソース線Ｓ１は、スイッチＳＷ６を介してソースバイアス端子（Source Bias）に接続されると共に、スイッチＳＷ８を介してソース端子（Source）にも接続される。さらに、共通ソース線Ｓ２は、スイッチＳＷ１０を介してソースバイアス端子（Source Bias）に接続されると共に、スイッチＳＷ１２を介してソース端子（Source）にも接続される。

また、被測定トランジスタＴ１，Ｔ３のゲートは共通ゲート線Ｇ１に接続され、被測定トランジスタＴ２，Ｔ４のゲートは共通ゲート線Ｇ２に接続される。また、共通ゲート線Ｇ１は、スイッチＳＷ５を介してゲート端子（Gate）に接続されると共に、トランジスタＳＷ７を介してＧＮＤに接続される。さらに、共通ゲート線Ｇ２は、スイッチＳＷ９を介してゲート端子（Gate）に接続されると共に、トランジスタＳＷ１１を介してＧＮＤに接続される。

なお、スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８〜ＳＷ１０，ＳＷ１２とトランジスタＳＷ３，ＳＷ４，ＳＷ７，ＳＷ１１は、図示しないデコーダの出力信号によって制御される。

また、図示しない電源により、ドレイン端子（Drain）にはドレイン電圧（一例として１．０Ｖとする）が印加され、ゲート端子（Gate）にはゲート電圧（一例として１．０Vとする）が印加され、ソース端子（Source）にはソース電圧（一例として０Ｖとする）が印加され、ソースバイアス端子（Source Bias）にはソースバイアス電圧（一例として０．３Vとする）が印加される。

ここで、上記スイッチＳＷ１，ＳＷ２とトランジスタＳＷ３，ＳＷ４と図示しないデコーダは、本発明における第１制御手段として機能する。
また、上記スイッチＳＷ６，ＳＷ８，ＳＷ１０，ＳＷ１２と図示しないデコーダは、本発明における第２制御手段として機能する。
また、上記スイッチＳＷ５，ＳＷ９とトランジスタＳＷ７，ＳＷ１１と図示しないデコーダは、本発明における第３制御手段として機能する。

さらに、上記スイッチＳＷ１，ＳＷ２は本発明における第１スイッチとして、トランジスタＳＷ３，ＳＷ４は第２スイッチとして機能する。
また、上記スイッチＳＷ８，ＳＷ１２は本発明における第３スイッチとして、スイッチＳＷ６，ＳＷ１０は第４スイッチとして機能する。
また、上記スイッチＳＷ５，ＳＷ９は本発明における第５スイッチとして、トランジスタＳＷ７，ＳＷ１１は第６スイッチとして機能する。

次に、このＤＭＡ−ＴＥＧの動作を説明する。ここでは、一例として被測定トランジスタＴ１が評価対象として選択された場合について、ドレイン電圧は１．０V、ゲート電圧は１．０V、ソース電圧は０V、ソースバイアス電圧は０．３Vとして説明する。
まず、図示しないデコーダの制御に基づいてスイッチＳＷ１がオン（閉状態）し、トランジスタＳＷ３がオフ（開状態）する。それにより、共通ドレイン線Ｄ１にはドレイン電圧（１．０Ｖ）が印加される。

一方、スイッチＳＷ２がオフ、トランジスタＳＷ４がオンし、共通ドレイン線Ｄ２はＧＮＤに接続され、０Ｖに設定される。また、スイッチＳＷ５がオン、トランジスタＳＷ７がオフし、共通ゲート線Ｇ１にはゲート電圧（１．０V）が印加される。

また、スイッチＳＷ６がオフ、スイッチＳＷ８がオンし、共通ソース線Ｓ１にはソース電圧（０Ｖ）が印加される。
さらに、スイッチＳＷ９がオフ、トランジスタＳＷ１１がオンし、共通ゲート線Ｇ２はＧＮＤに接続される。また、スイッチＳＷ１０がオン、スイッチＳＷ１２がオフし、共通ソース線Ｓ２にはソースバイアス電圧（０．３Ｖ）が印加される。
即ち、この状態で被測定トランジスタＴ１のドレインに１．０Ｖ、ソースに０Ｖ、ゲートに１．０Ｖが印加されて特性が測定できる。

つまり、第１制御手段は、評価対象の被測定トランジスタＴ１が属する行の共通ドレイン線Ｄ１をドレイン電圧に設定し、それ以外の共通ドレイン線Ｄ２を第１電圧（０Ｖ）に設定する。
また、第２制御手段は、評価対象の被測定トランジスタＴ１が属する列の共通ソース線Ｓ１をソース電圧に設定し、それ以外の共通ソース線Ｓ２をソースバイアス電圧に設定する。
また、第３制御手段は、評価対象の被測定トランジスタＴ１が属する列の共通ゲート線Ｇ１をゲート電圧に設定し、それ以外の共通ゲート線Ｇ２を第１電圧（０Ｖ）に設定する。

次に、評価対象外である非選択の被測定トランジスタＴ２〜Ｔ４のバイアス状態について説明する。
まず、被測定トランジスタＴ２に関しては、上述したスイッチの状態によりドレインが１．０V、ソースが０．３V、ゲートが０Vとなる。つまり、ゲートとソース間の電圧差が−０．３Vになるため、被測定トランジスタＴ２のオフリークはほぼ０となる。また、ドレインとゲート間の電圧差は１．０Vを維持しているのでリーク電流ＧｉＤＬは流れず、ゲートリーク電流も流れない。
ここで、ソースバイアス電圧は、評価対象外の被測定トランジスタＴ２のリーク電流を低減できるように調整される。

また、被測定トランジスタＴ３に関しては、上述したスイッチの状態によりドレインとソースが０V、ゲートが所定の電圧となる。ここで、ドレインとソース間の電圧が０Ｖであるため、被測定トランジスタＴ３に電流は流れない。

また、被測定トランジスタＴ４に関しては、上述したスイッチの状態によりドレインＤ２が０V、ソースＳ２が０．３V、ゲートが０Vとなる。ここで、ソースからドレインへ経路Ｌ２に沿ってオフリーク電流が流れるが、この電流はスイッチＳＷ４を介してＧＮＤへ流れるので、被測定トランジスタＴ１の測定に影響はない。

ここで、注意を要する点について説明する。共通ドレイン線Ｄ２と共通ソース線Ｓ１に電位差が生じた場合、被測定トランジスタＴ３のドレインとソース間に電位差が生じて電流が流れる。その結果、ソース端子（Source）には選択された被測定トランジスタＴ１を流れる電流に加えて、リーク経路Ｌ１に示すように非選択の被測定トランジスタＴ３を通して回り込んできた電流が加わるため、測定精度が悪化する。

そのため、被測定トランジスタＴ３のドレインとソース間に電位差が生じない様に、共通ドレイン線Ｄ２と共通ソース線Ｓ１は配線幅を広くして抵抗値を下げることが重要である。これにより、被測定トランジスタＴ３のドレイン電圧は０Ｖに近くなり、ソース電圧も０Ｖに近くなるので、流れる電流はほぼ０となる。

但し、被測定トランジスタＴ３のドレインとソース間に電位差が生じた場合であっても、被測定トランジスタＴ１の電流を測定するときにソース端子（Source）に流れる電流のみではなくドレイン端子（Drain）に流れる電流も測定することで、その差分から被測定トランジスタＴ１に流れる電流が分かる。

以上のように、ドレイン線と直交してソース線を設け、非選択のソース線には微小のバイアス電圧を印加することで、非選択のトランジスタのオフリークを低減させ、併せて、リーク電流ＧｉＤＬとゲートリーク電流を低減させることができるので、被測定トランジスタの高精度な測定が可能になる。

＜第２の実施形態＞
次に、図３を参照して本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、ＤＵＴ１１，ＤＵＴ１ｍ，ＤＵＴ２１，ＤＵＴ２ｍ，ＤＵＴｎ１，ＤＵＴｎｍは被測定トランジスタ、ＸＤｅｃ１，ＸＤｅｃ２，ＸＤｅｃｎ，Ｙｄｅｃ１，Ｙｄｅｃｍはデコーダ、ＸＳＷ１，ＸＳＷ２，ＸＳＷｎ、ＹＳＷ１，ＹＳＷｍはトランジスタスイッチ、３０，３１はプリデコーダである。

このＤＭＡ−ＴＥＧは、被測定トランジスタがｍ×ｎ個（ｍ，ｎは正の整数）のマトリックスを構成するが、理解を容易にするために６個分のマトリックスのみを図示している。

共通ドレイン線Ｄ１にはｍ個のトランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインが接続される。また、共通ソース線Ｓ１にはｎ個のトランジスタＤＵＴ１１〜ＤＵＴｎ１のソースが接続される。同様にして、共通ドレイン線Ｄｎにはｍ個のトランジスタＤＵＴｎ１〜ＤＵＴｎｍのドレインが接続され、共通ソース線Ｓｍにはｎ個のトランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのソースが接続される。

また、このＤＭＡ−ＴＥＧは、測定精度を高くするためにケルビンセンスを採用している。各共通ドレイン線Ｄ１〜Ｄｎには共通ドレインセンス線ＤＳ１〜ＤＳｎが接続され、各共通ソース線Ｓ１〜Ｓｍには共通ソースセンス線ＳＳ１〜ＳＳｍが接続されている。ケルビンセンスについては後述する。

また、共通ドレインセンス線ＤＳ１〜ＤＳｎは、それぞれスイッチＳＷ６−１〜ＳＷ６−ｎ（第７スイッチ）を介してドレインセンス線（Drain Sense）に接続されている。また、共通ソースセンス線ＳＳ１〜ＳＳｍは、それぞれスイッチＳＷ５−１〜ＳＷ５−ｍ（第８スイッチ）を介してソースセンス線（Source Sense）に接続されている。

次に、被測定トランジスタの選択動作について説明する。
まず、プリデコーダ３０は、外部からアドレス信号を受けて選択アドレスを出力する。次に、デコーダＸＤｅｃ１〜ＸＤｅｃｎはプリデコーダ３０からの選択信号を受け、トランジスタスイッチＸＳＷ１〜ＸＳＷｎを制御して、ドレインフォース線（Drain Force）とドレインセンス線（Drain Sense）に共通接続される被測定トランジスタ群を選択する。

つまり、トランジスタスイッチＸＳＷ１〜ＸＳＷｎは、内部のスイッチを用いて、選択された被測定トランジスタ群の共通ドレイン線Ｄ１〜Ｄｎをドレインフォース線（Drain Force）に接続し、共通ドレインセンス線ＤＳ１〜ＤＳｎをドレインセンス線（Drain Sense）に接続し、選択されなかった被測定トランジスタ群の共通ドレイン線Ｄ１〜ＤｎをＧＮＤに接続する。

同様に、プリデコーダ３１は、外部からアドレス信号を受けて選択アドレスを出力する。デコーダＹＤｅｃ１〜ＹＤｅｃｍはプリデコーダ３１からの選択信号を受けて、ソースフォース線（Source Force）とソースセンス線（Source Sense）とソースバイアス線（Source Bias）とゲート線（Gate）に共通接続されるトランジスタ群を選択する。

つまり、トランジスタスイッチＹＳＷ１〜ＹＳＷｍは、内部のスイッチを用いて、選択された被測定トランジスタ群の共通ゲート線Ｇ１〜Ｇｍをゲート線（Gate）に接続し、共通ソース線Ｓ１〜Ｓｍをソースフォース線（Source Force）に接続し、共通ソースセンス線ＳＳ１〜ＳＳｍをソースセンス線（Source Sense）に接続する。また、トランジスタスイッチＹＳＷ１〜ＹＳＷｍは、選択されなかった被測定トランジスタ群の共通ゲート線Ｇ１〜ＧｍをＧＮＤに接続し、共通ソース線Ｓ１〜Ｓｍをソースバイアス線（Source Bias）に接続する。

ここで、トランジスタスイッチＸＳＷ１，ＸＳＷ２，ＸＳＷｎ、ＹＳＷ１，ＹＳＷｍについて説明する。例えば、トランジスタスイッチＹＳＷ１には、スイッチＳＷ１−１〜ＳＷ５−１が含まれる。このうち、ゲート線（Gate）に接続されるスイッチＳＷ２−１は、電圧振幅が大きいゲート電圧が印加されるので、ＮＭＯＳとＰＭＯＳを抱き合わせたスイッチ（図１（ｂ）と同じ）を用いる。

一方、ソースフォース線（Source Force）、ソースバイアス線（Source Bias）、ソースセンス線（Source Sense）、ＧＮＤに接続されるスイッチＳＷ１−１，ＳＷ３−１〜ＳＷ５−１は、印加される電圧が０Ｖ〜０．３Ｖ程度の低い電圧であるため、ＮＭＯＳのみでも十分導通する。従って、スイッチＳＷ１−１，ＳＷ３−１〜ＳＷ５−１は、ＮＭＯＳとＰＭＯＳを抱き合わせたスイッチの代わりにＮＭＯＳのみのスイッチで構成され、面積削減を図っている。

上述した選択動作によって、第１の実施形態において説明した動作と同様に、選択された被測定トランジスタの測定が行える。
次に、選択された被測定トランジスタの測定動作について、第１の実施形態とは異なる部分を説明する。

このＤＭＡ−ＴＥＧはドレインセンス線（Drain Sense）とソースセンス線（Source Sense）を用いて、ケルビンセンスを行うことができる。被測定トランジスタＤＵＴ１１を測定する一例について、以下に具体的に説明する。

被測定トランジスタＤＵＴ１１が選択されると、そのドレインにはドレインフォース線（Drain Force）から例えば１Ｖが印加され、ソースにはソースフォース線（Source Force）から例えば０Ｖが印加され、ゲートにはゲート線（Gate）から例えば１Ｖが印加されて被測定トランジスタＤＵＴ１１に電流が流れる。

また、ドレインセンス線（Drain Sense）に接続された図示しない電圧計によって、被測定トランジスタＤＵＴ１１のドレイン電圧が測定される。ここで、上記電圧計に流れる電流が無視できるとすると、共通ドレインセンス線ＤＳ１はドレインフォース線（Drain Force）から最も遠い被測定トランジスタＤＵＴ１ｍのドレインに接続されているため、共通ドレインセンス線ＤＳ１には電流が流れない。そのため、被測定トランジスタＤＵＴ１１のドレイン電圧を正確に測定することができ、その電圧値を基にドレインフォース線（Drain Force）に接続される図示しない電源の電圧を調整することで、被測定トランジスタＤＵＴ１１のドレイン電圧を正確に制御できる。

すなわち、ドレインフォース線（Drain Force）に接続される図示しない電源の電圧と、被測定トランジスタＤＵＴ１１のドレイン電圧とが、共通ドレイン線ＤＳ１の配線抵抗に起因して異なる場合であっても、ドレイン電圧を所望の値に制御できるので測定精度が高くなる。

同様に、ソースセンス線（Source Sense）に接続された図示しない電圧計によって、被測定トランジスタＤＵＴ１１のソース電圧が測定される。従って、被測定トランジスタＤＵＴ１１のソース電圧を正確に測定することができ、その電圧値を基にソースフォース線（Source Force）に接続される図示しない電源の電圧を調整することで、被測定トランジスタＤＵＴ１１のソース電圧を正確に制御できる。つまり、ケルビンセンスを用いることで測定精度が高くなる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、被測定トランジスタの個数は上述した例に限られない。また、行と列の関係を入れ替えても良い。

従来技術に係るＤＭＡ−ＴＥＧの回路図である。 本発明の第１の実施形態に係るＤＭＡ−ＴＥＧの回路図である。 本発明の第２の実施形態に係るＤＭＡ−ＴＥＧの回路図である。

符号の説明

ＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８〜ＳＷ１０，ＳＷ１２ スイッチ、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ１１ トランジスタ、Ｔ１〜Ｔ４ 被測定トランジスタ、ＤＵＴ１１，ＤＵＴ１ｍ，ＤＵＴ２１，ＤＵＴ２ｍ，ＤＵＴｎ１，ＤＵＴｎｍ 被測定トランジスタ、ＸＤｅｃ１，ＸＤｅｃ２，ＸＤｅｃｎ，Ｙｄｅｃ１，Ｙｄｅｃｍ デコーダ、ＸＳＷ１，ＸＳＷ２，ＸＳＷｎ、ＹＳＷ１，ＹＳＷｍ トランジスタスイッチ、３０，３１ プリデコーダ

Claims (4)

1. トランジスタ特性を評価するための半導体評価回路であって、
   被測定トランジスタを行及び列方向にマトリックス状に配列してなる評価セルアレイと、
   前記評価セルアレイの各行に属する前記被測定トランジスタのドレインが接続された複数の共通ドレイン線と、
   前記評価セルアレイの各列に属する前記被測定トランジスタのソースが接続された複数の共通ソース線と、
   前記評価セルアレイの各列に属する前記被測定トランジスタのゲートが接続された複数の前記共通ゲート線と、
   評価対象の前記被測定トランジスタが属する行の前記共通ドレイン線をドレイン電圧に設定し、それ以外の前記共通ドレイン線を第１電圧に設定する第１制御手段と、
   前記評価対象の被測定トランジスタが属する列の前記共通ソース線をソース電圧に設定し、それ以外の前記共通ソース線をソースバイアス電圧に設定する第２制御手段と、
   前記評価対象の被測定トランジスタが属する列の前記共通ゲート線をゲート電圧に設定し、それ以外の前記共通ゲート線を前記第１電圧に設定する第３制御手段と、
   を備えた半導体評価回路。
2. 前記第１制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が、前記ドレイン電圧が印加されるドレイン電圧印加端子に接続された複数の第１スイッチと、
   一端が各々の前記共通ドレイン線に接続され、他端に前記第１電圧が印加される複数の第２スイッチと、を含み、
   前記評価対象の被測定トランジスタが属する行の前記共通ドレイン線に接続された前記第１スイッチを閉状態、前記第２スイッチを開状態に設定し、それ以外の前記第１スイッチを開状態、前記第２スイッチを閉状態に設定し、
   前記第２制御手段は、一端が各々の前記共通ソース線に接続され、他端が、前記ソース電圧が印加されるソース電圧印加端子に接続された複数の第３スイッチと、
   一端が各々の前記共通ソース線に接続され、他端が、前記ソースバイアス電圧が印加されるソースバイアス電圧印加端子に接続された複数の第４スイッチと、から構成され、
   前記評価対象の被測定トランジスタが属する列の前記共通ソース線に接続された前記第３スイッチを閉状態、前記第４スイッチを開状態に設定し、それ以外の前記第３スイッチを開状態、前記第４スイッチを閉状態に設定し、
   前記第３制御手段は、一端が各々の前記共通ゲート線に接続され、他端が、前記ゲート電圧が印加されるゲート電圧印加端子に接続された複数の第５スイッチと、
   一端が各々の前記共通ゲート線に接続され、他端に前記第１電圧が印加される複数の第６スイッチと、から構成され、
   前記評価対象の被測定トランジスタが属する列の前記共通ゲート線に接続された前記第５スイッチを閉状態、前記第６スイッチを開状態に設定し、それ以外の前記第５スイッチを開状態、前記第６スイッチを閉状態に設定することを特徴とする請求項１に記載の半導体評価回路。
3. 一端が各々の前記共通ドレイン線に接続され、他端が電圧を測定するためのドレインセンス端子に接続された複数の第７スイッチと、
   一端が各々の前記共通ソース線に接続され、他端が電圧を測定するためのソースセンス端子に接続された複数の第８スイッチと、を更に備え、
   前記評価対象の被測定トランジスタが属する行の前記共通ドレイン線に接続された前記第７スイッチが閉状態となり、それ以外の前記第７スイッチが開状態となり、
   前記評価対象の被測定トランジスタが属する列の前記共通ソース線に接続された前記第８スイッチが閉状態となり、それ以外の前記第８スイッチが開状態となることを特徴とする請求項２に記載の半導体評価回路。
4. 前記第１電圧と前記ソース電圧は接地電圧であり、
   前記ソースバイアス電圧は、前記接地電圧よりも高いことを特徴とする請求項１から請求項３までの何れか１項に記載の半導体評価回路。

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