JP2007507054A

JP2007507054A - Ｍｒａｍセルにおける加速寿命試験

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Publication number: JP2007507054A
Application number: JP2006528048A
Authority: JP
Inventors: ジェイ．ガルニ、ブラッドリー; ジェイ．アンドレ、トーマス; ジェイ．ナハス、ジョセフ
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2003-09-26
Filing date: 2004-09-14
Publication date: 2007-03-22
Anticipated expiration: 2024-09-14
Also published as: EP1671328A1; TW200519942A; US20050068815A1; TWI349935B; US6894937B2; WO2005034130A1; KR101054675B1; EP1671328A4; KR20060094518A; CN100550187C; JP4588706B2; CN1842871A

Abstract

回路（３０）は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）（１０）の加速寿命試験において、ＭＲＡＭ（１０）の記憶素子を構成する磁気トンネル接合（ＭＴＪ）（３４〜４８）にストレス電圧を印加する。このストレス電圧は、通常動作に比べて所定の劣化加速度を生じさせるように選択される。ソースフォロワ回路（７０）は、寿命試験における任意の時点で複数のメモリセルの一部分にストレス電圧を印加するために用いられる。ストレス電圧は、ストレスを受けるメモリアレイ（１２）の一部の読み出し特性を模擬する回路（２４）によって、所望の電圧に維持される。その結果、加速の大きさがメモリセル（３４〜４８）の全てについて適切に与えられるように、ＭＴＪ（３４〜４８）に印加される電圧が厳密に生成される。

Description

本発明は、ＭＲＡＭに関し、特には、ＭＲＡＭセル用の加速寿命試験に関する。

半導体の製造において、信頼性の高いものは一般に極めて好ましい特性を有しており、これは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory ）においても同様に言えることである。ＭＲＡＭを含む半導体を試験する場合の困難さは、ある機能について、まだ障害は現れていないが、最終的に機能障害を引き起こす不良を含み得るといったことにある。それ故、通常の機能試験では、その不良は特定されないため、潜在的不良とも呼ばれる。この潜在的不良を特定するのに有用な一般的手法に、動作電圧を通常の動作電圧を越える電圧に増加させ、その不良に関して十分なストレスを与えることで、その不良を機能異常として明らかにさせる手法がある。こうして機能試験を通じて機能異常が検出されることにより、そのデバイスが取り除かれる。この種の試験は、通常ＭＲＡＭが有するトンネル接合に適用されてきているが、比較的少数である。

しかしながら、潜在的不良について比較的大きなメモリの各メモリセルを試験することが要求される場合、困難が生じる。従って、比較的大きなＭＲＡＭアレイを潜在的不良について試験するための技術が必要である。

一つの側面では、回路は、磁気抵抗型ランダム・アクセス・メモリ（ＭＲＡＭ）の加速寿命試験において、ＭＲＡＭの記憶素子を構成する磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）にストレス電圧を印加する。ストレス電圧は、通常動作に比べて所定の劣化加速度を生じさせるように選択される。ストレス電圧は、寿命試験における任意の時点で複数のメモリセルの一部分に印加される。ストレス電圧は、ストレスを受けるメモリアレイの一部の読み出し特性を模擬する回路によって、所望の電圧に維持される。これは、以下の説明及び図面を参照することによって、より理解される。

本発明は例示によって説明されるが、添付の図によって制限されるものではない。図において、同様の参照番号は類似の構成要素を示す。
当業者であれば、図中の構成要素は、簡潔性かつ明確性のために示されているものであり、必ずしも正確に縮尺されたものではないことを理解し得る。例えば、図中の構成要素のうちの幾つかの寸法は本発明の実施形態の理解を深めるために、他の構成要素に対して誇張されている。

図１は、ＭＲＡＭセルのアレイ１２、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ１及びＷＬ２に接続されたロウデコーダ、模擬回路２４、ストレスデコーダ２６、コラム読出回路１４、コラム読出回路１６、コラム読出回路１８及びコラム読出回路２０を有するメモリ１０の一部分を示す。アレイ１２は、ワード線ＷＬ１及びビット線５０，５２，５４，５６，５８，６０，６２，６４にそれぞれ接続されたメモリセル３４，３６，３８，４０，４２，４４，４６，４８を有する。他の同様なメモリセル群がワード線ＷＬ２及び同一のビット線に接続されている。メモリ１０は、図１の部分には示されない更に多くのメモリセルを含み得る。また、メモリ１０は、更に多くの又はより少ないコラム読出回路を含み得る。各コラム読出回路は、図１に示されない更に多くのビット線を含み得る。コラム読出回路１４〜２０はそれぞれ、センスアンプ、ストレス回路、及びコラムデコーダを含む。詳しくは、図示されるように、コラム読出回路１６は、模擬回路２４、ストレスデコーダ２６、ビット線５０，５２，５４，５６、及び他の複数のビット線に接続され、ストレスイネールブル信号ＳＥを受け取るストレス回路３０を備えている。同様に、コラム読出回路１８は、図示されるように、模擬回路２４、ストレスデコーダ２６、ビット線５８，６０，６２，６４、及び図示されない他の複数のビット線に接続され、ストレスイネールブル信号ＳＥを受け取るストレス回路３２を有している。模擬回路２４は信号ＳＥを受け取り、基準電圧Ｖ_Rを出力として供給する。ストレスデコーダ２６は、信号ＳＥとコラムアドレスとを受け取り、その出力はストレス回路３０，３２、及び図示されない他のストレス回路に接続されている。

図２は、トランジスタ７０、トランジスタ７２、インバータ７４、トランジスタ７８、トランジスタ８０、トランジスタ８２、トランジスタ８４及びローカルコラムデコーダ７６を備えるストレス回路３０のより詳細な図を示す。トランジスタ７０は、基準電圧Ｖ_Rを受け取るゲートと、ソースとを有する。トランジスタ７０は、図示されるように、好ましくは、ゲート絶縁膜の厚いトランジスタであるが、標準的な厚さのゲート絶縁膜を有するトランジスタでもよい。Ｖ_DD1には、大部分の他のトランジスタに印加される電圧よりも高い電圧、例えば３．３ボルトが供給される。トランジスタ７２は、トランジスタ７０のソースに接続されたドレインと、グランドに接続されたソースと、ゲートとを有する。インバータ７４は、信号ＳＥを受け取る入力と、トランジスタ７２のゲートに接続された出力とを有する。トランジスタ７８は、ビット線５０に接続されたソースと、トランジスタ７０のソースに接続されたドレインと、信号ＳＥ１を受け取るゲートとを有する。トランジスタ８０は、ビット線５２に接続されたソースと、トランジスタ７０のソースに接続されたドレインと、信号ＳＥ１を受け取るゲートとを有する。トランジスタ８２は、ビット線５４に接続されたソースと、トランジスタ７０のソースに接続されたドレインと、信号ＳＥ２を受け取るゲートとを有する。トランジスタ８４は、ビット線５６に接続されたドレインと、トランジスタ７０のソースに接続されたソースと、信号ＳＥ２を受け取るゲートとを有する。ローカルコラムデコーダ７６は、コラムアドレスと信号ＳＥを受け取り、信号ＳＥ１及びＳＥ２を出力として供給する。トランジスタ７０のソースには、ストレス電圧Ｖ_Sが供給される。

図３は、模擬回路２４及びトランジスタ７０の回路図を示す。模擬回路２４は、ストレス基準回路９２、差動増幅器９４、トランジスタ９０，９６，１０２，９８，１０４及びＭＴＪ１００，１０６を備える。基準回路９２は、ストレス基準電圧Ｖ_SRを出力として供給する。差動増幅器９４は、ストレス基準電圧Ｖ_SRを受け取る非反転入力と、反転入力と、出力とを有する。トランジスタ９０は、Ｖ_DD1に接続されたドレインと、差動増幅器９４の出力に接続されたゲートと、ソースとを有する。トランジスタ９６は、トランジスタ９０のソースに接続されたドレインと、Ｖ_DD1に供給されるよりも高い電圧が供給される正電源端子Ｖ_DD2に接続されたゲートと、ソースとを有する。トランジスタ１０２は、トランジスタ９０のソース及び図示されない他の複数のトランジスタのソースに接続されたドレインと、正電源端子Ｖ_DD2に接続されたゲートと、ソースとを有する。トランジスタ９８は、トランジスタ９６のソースに接続されたドレインと、Ｖ_DD2に接続されたゲートと、ソースとを有する。トランジスタ１０４は、トランジスタ１０２のソースに接続されたドレインと、Ｖ_DD2に接続されたゲートと、ソースとを有する。ＭＴＪ１００は、トランジスタ９８のソースに接続された第１端子と、グランドに接続された第２端子とを有する。ＭＴＪ１０６は、トランジスタ９８，１０４及び図示されない他の複数のトランジスタのソース、かつ差動増幅器９４の反転入力に接続された第１端子と、グランドに接続された第２端子とを有する。基準電圧Ｖ_Rを供給する差動増幅器９４の出力は、トランジスタ７０のゲート、更には、ストレス回路３２などの他の複数のストレス回路のソースフォロワトランジスタに接続されている。

動作時において、寿命試験は、ＭＲＡＭセルの一部にストレス電圧を順次に印加することによって、メモリ１０のメモリセルを通じて周期的に行われる。メモリセル３４，３６，４２，４４を含む一部については、ワード線ＷＬ１が活性され、ビット線５０，５２，５８，６０が選択される。ストレスイネールブル信号が外部から供給されると、トランジスタ７２がオフされるとともに、ローカルコラムデコーダ７６から論理ハイの信号ＳＥ１が供給されるようになる。論理ハイの信号ＳＥ１によって、トランジスタ７８，８０がオンされる。また、信号ＳＥにより差動増幅器９４が活性され、基準電圧Ｖ_Rがトランジスタ７０のゲートに印加されるようになる。トランジスタ７０は、ソースフォロワ構成であるため、該トランジスタ７０のソースに現れる電圧、即ちストレス電圧Ｖ_Sは、およそ基準電圧Ｖ_Rを下回る閾値電圧となる。トランジスタ７８，８０は導通状態にあるため、ストレス電圧Ｖ_Sは、ビット線５０，５２に供給される。ワード線ＷＬ１は活性状態にあるため、ストレス電圧Ｖ_Sは、メモリセル３４，３６のＭＴＪに印加される。同様に、ストレス回路３２は、ストレス電圧Ｖ_Sをメモリセル４２，４４のＭＴＪに印加する。図示されるように、ストレスを受ける２つの隣接するメモリセル３４，３６は、同時に選択される。実際には異なる数の隣接するメモリセルが同時にストレスにさらされる。例えば、８つが効果的な数であることが分かっている。

模擬回路２４は、メモリセルのＭＴＪに印加される電圧が所望のストレス電圧となるように、基準電圧Ｖ_Rを供給する。差動増幅器９４は、ストレス基準電圧Ｖ_SRを受け取る正入力を有しており、このストレス基準電圧Ｖ_SRは、加速寿命試験においてメモリセルのＭＴＪに印加されるのに望ましい電圧に選択される。ＭＴＪに印加される電圧は、加速寿命試験における加速量を決定するものである。加速量は、ＭＴＪに印加されるストレス電圧の小さな変化に敏感に反応する。加速量は、１００ミリボルト（ｍＶ）の電圧上昇あたり、２０〜４０の間となることが分かっている。従って、１０年以上の効果的な加速寿命試験は、通常動作から６００ｍＶの増加で達成することができる。この場合、ストレス基準電圧は、ＭＴＪの通常の動作電圧を上回る６００ｍＶとなるように選択される。

動作時において、模擬回路２４の出力はトランジスタ７０と同様に構成されているトランジスタ９０にフィードバックされ、トランジスタ９０のソース電圧をおよそ差動増幅器９４の出力電圧を下回る閾値電圧にする。トランジスタ９０のソース電圧は、トランジスタ９６，１０２及び図示されない他の複数のトランジスタのドレインに印加される。このようなトランジスタの総数は、トランジスタ７０に対するトランジスタ９０の駆動力比に、該トランジスタ７０によって駆動されているビット線の数を掛け合わせた値に合致する。例えば、トランジスタ７０の幅が２０ミクロンであり、トランジスタ９０の幅が１０ミクロンであり、トランジスタ７０が８つのビット線を駆動する場合、トランジスタ９０は４つのビット線を駆動する。トランジスタ９６，１０２は、トランジスタ７８，８０と同様に構成されている。トランジスタ９８，ＭＴＪ１００と、トランジスタ１０４，ＭＴＪ１０６は、図示されない他のトランジスタとＭＴＪの対と同様、アレイ１２のメモリセルと同一に形成されるメモリセルを構成する。ＭＴＪ１００，１０６に印加される電圧は、差動増幅器９４の負入力に供給される。差動増幅器９４は、一般的な差動増幅器のフィードバック動作によって、ＭＴＪ１００，１０６に印加される電圧がストレス基準電圧Ｖ_SRと同じになるように動作する。このため、模擬回路２４から出力される基準電圧Ｖ_Rは、結果として、アレイ１２のメモリセルのＭＴＪに印加されるストレス電圧となり、この電圧はストレス基準電圧Ｖ_SRに合致する。

アレイ１２全体の全てのメモリセルにストレスを与えるために、メモリセル群はアレイ１２全体がストレス電圧を受けるまで順次に選択される。本明細書においては、例えば図１に示されるように、２つのストレス回路３０，３２の双方はそれぞれ８つのメモリセルにストレスを与える。それらのメモリセルにストレスが与えられた後、ストレスされる他のメモリセル群が選択される。１つの方法として、選択されるストレス回路を変更してもよい。他の方法として、選択されるストレス回路によりストレス電圧を受け取るビット線を変更してもよい。これは、図示されるように、活性する信号を信号ＳＥ１から信号ＳＥ２に変更することで実現される。更に他の方法として、選択される行を変更してもよい。これは、図示されるように、選択されるストレス回路３０，３２が変更されない間に、ロウデコーダ２２により、選択されるワード線をワード線ＷＬ１からワード線ＷＬ２に変更することで実現される。

ストレス回路３０，３２へのＶ_DD1の接続線は、図示されるように、分割抵抗を有している。これは、全ての線について言えることであるが、Ｖ_DD1線については特に重要である。Ｖ_DD1線は、アレイ１２内にて実際にはホール（holes ）を有する平面（plane ）上に存在するＶ_SS線よりも多くの抵抗を有する混雑した周辺部に存在する。このＶ_DD1線の分割抵抗は、ストレス回路３０，３２を通じて流れる電流により電圧降下を生じさせるといった点で重要である。この電流により、結果的に、ストレス回路３０に印加されるＶ_DD1の電圧レベルと、ストレス回路３２に印加されるＶ_DD1の電圧レベルとに違いが生じるようになる。ストレス回路３０，３２はそれぞれ、トランジスタ７０等のソースフォロワを有するため、その出力電圧はＶ_DD1の電圧レベルに依存しない。更に言えば、Ｖ_DD1はＶ_DD2よりもはるかに高い電圧である。これは、トランジスタ７０が、メモリセルの選択トランジスタとして用いられるトランジスタ等のような他の標準的なトランジスタのゲート絶縁膜に比べて、はるかに厚いゲート絶縁膜８６を有しているためである。例えば標準的なトランジスタとしてはトランジスタ９８，１０４があり、これらはアレイ１２内の選択トランジスタと同一のものである。この場合、トランジスタ７０のゲート絶縁膜８６は、標準的なトランジスタのゲート絶縁膜を約３５オングストロームとした状態で、他のストレス回路や模擬回路２４の他のソースフォロワと同様、好ましくは約７０オングストロームとするのがよい。尚、他の厚さを用いることも可能である。ソースフォロワの厚さを余分に設けることによって、Ｖ_DD2に比べてＶ_DD1に高い電圧を使用することが可能となる。これは、より大きなストレス電圧によって、全ＭＴＪに与えるストレスを比較的一定に保つことを可能とする。

以上の説明においては、本発明を具体的な実施例に関して記述したが、特許請求の範囲に規定される本発明の範囲から逸脱しなければ、種々の改良や変更が可能であることは、当業者であれば理解し得る。それ故、例えば、本明細書や図面は、限定を意味するというよりは、むしろ例示性を意味し、全てのそのような改良は、本発明の範囲内に含まれるもの意図される。

以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。本明細書で使用した、「備える」、「備えている」、又はこれらの任意の他の派生語は、列挙した構成要素を含むプロセス、方法、物品または装置が、これらの構成要素のみを含むのではなく、明確に列挙されていない構成要素や、このようなプロセス、方法、物品、装置に固有の他の構成要素を含むことができるようにあらゆるものを含むことができる。

本発明の一実施形態によるメモリの回路図及びブロック図を組み合わせた図である。図１のメモリの一部分の回路図及びブロック図を組み合わせた図である。図２のメモリの一部分の回路図である。

Claims

メモリであって、
導体よりなる複数のロウ及び複数のコラムであって、それらの各交点にメモリセルを有する複数のロウ及び複数のコラムと、
前記メモリの所定のロウ及び選択されたコラムによって選択されたメモリセルに接続され、複数のメモリセルの一部分の加速寿命試験を行うための電圧ストレス回路であって、前記複数のメモリセルの一部分のうちの一つ以上のメモリセルに印加するストレス電圧を制御するソースフォロワ回路部を含む前記電圧ストレス回路と、を備え、
前記ソースフォロワ回路部は基準電圧を受け取り、前記選択されたメモリセルの各々に実質的に一定電圧の前記ストレス電圧を供給する、メモリ。
請求項１記載のメモリは更に、
前記複数のメモリセルと同一の集積回路上に実装された、一つ以上の模擬メモリセルを有する模擬回路を備え、
前記模擬回路は、
前記一つ以上の模擬メモリセルの各々に接続され、フィードバック制御信号がバイアスされるソースフォロワのトランジスタと、
ストレス基準電圧を受け取る第１入力と、前記ソースフォロワのトランジスタによって前記一つ以上の模擬メモリセルの各々に印加される模擬ストレス電圧を受け取る第２入力と、前記ソースフォロワのトランジスタに接続され、前記フィードバック制御信号を前記基準電圧として供給する出力と、を有する差動増幅器と、
を含む、メモリ。
請求項２記載のメモリは更に、
前記ソースフォロワのトランジスタと前記一つ以上の模擬メモリセルの各々との間に接続され、前記メモリの前記選択されたコラムによる選択部分内におけるインピーダンス経路を再現するインピーダンス手段を備える、メモリ。
請求項３記載のメモリにおいて、
前記インピーダンス手段は、前記ソースフォロワのトランジスタと前記一つ以上の模擬メモリセルの各々との間に接続された複数の選択トランジスタを含む、メモリ。
請求項２記載のメモリにおいて、
前記ストレス基準電圧は、前記選択されたメモリセルの各々のトンネル接合に印加する所望の電圧よりなる、メモリ。
請求項２記載のメモリにおいて、
前記ソースフォロワ回路部および前記ソースフォロワのトランジスタの各々は、高い電圧動作を許容するべく、前記メモリセルに実装されるトランジスタのゲート酸化物よりも厚いトランジスタゲート酸化物を有するトランジスタよりなる、メモリ。
請求項１記載のメモリにおいて、
前記複数のメモリセルは、少なくとも２つの異なる抵抗状態を有する磁気抵抗ランダムアクセスメモリセルであり、
前記ストレス電圧は、前記複数のメモリセルの各々の磁気トンネル接合に印加される、
メモリ。
メモリの加速寿命試験の方法であって、
前記メモリは、導体よりなる複数のロウ及び複数のコラムと、複数のメモリセルであって、各メモリセルが導体よりなる所定のロウ及び所定のコラムの交点に形成された前記複数のメモリセルとを有しており、当該方法は、
第１のソースフォロワ回路により、電圧変動の影響を受け易い供給電圧から一定電圧を生成すること、
それぞれ模擬メモリセルを有する一つ以上の模擬メモリ列に前記一定電圧を印加すること、
前記一つ以上の模擬メモリ列内に、導体よりなる前記複数のコラムの各々に存在する再現インピーダンスを含ませること、
差動増幅回路により、一つ以上の模擬メモリセルにかかる電圧と、前記寿命試験に適するように決定されたストレス基準電圧とを比較し、前記差動増幅回路の出力として基準電圧を供給すること、
前記基準電圧をフィードバックとして接続し前記第１のソースフォロワ回路をバイアスすること、
前記フィードバックにより、前記一つ以上の模擬メモリセルにかかる電圧を、前記メモリの寄生損失の部分を補正する所望の値に調整すること、
前記基準電圧を第２のソースフォロワ回路に供給してストレス電圧を生成すること、
前記ストレス電圧を加速寿命試験に用いる前記メモリの一部分に供給すること、
を備える、方法。
請求項８記載の方法は更に、
前記複数のメモリセルを少なくとも２つの抵抗状態を有する磁気抵抗ランダムアクセスメモリセルとして実装すること、
を備える、方法。
請求項８記載の方法は更に、
前記ストレス電圧を加速寿命試験の対象とする前記メモリの一部分に含まれる各メモリセルのトンネル接合に印加すること、
を備える、方法。
請求項８記載の方法は更に、
前記第１のソースフォロワ回路及び前記第２のソースフォロワ回路の各々を、高い電圧動作を許容するべく、前記メモリセルに実装されるトランジスタのゲート酸化物よりも厚いトランジスタゲート酸化物を有するトランジスタを含む態様で実装すること、
を備える、方法。
請求項８記載の方法において、
前記一つ以上の模擬メモリ列内に再現インピーダンスを含ませることは更に、
前記第１のソースフォロワ回路と、前記一つ以上の模擬メモリ列の各模擬メモリセルとの間に、一つ以上のトランジスタを接続すること、を含み、
前記一つ以上のトランジスタは、前記第２のソースフォロワと前記複数のメモリセルのうちの選択されたメモリセルとの間において前記メモリ内に配置された一つ以上の選択トランジスタを再現し、前記メモリの寄生影響を補正する、方法。
メモリの加速寿命試験の方法であって、
前記メモリは、導体よりなる複数のロウ及び複数のコラムと、複数のメモリセルであって、各メモリセルが導体よりなる所定のロウ及び所定のコラムの交点に形成された前記複数のメモリセルとを有しており、当該方法は、
基準電圧を第１のソースフォロワ回路に供給して、導体よりなる前記複数のコラムの各々に存在する寄生インピーダンスの部分を補正する実質的に一定電圧のストレス電圧を生成すること、
前記ストレス電圧を加速寿命試験に用いる前記メモリの一部分に供給すること、
を備える、方法。
請求項１３記載の方法は更に、
前記基準電圧を生成するために、模擬回路を前記メモリに接続すること、
前記模擬回路内に第２のソースフォロワ回路を設けて一定電圧を生成すること、
それぞれ模擬メモリセルを有する一つ以上の模擬メモリ列に前記一定電圧を印加すること、
前記一つ以上の模擬メモリ列内に、導体よりなる前記複数のコラムの各々に存在する再現インピーダンスを含ませること、
差動増幅回路により、一つ以上の模擬メモリセルにかかる電圧と、前記寿命試験に適するように決定されたストレス基準電圧とを比較し、前記差動増幅回路の出力として基準電圧を供給すること、
前記基準電圧をフィードバックとして接続し前記第２のソースフォロワ回路をバイアスすること、
前記フィードバックにより、前記一つ以上の模擬メモリセルにかかる電圧を、前記メモリの寄生損失の部分を補正する所望の値に調整すること、
を備える、方法。
請求項１４記載の方法は更に、
前記第１のソースフォロワ及び前記第２のソースフォロワの各々を、前記メモリの前記複数のメモリセル内におけるトランジスタのゲート酸化物よりも厚いゲート酸化物を有するトランジスタを含む態様で実装すること、
を備える、方法。
請求項１４記載の方法において、
前記一つ以上の模擬メモリ列内に再現インピーダンスを含ませることは更に、
前記第２のソースフォロワ回路と、前記一つ以上の模擬メモリ列の各模擬メモリセルとの間に、一つ以上のトランジスタを接続すること、を含み、
前記一つ以上のトランジスタは、前記第１のソースフォロワと前記複数のメモリセルのうちの選択されたメモリセルとの間において前記メモリ内に配置された一つ以上の選択トランジスタを再現し、前記メモリの寄生影響を補正する、方法。
請求項１３記載の方法は更に、
前記複数のメモリセルを少なくとも２つの抵抗状態を有する磁気抵抗ランダムアクセスメモリセルとして実装すること、
を備える、方法。
請求項１３記載の方法は更に、
前記ストレス電圧を加速寿命試験の対象とする前記メモリの一部分に含まれる各メモリセルのトンネル接合に印加すること、
を備える、方法。